CN114388020A - 磁性随机存储器 - Google Patents

Abstract

本申请提供一种磁性随机存储器，其写电路提供逐步升高的线路电压并将其设定至被选择单元的位线/源极线时，通过写检测电路检测位线/源极线的电压变化以形成检测数据，将其与待写数据比对后，决定是否关闭被选择单元线路对应的写驱动器。

Description

磁性随机存储器

技术领域

本发明涉及存储器技术领域，特别是关于磁性随机存储器及其写电路架构。

背景技术

磁性随机存储器(Magnetic random access memory，MRAM)MRAM在写操作时需要对MRAM施加由位线到源极线的电流，MTJ写成p态(低电阻态)；或者对MRAM加由源极线到位线的电流，MTJ写成ap态(高电阻态)。由于这个写电流较大，需要时间长，一般10nS-100nS。MRAM读操作时，需要电流较小，时间短，一般1nS-10nS。所以减小MRAM的写电流和写时间十分不易。而且就现行MRAM写入功耗仍然比较大，写电流偏高，能量的浪费非常之大。例如：若需要在某个比特写1，该比特有一半的可能性已经是一个1，不需要再耗费能量了。然而写电路无法知道该比特之前的状态，所以无论之前的状态是1还是0，一个常见的作法是作一次写操作。在统计学的意义上，一半的能量就这样浪费了。其次，写入操作是给一个比特施加一个电脉冲，脉冲必须维持一个特定的长度，才能把错误率控制在可接受的范围内。例如对于实际中的一个1兆比特阵列，写脉冲的长度可能需要30纳秒才能把错误率控制在百万分之一以内，但其实在10纳秒的时间内，超过90％的比特已经完成了写操作。但随机地，可能有百万分之一的比特需要30纳秒才能完成写操作，写电路并不知道每一个比特需要的写入时间，只能把脉冲时间延长到最保守情况。这样，即使对于需要进行写操作的绝大部分比特，2/3甚至更多的能量是浪费的。

为了减少写入能量浪费，业界有两种方法。一是如美国专利US20180061466所示，用写入状态检测电路，能够在进行写操作的同时检测被写入比特的状态，一旦检测到该比特的状态已经到达目标值，立即终止写操作。这样的写入状态检测电路，能够大幅度降低写功耗。二是如美国专利US20120127788A1，在写操作中间增加读验证操作，关闭已经写成功的写操作，从而达到节省写功耗的目的。然而，写操作的同时检测被写入比特的状态，会有一定比例的MTJ需要较长写入时间，影响整体的写入速度。而写操作中直接后验证的方式，需要在写操作中间增加读操作，虽然每次读的时间可以比较短，但是由于读的次数无法确定，所以最后可能会使写操作完成的时间大大增加。

发明内容

为了解决上述技术问题，本申请的目的在于，提供一种磁性随机存储器，通过在写电路中设置写检测电路及其配套机制，减小写功耗提高，写入速度。

本申请的目的及解决其技术问题是采用以下技术方案来实现的。

依据本申请提出的一种磁性随机存储器，其包括写电路、存储阵列、行地址译码器与列地址译码器，所述行地址译码器与所述列地址译码器分别产生行地址信息与列地址信息至存储阵列以选择一个以上的被选择单元，将写电路提供的写入数据写入所述被选择单元。所述写电路包括：线路电压发生器，产生逐次升高的多个线路电压；线路写驱动器，依据待写数据产生对应所述被选择单元的线路设定电压，所述线路设定电压依据逐次升高的所述多个线路电压而提升电位；写检测电路，连接所述列地址译码器与所述线路写驱动器之间的线路，在写操作的执行期间，实时检测所述线路设定电压以获取检测数据，并将所述检测数据与所述待写数据比对，决定是否关闭所述被选择单元对应的线路写驱动器。

本申请解决其技术问题还可采用以下技术措施进一步实现。

可选的，还包括时序控制器产生时序信号，所述线路电压发生器配合所述时序信号的脉冲以提供相异电位的线路电压。

可选的，所述线路电压发生器与所述线路写驱动器设有多个连接线路，所述位线电压发生器连接所述时序控制器以获取所述时序信号，依据所述时序信号的脉冲选取对应的连接线路输出线路电压。

可选的，所述线路电压发生器与所述线路写驱动器设有多个连接线路，每一连接线路设有相应的开关，所述写检测器依据所述时序信号的脉冲时机控制各所述连接线路的通路与断路，使得所述线路电压发生器配合所述时序信号的脉冲时机提供相异电位的线路电压。

可选的，所述线路电压发生器与所述线路写驱动器设有一个连接线路，所述位线电压发生器连接所述时序控制器以获取所述时序信号，依据所述时序信号的脉冲切换输出的线路电压。更进一步的，所述线路电压发生器设有多个电压线路，每一电压线路的输出端皆有开关，所述位线电压发生器依据所述时序信号的脉冲控制各所述电压线路与所述连接线路的通路与断路，以切换输出的线路电压。

可选的，所述线路电压发生器在前次脉冲时提供线路电压的电位，低于后次脉冲时提供线路电压的电位；前次脉冲时，所述写检测电路获取所述检测数据，后次脉冲时比对所述检测数据与所述待写数据。

可选的，当所述检测数据与所述待写数据存在一个以上的一致数据时，所述一致数据匹配的被选择单元，其线路写驱动器将直接或间接被所述检测电路控制而关闭；不一致数据的被选择单元匹配的被选择单元，其线路写驱动器执行为操作；当所述检测数据与所述待写数据判断为一致时，不进行数据写入并结束所述写操作。

可选的，所述写操作为写1状态，所述线路电压发生器为位线电压发生器，所述线路写驱动器为位线写驱动器，所述线路电压为位线电压，所述线路设定电压为位线设定电压；所述写操作为写0状态，所述线路电压发生器为源极线电压发生器，所述线路写驱动器为源极线写驱动器，所述线路电压为源极线电压，所述线路设定电压为源极线设定电压。其中，前述两种配置能择一设置或同时设置。

本申请通过写电路的检测机制，相对于普通MRAM写电路本发明电路减少了不必要的写操作，不但可以减小写功耗，还可以提高MRAM单元的可靠性。其次，相对于已有的写检测电路方法，本申请采用多级逐步提高写电压的写电路设计实现MRAM写操作，可以提高MRAM的写速度。其三，由于MRAM单元的写操作特点是大部分单元可以很快完成，只有少部分写时间比较长；过高的写电压会影响MRAM单元的寿命。其四，本申请的方法可以对大部分单元以较低的电压完成写操作，提高MRAM的总体寿命；极少部分的单元以较高的电压完成写操作，对MRAM的总体寿命影响比较小。综上而言，本申请得以有效的提升MRAM整体的写入速度，缩短写入时间，更降低MRAM写入功耗。

附图说明

图1为范例性的磁随机存储器存储单元结构的概要示意图；

图2为范例性的磁随机存储器存储单元中磁性隧道结结构的概要示意图；

图3为范例性的磁随机存储器芯片架构图；

图4为US20180061466的写入状态检测电路示意图；

图5为US20120127788A1的读验证方法示意图；

图6A为本申请实施例的磁性随机存储器架构的写电路示意图；

图6B为本申请实施例的磁性随机存储器架构的写电路示意图；

图6C为本申请实施例的磁性随机存储器架构的写电路示意图；

图7为本申请实施例的磁随机存储器芯片架构图；

图8为本申请实施例的磁性随机存储器架构的时序图。

具体实施方式

以下各实施例的说明是参考附加的图式，用以例示本发明可用以实施的特定实施例。本发明所提到的方向用语，例如「上」、「下」、「前」、「后」、「左」、「右」、「内」、「外」、「侧面」等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用以限制本发明。

附图和说明被认为在本质上是示出性的，而不是限制性的。在图中，结构相似的单元是以相同标号表示。另外，为了理解和便于描述，附图中示出的每个组件的尺寸和厚度是任意示出的，但是本发明不限于此。

在附图中，为了清晰、理解和便于描述，夸大设备、系统、组件、电路的配置范围。将理解的是，当组件被称作“在”另一组件“上”时，所述组件可以直接在所述另一组件上，或者也可以存在中间组件。

另外，在说明书中，除非明确地描述为相反的，否则词语“包括”将被理解为意指包括所述组件，但是不排除任何其它组件。此外，在说明书中，“在......上”意指位于目标组件上方或者下方，而不意指必须位于基于重力方向的顶部上。

为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及具体实施例，对依据本发明提出的一种磁性随机存储器架构及其制造方法，其具体实施方式、结构、特征及其功效，详细说明如后。

图1为范例性的磁随机存储器存储单元结构的概要示意图。如图1所示，磁性隧道结于低电阻态01与高电阻态02的概要示意图。其中，磁随机存储器(MRAM)包括记忆层03，隧道势垒层04与参考层05，读取磁随机存储器(MRAM)的过程就是对磁性隧道结07(MTJ)的电阻进行测量。使用比较新的STT-MRAM技术，写磁性隧道结07也比较简单：使用比读更强的电流穿过磁性隧道结07进行写操作。一个自下而上的电流把可变磁化层置成与固定层反平行的方向，自上而下的电流把它置成平行的方向。

图2为范例性的磁随机存储器存储单元中磁性隧道结结构的概要示意图。如图2所示，最基本的磁随机存储器(MRAM)存储单元，由一个磁性隧道结MTJ和一个MOS管组成。MOS管的栅极连接到芯片的字线负责接通或切断这个单元，磁性隧道结上、下分别通过过孔(顶/底电极)、金属层及接触点，与MOS管串接至芯片的位线。读写操作在位线上进行。其中，两个存储单元同享一个源极线。

图3为范例性的磁随机存储器芯片架构图。如图3所示，一个磁随机存储器(MRAM)芯片由一个或多个磁随机存储器(MRAM)存储单元的阵列组成，每个阵列有若干外部电路，如：行地址解码器：把收到的地址变成字线的选择，列地址解码器：把收到的地址变成位线/源极线的选择，读写电路：控制位线/源极线上的读(测量)写(加电流)操作，并与和外部交换数据。

如背景技术所指，为了减少写入能量浪费，业界有两种方法。一是用写入状态检测电路，能够在进行写操作的同时检测被写入比特的状态，一旦检测到该比特的状态已经到达目标值，立即终止写操作。这样的写入状态检测电路，能够大幅度降低写功耗。二是在写操作中间增加读验证操作，关闭已经写成功的写操作，从而达到节省写功耗的目的。

如图4所示，美国专利US20180061466提出了写入状态检测电路。它提出：1.在MRAM中增加一个写状态检测电路，当检测到被写入的比特已经达到目标状态时，提前终止写操作。2.需要一个参考单元，具有一个参考电阻。3.写检测电路，通过比较被写入单元的电阻和参考电阻，决定它当时的状态。4.具体的实施方法，是给参考单元施加被写入单元同样的电压，比较写入回路上相同的一个点的电位。被写入单元的电阻不同，必然导致电路分压不同，造成被检测点上点位的变化。其中，453是被写入的MTJ，T10是这个存储单元的控制MOS管；457和T12是参考单元；开关S1、S2根据写入0还是1，选择打开一个关闭另一个；同样的电压VDD加在被写入单元和参考单元上；两个写入回路分别通过T5、T3、T1和系列开关连接到被写入单元，以及T6、T4、T2和系列开关连接的参考单元；两个检测点是n2和n3，这两个点的电位输入到比较控制单元420，这个单元含一个比较器421，以及相关的逻辑产生提前终止写操作的控制信号EN和ENb。

如图5，美国专利US20120127788A1，该专利提出了写操作中增加读验证的方法。该专利采用在写脉冲(WP1)后，用验证脉冲(VP1)验证写入效果。如果写成功，关闭相应的写电路。如果写入没有成功，就采用第二次写脉冲(WP2)和验证脉冲(VP2)，可以依次增加写次数直到得到所需结果。这种方法理论上可以减少写的时间，可以减小写入功耗，但是由于写中间增加了验证的时间，会增加总的写入的时间。

两种解决方法都可以一定层度降低写入功耗，都有一定的缺点。US20180061466专利提出的方法会有一定比例的MTJ需要较长写入时间，影响整体的写入速度。US20120127788A1专利提出的方法需要在写操作中间增加读操作，虽然每次读的时间可以比较短，但是由于读的次数无法确定，所以最后可能会使写操作完成的时间大大增加。

图6A、图6B与图6C分别的表现本申请实施例的磁性随机存储器架构的写电路概念示意图；图7为本申请实施例的磁随机存储器芯片架构图。本申请揭露一种磁性随机存储器，其包括写电路、存储阵列、行地址译码器与列地址译码器(由多个列选择MUX形成)，所述行地址译码器与所述列地址译码器分别产生行地址信息与列地址信息至存储阵列以选择一个以上的被选择单元，将写电路提供的写入数据写入所述被选择单元。其中，写电路包括线路电压产生器、线路写驱动器、写检测电路等部分组成，分别产生磁性隧道结MTJ的位线/源极线所需求信号。

在本申请的实施例中，线路电压发生器，产生逐次升高的多个线路电压；线路写驱动器，依据待写数据产生对应所述被选择单元的线路设定电压，所述线路设定电压依据逐次升高的所述多个线路电压而提升电位；写检测电路，连接所述列地址译码器与所述线路写驱动器之间的线路，在写操作的执行期间，实时检测所述线路设定电压以获取检测数据，并将所述检测数据与所述待写数据比对，决定是否关闭所述被选择单元对应的线路写驱动器。

可选的，所述线路电压发生器为位线电压发生器，所述线路写驱动器为位线写驱动器，所述线路电压为位线电压，所述线路设定电压为位线设定电压；所述线路电压发生器为源极线电压发生器，所述线路写驱动器为源极线写驱动器，所述线路电压为源极线电压，所述线路设定电压为源极线设定电压。其中，前述两种配置能择一设置或同时设置。

可选的，写电路还连接时序控制器。所述时序控制器用以提供时序信号CLK，所述线路电压发生器配合所述时序信号的脉冲以提供相异电位的线路电压。

可选的，所述线路电压发生器与所述线路写驱动器设有多个连接线路，所述位线电压发生器连接所述时序控制器以获取所述时序信号，依据所述时序信号的脉冲选取对应的连接线路输出线路电压。如图6A所示，位线电压发生器具有三条输出用的连接线路，分别用以提供一组依次升高的位线电压VWBL1，位线电压VWBL2，位线电压VWBL3。此等连接线路连接至位线写驱动器，在施行上，同一时间只有一个连接线路为有效输出，那条连接线路为有效是依据时序信号CLK作确定，即位线写驱动器会依据取得的位线电压、待写数据DATA和写控制信号WE产生磁性隧道结MTJ的位线所需的位线设定电压IO_BL和波形。相类似的，源极线电压发生器具有三条输出用的连接线路，分别用以提供一组依次升高的源极线电压VWSL1，源极线电压VWSL2，源极线电压VWSL3。此等连接线路连接至源极线写驱动器，在施行上，同一时间只有一个连接线路为有效输出，那条连接线路为有效是依据时序信号CLK作确定，即源极线写驱动器会依据取得的源极线电压、待写数据DATA和写控制信号WE产生磁性隧道结MTJ的源极线所需的源极线设定电压IO_SL和波形。其中，设定VWBl1<VWBL2<VWBL3，及VWSl1<VWSL2<VWSL3。

可选的，所述线路电压发生器与所述线路写驱动器设有多个连接线路，每一连接线路设有相应的开关，所述写检测器依据所述时序信号CLK的脉冲时机控制各所述连接线路的通路与断路，使得所述线路电压发生器配合所述时序信号CLK的脉冲时机提供相异电位的线路电压。如图6B所示，与图6A不同在于，MRAM的位线写驱动器的有多路位线电压的连接线路，每一连接线路通过开关B1，开关B2，开关B3形成通路或断路，在同一时段里，每次只有一路闭合(通路)。MRAM的源极线写驱动器的有多路源极线电压的连接线路，每一连接线路通过开关S1，开关S2，开关S3形成通路或断路，在同一时段里，每次只有一路闭合(通路)。此等开关皆为写检测电路所控制，写检测电路依据时序信号CLK的脉冲时机进行开关的切换。

可选的，所述线路电压发生器与所述线路写驱动器设有一个连接线路，所述位线电压发生器连接所述时序控制器以获取所述时序信号，依据所述时序信号的脉冲切换输出的线路电压。更进一步的，所述线路电压发生器设有多个电压线路，每一电压线路的输出端皆有开关，所述位线电压发生器依据所述时序信号的脉冲控制各所述电压线路与所述连接线路的通路与断路，以切换输出的线路电压。

如图6C所示，与前述图示不同在于，MRAM的位线电压发生器的有一路位线电压的连接线路，位线电压发生器内部设置有多个电压电路，每一电压线路的输出端通过开关B1，开关B2，开关B3与连接线路之间形成通路或断路，在同一时段里，每次只有一路闭合(通路)。MRAM的源极线电压发生器的有一路源极线电压的连接线路，源极线电压发生器内部设置有多个电压电路，每一电压电路通过开关S1，开关S2，开关S3与连接线路之间形成通路或断路，在同一时段里，每次只有一路闭合(通路)。此等开关分别的由位线电压发生器与源极线电压发生器各自控制，位线电压发生器与源极线电压发生器依据时序信号CLK的脉冲时机进行开关的切换。

可选的，所述线路电压发生器在前次脉冲时提供线路电压的电位，低于后次脉冲时提供线路电压的电位，如前述VWBl1<VWBL2<VWBL3，及VWSl1<VWSL2<VWSL3。

前次脉冲时，所述写检测电路获取所述检测数据，后次脉冲时比对所述检测数据与所述待写数据。当所述检测数据与所述待写数据存在一个以上的一致数据时，所述一致数据匹配的被选择单元，其线路写驱动器将直接或间接被所述检测电路控制而关闭；不一致数据的被选择单元匹配的被选择单元，其线路写驱动器执行为操作；当所述检测数据与所述待写数据判断为一致时，不进行数据写入并结束所述写操作。即是指，写检测电路在MRAM写操作期间实时检测位线设定电压IO_BL或源极线设定电压IO_SL的变化，产生MRAM单元的检测数据。把检测数据和待写数据比较，如果相同说明MRAM单元数据和待写数据相同，就关闭相应被选择单元对应的位线驱动器和源极线驱动器。

续请参阅图7，MRAM加速写电路的实现包括位线写驱动器，源极线写驱动器，位线电压发生器，源极线电压发生器，时序控制器，写检测电路和数据缓冲器。

在一些实施例中，行地址译码器和列地址译码器分别产生行地址信号和列地址信号。位线驱动器产生位线设定电压IO_BL，源极线驱动器产生源极线设定电压IO_SL。位线设定电压IO_BL和源极线设定电压IO_SL通过列地址信号控制的列地址译码器(列选择MUX)送到MRAM单元的位线BL和源极线SL，结合行地址信号(字线WL)实现对MRAM单元的读写。

在一些实施例中，时序控制器产生MRAM行地址译码器和列地址译码器信号及时序信号CLK，并根据时序信号CLK控制位线电压发生器与源极线电压发生器，以间接的控制位线电压和源极线电压。

在一些实施例中，写检测电路在MRAM写操作期间实时检测位线设定电压IO_BL或源极线设定电压IO_SL的变化，产生MRAM单元的检测数据。把检测数据和待写数据比较，如果相同即表示MRAM单元数据和待写数据相同，就关闭相应被选择单元的位线驱动器和源极线驱动器。其中，位线/源极线电压发生器、写检测电路、行/列地址译码电路，皆是通过时序信号CLK进行同步控制，写检测信号亦是通过时序信号CLK的脉冲时机依次切换开关B1，开关B2，开关B3，以及切换开关S1，开关S2，开关S3，以形成依次升高位线电压和源极线电压。

在一些实施例中，写检测电路获取待写数据DATA，并检测检测数据与待写数据DATA是否一致。如果一致，被选择单元的数据即不进行写操作，其对应的位线驱动器和源极线驱动器关闭，减小了写功耗；如果不一致，写入被选择单元的待写数据。

图8为本申请实施例的磁性随机存储器架构的时序图。其中，WE为存储器的写使能信号，WL为MRAM阵列字线控制信号。

WE控制存储器写操作，WE为高则对应写操作过程。时序信号CLK由时序控制器产生，是连续高电平较短的脉冲。脉冲次数可以多次，示例中为三次，但不以此为限。其中，TR为脉冲触发时段，TW为脉冲间隔时段，TW时间远大于TR时间。

在一些实施例中，写使能信号WE为开始高时，字线信号WL为高，相应磁性隧道结MTJ通过一定电流，写检测电路根据位线设定电压IO_BL或源极线设定电压IO_SL电压，判断磁性隧道结MTJ是高阻态或低阻态，得到检测数据，与待写数据比较，检测数据与待写数据一致则关闭数据位对应的位线/源极线写驱动器，不一致的数据位对应的位线/源极线写驱动器执行写操作。如果所有比较的数据都一致则不进行写操作，MRAM完成这次写操作。

在一些实施例中，第一次时序信号CLK脉冲时，位线设定电压IO_BL写入电压被切换为位线电压VWBL1，源极线设定电压IO_SL写入电压被切换为源极线电压VWSL1，写检测电路检测位线电压VWBL1与源极线电压VWSL1的电压变化，形成检测数据。时序信号CLK在TR1+TW1时间后，进行第二次时序信号CLK脉冲时，位线设定电压IO_BL写入电压被切换为位线电压VWBL2，源极线设定电压IO_SL写入电压被切换为源极线电压VWSL2。此时，写检测电路进行比较检测数据与待写数据。读出数据与待写数据一致则关闭数据位对应的写驱动器，不一致的数据位对应的写驱动器执行写操作，如果所有比较数据都一致则不进行写操作，MRAM完成这次写操作。第三次时序信号CLK脉冲时，写检测电路的检测、比对与线路控制方式相类似于第二次时序信号CLK脉冲时的运作。图中示意只显示到第三次，实际实现方式应不受次数限制，若有多次脉冲，运作流程以此类推。

本申请通过写电路的检测机制，相对于普通MRAM写电路本发明电路减少了不必要的写操作，不但可以减小写功耗，还可以提高MRAM单元的可靠性。其次，相对于已有的写检测电路方法，本申请采用多级逐步提高写电压的写电路设计实现MRAM写操作，可以提高MRAM的写速度。其三，由于MRAM单元的写操作特点是大部分单元可以很快完成，只有少部分写时间比较长；过高的写电压会影响MRAM单元的寿命。其四，本申请的方法可以对大部分单元以较低的电压完成写操作，提高MRAM的总体寿命；极少部分的单元以较高的电压完成写操作，对MRAM的总体寿命影响比较小。综上而言，本申请得以有效的提升MRAM整体的写入速度，缩短写入时间，更降低MRAM写入功耗。

“在本申请的一实施例中”及“在各种实施例中”等用语被重复地使用。此用语通常不是指相同的实施例；但它也可以是指相同的实施例。“包含”、“具有”及“包括”等用词是同义词，除非其前后文意显示出其它意思。

以上所述，仅是本申请的具体实施例而已，并非对本申请作任何形式上的限制，虽然本申请已以具体实施例揭露如上，然而并非用以限定本申请，任何熟悉本专业的技术人员，在不脱离本申请技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本申请技术方案的内容，依据本申请的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本申请技术方案的范围内。

Claims (10)

1.一种磁性随机存储器，其包括写电路、存储阵列、行地址译码器与列地址译码器，所述行地址译码器与所述列地址译码器分别产生行地址信息与列地址信息至存储阵列以选择一个以上的被选择单元，将写电路提供的写入数据写入所述被选择单元，其特征在于，所述写电路包括：

线路电压发生器，产生逐次升高的多个线路电压；

线路写驱动器，依据待写数据产生对应所述被选择单元的线路设定电压，所述线路设定电压依据逐次升高的所述多个线路电压而提升电位；

写检测电路，连接所述列地址译码器与所述线路写驱动器之间的线路，在写操作的执行期间，检测所述线路设定电压以获取检测数据，并将所述检测数据与所述待写数据比对，决定是否关闭所述被选择单元对应的线路写驱动器。

2.如权利要求1所述磁性随机存储器，其特征在于，还包括时序控制器产生时序信号，所述线路电压发生器配合所述时序信号的脉冲以提供相异电位的线路电压。

3.如权利要求2所述磁性随机存储器，其特征在于，所述线路电压发生器与所述线路写驱动器设有多个连接线路，所述位线电压发生器连接所述时序控制器以获取所述时序信号，依据所述时序信号的脉冲选取对应的连接线路输出线路电压。

4.如权利要求2所述磁性随机存储器，其特征在于，所述线路电压发生器与所述线路写驱动器设有多个连接线路，每一连接线路设有相应的开关，所述写检测器依据所述时序信号的脉冲时机控制各所述连接线路的通路与断路，使得所述线路电压发生器配合所述时序信号的脉冲时机提供相异电位的线路电压。

5.如权利要求2所述磁性随机存储器，其特征在于，所述线路电压发生器与所述线路写驱动器设有一个连接线路，所述位线电压发生器连接所述时序控制器以获取所述时序信号，依据所述时序信号的脉冲切换输出的线路电压。

6.如权利要求5所述磁性随机存储器，其特征在于，所述线路电压发生器设有多个电压线路，每一电压线路的输出端皆有开关，所述位线电压发生器依据所述时序信号的脉冲控制各所述电压线路与所述连接线路的通路与断路，以切换输出的线路电压。

7.如权利要求2所述磁性随机存储器，其特征在于，所述线路电压发生器在前次脉冲时提供线路电压的电位，低于后次脉冲时提供线路电压的电位；

前次脉冲时，所述写检测电路获取所述检测数据，后次脉冲时比对所述检测数据与所述待写数据。

8.如权利要求7所述磁性随机存储器，其特征在于，当所述检测数据与所述待写数据存在一个以上的一致数据时，所述一致数据匹配的被选择单元，其线路写驱动器将直接或间接被所述检测电路控制而关闭；

不一致数据的被选择单元匹配的被选择单元，其线路写驱动器执行为操作；

当所述检测数据与所述待写数据判断为一致时，不进行数据写入并结束所述写操作。

9.如权利要求1所述磁性随机存储器，其特征在于，所述写操作为写1状态，所述线路电压发生器为位线电压发生器，所述线路写驱动器为位线写驱动器，所述线路电压为位线电压，所述线路设定电压为位线设定电压。

10.如权利要求1所述磁性随机存储器，其特征在于，所述写操作为写0状态，所述线路电压发生器为源极线电压发生器，所述线路写驱动器为源极线写驱动器，所述线路电压为源极线电压，所述线路设定电压为源极线设定电压。

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