CN114387937B - 一种像素结构及显示面板 - Google Patents

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Abstract

本发明公开了一种像素结构及显示面板。像素结构包括多个像素单元、多个数据线及扫描线，多个像素单元呈阵列式排布，每个像素单元对应一个数据线；像素单元包括主像素区和次像素区；扫描线位于主像素区与次像素区之间；数据线包括第一数据线部分、第二数据线部分和第三数据线部分，第一数据线部分位于像素单元的主像素区上，第二数据线部分位于像素单元的次像素区上，第三数据线部分位于该像素单元的相邻像素单元的次像素区上，第二数据线部分与第三数据线部分并联。本发明中，并联方式使数据线的整体电阻变小，减小数据线的RC loading，增加了像素单元的充电率，从而缓解了数据线的电阻使传输的波形信号产生延迟，导致显示串扰的问题。

Description

一种像素结构及显示面板
技术领域
本发明涉及显示技术领域，尤其涉及一种像素结构及显示面板。
背景技术
1G1D3Tpulse架构(一扫描线一数据线三晶体薄膜管架构)在液晶显示面板中应用非常广泛。常规的1G1D3Tpulse架构的显示面板中，每个像素上都设置了一个用于控制像素显示亮度的数据线。
由于数据线存在电阻，会导致其传输的波形信号产生延迟，导致显示串扰的问题。
发明内容
基于上述现有技术中的不足，本发明的目的是提供一种像素结构及显示面板，可以缓解显示串扰的问题。
为实现上述目的，本发明首先提供一种像素结构，包括多个像素单元、多个数据线及扫描线，多个像素单元呈阵列式排布，每个像素单元对应一个数据线；
像素单元包括主像素区和次像素区；
扫描线位于主像素区与次像素区之间；
数据线包括第一数据线部分、第二数据线部分和第三数据线部分，第一数据线部分位于像素单元的主像素区上，第二数据线部分位于像素单元的次像素区上，第三数据线部分位于该像素单元的相邻像素单元的次像素区上，第二数据线部分与第三数据线部分并联。
可选地，第二数据线部分的宽度与第三数据线部分的宽度之和，小于或等于第一数据线部分的宽度。
可选地，第二数据线部分与第三数据线部分关于第一对称轴对称，第一对称轴为该像素单元与相邻像素单元之间的对称轴。
可选地，还包括共享放电棒，相邻像素单元对应的数据线的第二数据线部分与该像素单元对应的第三数据线部分，关于共享放电棒对称。
可选地，共享放电棒位于像素单元的对称轴线上。
可选地，第二数据线部分位于次像素区的开口区上，第三数据线部分位于相邻像素单元的次像素区的开口区上。
可选地，第一数据线部分位于主像素区的开口区上。
可选地，第二数据线部分或/和第三数据线部分的走线长度大于第一数据线部分的走线长度。
可选地，还包括短路检测模块，数据线所在的金属层与短路检测模块电性连接。
本发明同时提供一种显示面板，包括基板和上述的像素结构，像素结构设置在基板上。
与现有技术相比，本发明的有益效果包括：提供一种像素结构，包括多个像素单元、多个数据线及扫描线，多个像素单元呈阵列式排布，每个像素单元对应一个数据线；像素单元包括主像素区和次像素区；扫描线位于主像素区与次像素区之间；数据线包括第一数据线部分、第二数据线部分和第三数据线部分，第一数据线部分位于像素单元的主像素区上，第二数据线部分位于像素单元的次像素区上，第三数据线部分位于该像素单元的相邻像素单元的次像素区上，第二数据线部分与第三数据线部分并联。因第二数据线部分与第三数据线部分并联，所以数据线的整体电阻变小，减小了数据线的RC loading(电阻电容负载)，增加了像素单元的充电率，从而缓解了数据线的电阻使传输的波形信号产生延迟，导致显示串扰的问题。
附图说明
为了更清楚地说明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单介绍，显而易见地，下面描述中的附图仅仅是发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例像素结构的俯视图；
图2是本发明实施例数据线的走线示意图；
图3是本发明实施例像素结构的开口区示意图；
图4是本发明实施例1G1D3Tpulse架构的电路图。
具体实施方式
以下各实施例的说明是参考附加的图示，用以例示本发明可用以实施的特定实施例。在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
本发明实施例提供一种像素结构，如图1和图2所示，包括多个像素单元1、多个数据线2及扫描线3，多个像素单元1呈阵列式排布，每个像素单元1对应一个数据线2；
像素单元1包括主像素区11和次像素区12；
扫描线3位于主像素区11与次像素区12之间；
数据线2包括第一数据线部分21、第二数据线部分22和第三数据线部分23，第一数据线部分21位于像素单元的主像素区11上，第二数据线部分22位于像素单元的次像素区12上，第三数据线部分23位于该像素单元的相邻像素单元的次像素区12上，第二数据线部分22与第三数据线部分23并联。
本实施例采样上述的像素结构，因第二数据线部分22与第三数据线部分23并联，所以数据线2的整体电阻变小，减小了数据线2的RC loading(电阻电容负载)，增加了像素单元的充电率，从而缓解了数据线的电阻使传输的波形信号产生延迟，导致显示串扰的问题。
同时，由于相邻两个数据线2的信号电性是相反的，因此第三数据线部分23与相邻像素单元上的第二数据线部分22在相邻像素单元上的之间的距离相对减小，可以加强相邻数据线2之间的电容耦合效应的被抵消作用，即数据线2之间的间距越小，电容耦合效应被抵消作用越强。
一种实施例中，第二数据线部分22的宽度与第三数据线部分23的宽度均小于第一数据线部分21；优选地，第二数据线部分22的宽度与第三数据线部分23的宽度之和，等于或略小于第一数据线部分21的宽度。这样可以不用以增加数据线2宽度的方式来实现降低电阻的目的，在保证数据线2整体电阻值减小的情况下，还能进一步减少数据线2的面积，减少数据线2所在金属层的遮光影响，降低数据线2走线对像素单元发光亮度的干扰，并且减少制作数据线2的用料，进一步降低生产成本。
一种实施例中，第二数据线部分22与第三数据线部分23关于第一对称轴对称，第一对称轴为该像素单元与相邻像素单元之间的对称轴。这样可以使数据线2的走线分布更规整，利于多数据线2的走线布局。
一种实施例中，像素结构还包括共享放电棒4，相邻像素单元对应的数据线2的第二数据线部分22与该像素单元对应的第三数据线部分23，关于共享放电棒4对称。优选地，共享放电棒4位于像素单元的对称轴线上。共享放电棒4用于调节次像素区12和主像素区11之间的电压差，以调节像素单元的整体亮度。这种对称布置的方式，可以使数据线走线更规整，并且进一步增强抵消电容耦合效应的作用。
一种实施例中，如图3所示，第二数据线部分22位于次像素区12的开口区121上；第三数据线部分23位于相邻像素单元的次像素区12的开口区121上。相对于现有技术中，数据线位于非开口区内，使得非开口区的面积增大，缩减了开口区的面积，本实施例的第二数据线部分22与第三数据线部分23，均位于次像素区12的开口区121内，这样可以缩减非开口区的面积，扩大次像素区12的开口区121面积占比，提升次像素区12的开口率，增加次像素区12的透射率。
一种实施例中，第一数据线部分21位于主像素区11的开口区111上。这样也可以缩减主像素区11中非开口区的面积，提升主像素区11的开口区111的面积占比，提升主像素区11的开口率，增加主像素区11的透射率。
一种实施例中，第二数据线部分22或/和第三数据线部分23的走线长度大于第一数据线部分21的走线长度。对应的，次像素区12的面积大于主像素区11的面积。这样可以第二数据线部分22和第三数据线部分23在数据线中的占比，使第二数据线部分22和第三数据线部分23的走线长度更长，抵消耦合作用的效果更强。
一种实施例中，像素结构还包括短路检测模块(未图示)，数据线2所在的金属层与短路检测模块电性连接。第二数据线部分22与第三数据线部分23的走线比较靠近，因此第二数据线部分22与第三数据线部分23所在的金属层存在短路的可能性。本实施例可以在显示面板的边框区域设置短路检测模块，以监控金属层短路的情况，当出现短路时，可以及时进行处理故障。
本实施例的数据线走线布局如下：
在主像素区11的走线采用单独走线的方式，在穿越扫描线3所在的区域，并进入到次像素区12的开口区之后，再分成两根走线，即分成第二数据线部分22和第三数据线部分23，第二数据线部分22继续沿着当前像素单元的次像素区12的开口区范围内走线，而第三数据线部分23则横向走线至相邻像素单元的次像素区12的开口区内，第二数据线部分22和第三数据线部分23再穿越各自所在口开区时，再在开口区结束的位置合并成一根数据线。
另一方面，可以调整第二数据线部分22和第三数据线部分23相对于第一数据线部分21的走线宽度，在减小串扰和减小数据线遮光两方面的效果中进行动态平衡取值。
本实施例的像素结构在1G1D3Tpulse架构的基础上进行了改进。其中，1G1D3Tpulse架构的电路图如图4所示，其包括主像素区薄膜晶体管TFT_m、主像素区液晶电容Clc_m、主像素区存储电容Cst_m、次像素区薄膜晶体管TFT_s、次像素区液晶电容Clc_s、次像素区存储电容Cst_s及共享薄膜晶体管TFT_share，对应每一行像素分别设置一条扫描线3Gate，对应每一列像素分别设置一条数据线Data；主像素区薄膜晶体管TFT_m的栅极连接扫描线3Gate，其源极/漏极连接数据线Data，在其漏极/源极与公共电极A_com(或C_com)之间并联连接主像素区液晶电容Clc_m和主像素区存储电容Cst_m；次像素区薄膜晶体管TFT_s的栅极连接扫描线3Gate，其源极/漏极连接数据线Data，在其漏极/源极与公共电极A_com(或C_com)之间并联连接次像素区液晶电容Clc_s和次像素区存储电容Cst_s；共享薄膜晶体管TFT_share的栅极连接扫描线3Gate，其源极和漏极分别连接该次像素区薄膜晶体管TFT_s的漏极/源极和公共电极A_com。
本领域技术人员可以理解，虽然公共电极A_com和C_com名称不同，但是在实际液晶面板中两者通常电位相同，可以仅以公共电极A_com来表示；对于薄膜晶体管，由于其源极和漏极的特性一样，因此在电路中不对其源极和漏极进行特别限定；在液晶显示面板的立体结构中，液晶电容和存储电容的两极通常分别对应像素电极(或与像素电极电位相同的存储电极)和公共电极。
本实施例中，像素结构包括衬底基板、第一金属层、绝缘层及第二金属层。其中，第一金属层形成有扫描线，第二金属层形成有数据线。第二金层位于衬底基板上，绝缘层为与第二金属层上，第一金属层位于绝缘层上。
一种实施例中，衬底基板可以选为玻璃基板，第一金属层和第二金属层的材料包括钼(Mo)、铝(Al)、铜(Cu)及钛(Ti)中的一种或多种。绝缘层的材料包括氧化硅与氮化硅中的至少一种。
本实施例的像素结构，可以使数据线的整体电阻变小，减小了数据线的RCloading(电阻电容负载)，增加了像素单元的充电率，从而缓解了数据线的电阻使传输的波形信号产生延迟，导致显示串扰的问题。同时，由于相邻两个数据线的信号电性是相反的，因此第三数据线部分与相邻像素单元上的第二数据线部分在相邻像素单元上的之间的距离相对减小，可以加强相邻数据线之间的电容耦合效应的被抵消作用，即数据线之间的间距越小，电容耦合效应被抵消作用越强。
本发明实施例提供一种显示面板，包括基板和上述实施例提供的像素结构，像素结构设置在基板上，呈阵列形式布设。本实施例的显示面板包括液晶显示面板。
其中，像素结构包括多个像素单元1、多个数据线2及扫描线3，多个像素单元1呈阵列式排布，每个像素单元1对应一个数据线2；
像素单元1包括主像素区11和次像素区12；
扫描线3位于主像素区11与次像素区12之间；
数据线2包括第一数据线部分21、第二数据线部分22和第三数据线部分23，第一数据线部分21位于像素单元的主像素区11上，第二数据线部分22位于像素单元的次像素区12上，第三数据线部分23位于该像素单元的相邻像素单元的次像素区12上，第二数据线部分22与第三数据线部分23并联。
一种实施例中，第二数据线部分22的宽度与第三数据线部分23的宽度均小于第一数据线部分21；优选地，第二数据线部分22的宽度与第三数据线部分23的宽度之和，等于或略小于第一数据线部分21的宽度。这样可以不用以增加数据线2宽度的方式来实现降低电阻的目的，在保证数据线2整体电阻值减小的情况下，还能进一步减少数据线2的面积，减少数据线2所在金属层的遮光影响，降低数据线2走线对像素单元发光亮度的干扰，并且减少制作数据线2的用料，进一步降低生产成本。
一种实施例中，第二数据线部分22与第三数据线部分23关于第一对称轴L对称，第一对称轴L为该像素单元与相邻像素单元之间的对称轴。这样可以使数据线2的走线分布更规整，利于多数据线2的走线布局。
一种实施例中，像素结构还包括共享放电棒4，相邻像素单元对应的数据线2的第二数据线部分22与该像素单元对应的第三数据线部分23，关于共享放电棒4对称。优选地，共享放电棒4位于像素单元的对称轴线上。共享放电棒4用于调节次像素区12和主像素区11之间的电压差，以调节像素单元的整体亮度。这种对称布置的方式，可以使数据线走线更规整，并且进一步增强抵消电容耦合效应的作用。
一种实施例中，第二数据线部分22位于次像素区12的开口区121上；第三数据线部分23位于相邻像素单元的次像素区12的开口区121上。相对于现有技术中，数据线位于非开口区内，使得非开口区的面积增大，缩减了开口区的面积，本实施例的第二数据线部分22与第三数据线部分23，均位于次像素区12的开口区121内，这样可以缩减非开口区的面积，扩大次像素区12的开口区121面积占比，提升次像素区12的开口率，增加次像素区12的透射率。
一种实施例中，第一数据线部分21位于主像素区11的开口区111上。这样也可以缩减主像素区11中非开口区的面积，提升主像素区11的开口区111的面积占比，提升主像素区11的开口率，增加主像素区11的透射率。
一种实施例中，第二数据线部分22或/和第三数据线部分23的走线长度大于第一数据线部分21的走线长度。对应的，次像素区12的面积大于主像素区11的面积。这样可以第二数据线部分22和第三数据线部分23在数据线中的占比，使第二数据线部分22和第三数据线部分23的走线长度更长，抵消耦合作用的效果更强。
一种实施例中，像素结构还包括短路检测模块(未图示)，数据线2所在的金属层与短路检测模块电性连接。第二数据线部分22与第三数据线部分23的走线比较靠近，因此第二数据线部分22与第三数据线部分23所在的金属层存在短路的可能性。本实施例可以在显示面板的边框区域设置短路检测模块，以监控金属层短路的情况，当出现短路时，可以及时进行处理故障。
本实施例的像素结构，因第二数据线部分22与第三数据线部分23并联，所以数据线2的整体电阻变小，减小了数据线2的RC loading(电阻电容负载)，增加了像素单元的充电率，从而缓解了数据线的电阻使传输的波形信号产生延迟，导致显示串扰的问题。同时，由于相邻两个数据线2的信号电性是相反的，因此第三数据线部分23与相邻像素单元上的第二数据线部分22在相邻像素单元上的之间的距离相对减小，可以加强相邻数据线2之间的电容耦合效应的被抵消作用，即数据线2之间的间距越小，电容耦合效应被抵消作用越强。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。

Claims (9)

1.一种像素结构，其特征在于，包括多个像素单元、多个数据线及扫描线，所述多个像素单元呈阵列式排布，每个所述像素单元对应一个所述数据线；
所述像素单元包括主像素区和次像素区；
所述扫描线位于所述主像素区与所述次像素区之间；
所述数据线包括第一数据线部分、第二数据线部分和第三数据线部分，所述第一数据线部分位于所述像素单元的主像素区上，所述第二数据线部分位于所述像素单元的次像素区上，所述第三数据线部分位于所述像素单元的相邻像素单元的次像素区上，所述第二数据线部分与所述第三数据线部分并联；
所述第二数据线部分的宽度与所述第三数据线部分的宽度之和，小于或等于所述第一数据线部分的宽度。
2.根据权利要求1所述的像素结构，其特征在于，所述第二数据线部分与所述第三数据线部分关于第一对称轴对称，所述第一对称轴为所述像素单元与所述相邻像素单元之间的对称轴。
3.根据权利要求1所述的像素结构，其特征在于，还包括共享放电棒，所述相邻像素单元对应的数据线的第二数据线部分与所述像素单元对应的第三数据线部分，关于所述共享放电棒对称。
4.根据权利要求3所述的像素结构，其特征在于，所述共享放电棒位于所述像素单元的对称轴线上。
5.根据权利要求1所述的像素结构，其特征在于，所述第二数据线部分位于所述次像素区的开口区上，所述第三数据线部分位于所述相邻像素单元的次像素区的开口区上。
6.根据权利要求1所述的像素结构，其特征在于，所述第一数据线部分位于所述主像素区的开口区上。
7.根据权利要求1所述的像素结构，其特征在于，所述第二数据线部分或/和第三数据线部分的走线长度大于所述第一数据线部分的走线长度。
8.根据权利要求1至7任一项所述的像素结构，其特征在于，还包括短路检测模块，所述数据线所在的金属层与所述短路检测模块电性连接。
9.一种显示面板，其特征在于，包括基板和权利要求1至8任一项所述的像素结构，所述像素结构设置在所述基板上。
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