CN114337607B - 一种时钟信号占空比修调电路 - Google Patents

Abstract

本发明涉及集成电路领域，公开了一种时钟信号占空比修调电路，输入时钟信号经由低通滤波器钝化后连接到比较器的正输入端，比较器、占空比调控模块和运算放大器构成负反馈回路，当输出时钟信号的占空比不为预设占空比时，占空比调控模块通过改变运算放大器的同相输入端的电压调节运算放大器的输出电压，当运算放大器的输出电压改变时，比较器输出的输出时钟信号的占空比也会发生变化，而输出时钟信号的占空比又会通过占空比调控模块影响运算放大器的同相输入端的电压，直至输出时钟信号的占空比稳定在预设占空比。可见，本发明中输出时钟信号的占空比的调节范围不受初始时钟信号的占空比的限制。

Description

一种时钟信号占空比修调电路

技术领域

本发明涉及集成电路领域，特别是涉及一种时钟信号占空比修调电路。

背景技术

在集成电路领域，通常需要对时钟信号的占空比进行修调，使其占空比等于预设占空比，例如使时钟信号的占空比为50%可以满足双沿采样，晶振倍频等需求。请参照图1，图1为现有技术的时钟信号占空比修调电路的电路图，该电路对输出时钟信号的占空比的调节范围有限，假设初始时钟信号的占空比为D，时钟占空比修调电路对输出时钟信号的占空比的调节范围是D~100%，可见现有技术中若要生成占空比为预设占空比的输出时钟信号，必须使初始时钟信号的占空比小于预设占空比。

发明内容

本发明的目的是提供一种时钟信号占空比修调电路，使得输出时钟信号的占空比的调节范围不受初始时钟时钟信号的占空比的限制。

为解决上述技术问题，本发明提供了一种时钟信号占空比修调电路，包括低通滤波器、比较器、第一运算放大器、占空比调控模块以及稳压模块；

所述低通滤波器的输入端作为所述时钟信号占空比修调电路的输入端输入初始时钟信号，用于钝化所述初始时钟信号的上升沿及下降沿；

所述比较器的正输入端与所述低通滤波器的输出端连接，所述比较器的负输入端与所述第一运算放大器的输出端连接，所述比较器的输出端用于在所述正输入端的电平高于所述负输入端的电平时输出高电平，在所述正输入端的电平低于所述负输入端的电平时输出低电平，所述比较器的输出端作为所述时钟信号占空比修调电路的输出端输出输出时钟信号；

所述占空比调控模块的第一端与所述比较器的输出端连接，第二端与所述第一运算放大器的同相输入端连接，用于在所述输出时钟信号的占空比不为预设占空比时调节所述第一运算放大器的输出电压，以便调节所述输出时钟信号的占空比恢复为预设占空比；

所述稳压模块的输出端与所述第一运算放大器的反相输入端连接，用于为所述第一运算放大器的反相输入端提供稳定的电压。

优选的，所述占空比调控模块包括第一可控开关模块、第二可控开关模块、第一PMOS、第二PMOS、第一NMOS、第二NMOS以及第一电容；

所述第一可控开关模块的控制端与所述第二可控开关模块的控制端均作为所述占空比调控模块的第一端，所述第一可控开关模块用于在所述输出时钟信号为高电平时导通以便控制所述第一PMOS导通，所述第二可控开关模块用于在所述输出时钟信号为低电平时导通以便控制所述第一NMOS导通；

所述第一可控开关模块的第一端以及所述第二PMOS的源极均与第一电源连接，所述第一可控开关模块的第二端与所述第一PMOS的源极连接，所述第一PMOS的栅极与所述第二PMOS的栅极连接，所述第一PMOS的漏极与所述第一NMOS的漏极连接，所述第二PMOS的漏极与所述第二NMOS的漏极连接，所述第二NMOS的栅极分别与所述第二NMOS的漏极以及所述第一NMOS的栅极连接，所述第一NMOS的源极与所述第二可控开关模块的第一端连接，所述第二可控开关模块的第二端以及所述第二NMOS的源极均接地；

所述第一PMOS的漏极与所述第一NMOS的漏极连接的公共端与所述第一电容的第一端连接，所述第一电容的第一端作为所述占空比调控模块的第二端，所述第一电容的第二端接地。

优选的，所述占空比调控模块还包括第二运算放大器，所述第二运算放大器的反相输入端与所述第一NMOS的漏极连接，所述第二运算放大器的同相输入端连接所述第二NMOS的漏极与所述第二NMOS的栅极连接的公共端，所述第二运算放大器的输出端与所述第一PMOS的栅极与所述第二PMOS的栅极连接的公共端连接。

优选的，所述占空比调控模块还包括第一电阻和第二电阻，且所述第一电阻的阻值与所述第二电阻的阻值相同；

所述第一电阻的第一端与所述第一PMOS的漏极连接，第二端与所述第一NMOS的漏极连接；

所述第二电阻的第一端与所述第二PMOS的漏极连接，第二端与所述第二NMOS的漏极连接。

优选的，所述第一PMOS与所述第二PMOS尺寸相同，所述第一NMOS与所述第二NMOS尺寸相同。

优选的，所述稳压模块包括第三电阻和第四电阻；

所述第三电阻的第一端连接第二电源，所述第三电阻的第二端与所述第四电阻的第一端连接，所述第四电阻的第二端接地。

优选的，所述低通滤波器具体用于滤除所述初始时钟信号除基波以外的谐波。

优选的，所述低通滤波器包括第五电阻与第二电容；

所述第五电阻的第一端作为所述低通滤波器的输入端，所述第五电阻的第二端与所述第二电容的第一端连接且连接的公共端作为所述低通滤波器的输出端，所述第二电容的第二端接地。

优选的，所述占空比调控模块还包括反相器，所述第一可控开关模块包括第三PMOS和第三NMOS，所述第二可控开关模块包括第四PMOS和第四NMOS；

所述比较器的输出端分别与所述第三NMOS的栅极以及所述第四NMOS的栅极连接，所述反相器的输入端与所述比较器的输出端连接，所述反相器的输出端分别于所述第三PMOS的栅极以及所述第四PMOS的栅极连接；

所述第三PMOS的源极与所述第三NMOS的漏极连接且连接的公共端作为所述第一可控开关模块的第一端，所述第三PMOS的漏极与所述第三NMOS的源极连接且连接的公共端作为所述第一可控开关模块的第二端；

所述第四PMOS的源极与所述第四NMOS的漏极连接且连接的公共端作为所述第二可控开关模块的第一端，所述第四PMOS的漏极与所述第四NMOS的源极连接且连接的公共端作为所述第二可控开关模块的第二端。

本发明的有益效果为：输入时钟信号经由低通滤波器钝化后连接到比较器的正输入端，比较器、占空比调控模块和运算放大器构成负反馈回路，当输出时钟信号的占空比不为预设占空比时，占空比调控模块通过改变运算放大器的同相输入端的电压调节运算放大器的输出电压，当运算放大器的输出电压改变时，比较器输出的输出时钟信号的占空比也会发生变化，而输出时钟信号的占空比又会通过占空比调控模块影响运算放大器的同相输入端的电压，直至输出时钟信号的占空比稳定在预设占空比。可见，本发明中输出时钟信号的占空比的调节范围不受初始时钟信号的占空比的限制。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对现有技术和实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为现有技术的时钟信号占空比修调电路的电路图；

图2为本发明提供的一种时钟信号占空比修调电路的结构示意图；

图3为本发明中初始时钟信号与经低通滤波器钝化后的初始时钟信号的示意图；

图4为本发明中比较器的输入信号与输出信号的示意图；

图5为本发明提供的另一种时钟信号占空比修调电路的结构示意图。

具体实施方式

本发明的核心是提供一种时钟信号占空比修调电路，使得输出时钟信号的占空比的调节范围不受初始时钟时钟信号的占空比的限制。

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

请参照图2，图2为本发明提供的一种时钟信号占空比修调电路的结构示意图，该电路包括低通滤波器1、比较器2、第一运算放大器3、占空比调控模块4以及稳压模块5；

低通滤波器1的输入端作为时钟信号占空比修调电路的输入端输入初始时钟信号，用于钝化初始时钟信号的上升沿及下降沿；

比较器2的正输入端与低通滤波器1的输出端连接，比较器2的负输入端与第一运算放大器3的输出端连接，比较器2的输出端用于在正输入端的电平高于负输入端的电平时输出高电平，在正输入端的电平低于负输入端的电平时输出低电平，比较器2的输出端作为时钟信号占空比修调电路的输出端输出输出时钟信号；

占空比调控模块4的第一端与比较器2的输出端连接，第二端与第一运算放大器3的同相输入端连接，用于在输出时钟信号的占空比不为预设占空比时调节第一运算放大器3的输出电压，以便调节输出时钟信号的占空比恢复为预设占空比；

稳压模块5的输出端与第一运算放大器3的反相输入端连接，用于为第一运算放大器3的反相输入端提供稳定的电压。

为解决现有技术中若要生成占空比为预设占空比的输出时钟信号，必须使初始时钟信号的占空比小于预设占空比这一问题，本申请提供了一种时钟信号占空比修调电路，包括低通滤波器1、比较器2、第一运算放大器3、占空比调控模块4以及稳压模块5。

首先，低通滤波器1的输入端作为时钟信号占空比修调电路的输入端，在初始时钟信号为较为陡峭的方波信号时，低通滤波器1能够将初始时钟信号的上升沿及下降沿钝化，钝化的作用是为了总能找到比较器2的负输入端输入的电压值能够将比较器2的正输入端输入的初始时钟信号切割成满足预设比例的两部分，其中预设比例由预设占空比决定，例如预设占空比为50%，则比较器2的负输入端输入的电压值需要将比较器2的正输入端输入的初始时钟信号切割成时间相等的两部分。请参照图3，图3为本发明中初始时钟信号与经低通滤波器1钝化后的初始时钟信号的示意图，其中曲线(a)为初始时钟信号，曲线(b)为经低通滤波器1钝化后的初始时钟信号，可见初始时钟信号经过低通滤波器1后，初始时钟信号的上升沿与下降沿均被钝化。

本申请中比较器2的负输入端的电压由第一运算放大器3提供，第一运算放大器3的同相输入端连接占空比调控模块4，第一运算放大器3的负输入端连接稳压模块5。当输出时钟信号的占空比不为预设占空比时，占空比调控模块4会调节第一运算放大器3的同相输入端的电压，第一运算放大器3的反相输入端的电压是一个稳定的电压值，因此第一运算放大器3的同相输入端的电压改变时，第一运算放大器3的输出电压就会跟着改变，以便通过改变比较器2的负输入端的电压来改变输出时钟信号的占空比。

当钝化后的输入时钟信号的电压值大于第一运算放大器3的输出端的电压时，比较器2输出高电平；当钝化后的输入时钟信号的电压值小于第一运算放大器3的输出端的电压时，比较器2输出低电平。比较器2的输出信号即为时钟信号占空比修调电路的输出时钟信号。请参照图4，图4为本发明中比较器的输入信号与输出信号的示意图，曲线(c)为比较器比较器2的输入信号示意图，其中横线为比较器2的负输入端的输入信号也即稳压模块5的输出电压，曲线为比较器2的正输入端的输入信号也即钝化后的初始时钟信号，t1为钝化后的初始时钟信号的电压大于稳压模块5的输出电压的时间，t2为钝化后的初始时钟信号的电压小于稳压模块5的输出电压的时间，曲线(d)为比较器2的输出信号也即输出时钟信号。可见，稳压模块5输出的电压能够将钝化后的初始时钟信号切割，通过调节t1与t2的比例也即输出时钟信号为高电平的时间与输出时钟信号为低电平的时间之间的比例，就使得输出时钟信号的占空比为预设占空比。

例如，预设占空比为50%，比较器2的负输入端的电压也即第一运算放大器3的输出电压的电压值大于刚好将输入时钟信号切割为时间相等的两部分的电压值时，经由比较器2输出的输出时钟信号的占空比不为50%，此时，占空比调控模块4会减小第一运算放大器3的输出电压的电压值，这样比较器2的负输入端的电压也即第一运算放大器3的输出电压的电压值也会减小，从而拉低比较器2的负输入端的电压也即第一运算放大器3的输出电压的电压值。上述调节过程一直存在直至比较器2的负输入端的电压的电压值能够将钝化后的初始时钟信号切割为时间相等的两部分时结束，也即输出时钟信号的占空比为50%时结束。

综上所述，本发明提供的一种时钟信号占空比修调电路，输入时钟信号经由低通滤波器1钝化后连接到比较器2的正输入端，比较器2、占空比调控模块4和运算放大器构成负反馈回路，当输出时钟信号的占空比不为预设占空比时，占空比调控模块4通过改变运算放大器的同相输入端的电压调节运算放大器的输出电压，当运算放大器的输出电压改变时，比较器2输出的输出时钟信号的占空比也会发生变化，而输出时钟信号的占空比又会通过占空比调控模块4影响运算放大器的同相输入端的电压，直至输出时钟信号的占空比稳定在预设占空比。可见，本发明中输出时钟信号的占空比的调节范围不受初始时钟信号的占空比的限制。

在上述实施例的基础上：

作为一种优选的实施例，占空比调控模块4包括第一可控开关模块41、第二可控开关模块42、第一PMOS43、第二PMOS44、第一NMOS45、第二NMOS46以及第一电容47；

第一可控开关模块41的控制端与第二可控开关模块42的控制端均作为占空比调控模块4的第一端，第一可控开关模块41用于在输出时钟信号为高电平时导通以便控制第一PMOS43导通，第二可控开关模块42用于在输出时钟信号为低电平时导通以便控制第一NMOS45导通；

第一可控开关模块41的第一端以及第二PMOS44的源极均与第一电源连接，第一可控开关模块41的第二端与第一PMOS43的源极连接，第一PMOS43的栅极与第二PMOS44的栅极连接，第一PMOS43的漏极与第一NMOS45的漏极连接，第二PMOS44的漏极与第二NMOS46的漏极连接，第二NMOS46的栅极分别与第二NMOS46的漏极以及第一NMOS45的栅极连接，第一NMOS45的源极与第二可控开关模块42的第一端连接，第二可控开关模块42的第二端以及第二NMOS46的源极均接地；

第一PMOS43的漏极与第一NMOS45的漏极连接的公共端与第一电容47的第一端连接，第一电容47的第一端作为占空比调控模块4的第二端，第一电容47的第二端接地。

在本实施例中，第一电容47的电压即为第一运算放大器3的同相输入端的电压，通过影响第一电容47的充放电来实现占空比调控模块4在输出时钟信号的占空比不为预设占空比时调节第一运算放大器3的输出电压，以便调节输出时钟信号的占空比恢复为预设占空比的目的。

具体的，在输出时钟信号为高电平时，第一可控开关导通，此时，第一PMOS43与第二PMOS44构成共栅共源的电流镜，第一PMOS43的漏极与第一电容47的第一端连接，此时第一电容47处于充电状态且第一电容47的充电电流为第一PMOS43的漏极输出的电流。在输出时钟信号为低电平时，第二可控开关导通，此时，第一NMOS45与第二NMOS46构成共栅共源的电流镜，第一NMOS45的漏极与第一电容47的第二端连接，此时第一电容47处于放电状态且第一电容47的放电电流为第一NMOS45的漏极输出的电流。

第一PMOS43的漏极的电流为第一电容47的充电电流，第一NMOS45的漏极的电流为第一电容47的放电电流，可以通过调节充电电流的大小与放电电流的大小之间的比例生成占空比不同的输出时钟信号，本申请对充电电流的大小与放电电流的大小之间的比例不作特别限定，可根据对预设占空比的要求进行选择。

作为一种优选的实施例，占空比调控模块4还包括第二运算放大器，第二运算放大器的反相输入端与第一NMOS45的漏极连接，第二运算放大器的同相输入端连接第二NMOS46的漏极与第二NMOS46的栅极连接的公共端，第二运算放大器的输出端与第一PMOS43的栅极与第二PMOS44的栅极连接的公共端连接。

在本实施例中，第二运算放大器的同相输入端连接第二NMOS46的漏极，第二运算放大器的反相输入端连接第一NMOS45的漏极，由于第二运算放大器的虚短作用，第二NMOS46的漏极的电压值与第一NMOS45的漏极的电压值相等，从而消除了沟道长度调制效应使第一电容47的充电电流与放电电流失配的影响。

作为一种优选的实施例，占空比调控模块4还包括第一电阻和第二电阻，且第一电阻的阻值与第二电阻的阻值相同；

第一电阻的第一端与第一PMOS43的漏极连接，第二端与第一NMOS45的漏极连接；

第二电阻的第一端与第二PMOS44的漏极连接，第二端与第二NMOS46的漏极连接。

在本实施例中，第一电阻的阻值与第二电阻的阻值相同，因此第一PMOS43的漏极的电压等于第二PMOS44的漏极的电压，解决了第一PMOS43的漏极的电流与第二PMOS44的漏极的电流失配的问题，进一步保证了第一电容47的充电电流与第一电容47的放电电流之间的比例关系，从而保证了时钟信号占空比修调电路的精确性。

作为一种优选的实施例，第一PMOS43与第二PMOS44尺寸相同，第一NMOS45与第二NMOS46尺寸相同。

第一PMOS43与第二PMOS44尺寸相同，第一NMOS45与第二NMOS46尺寸相同，且第二PMOS44与第二NMOS46串联，所以第一电容47的充电电流的大小等于放电电流的大小。由此可知，只有当第一电容47的充电时间等于放电时间时，占空比调控模块4才会输出稳定的电压值，而第一电容47的充电时间即为输出时钟信号为高电平的时间，第一电容47的放电时间即为输出时钟信号为低电平的时间，这样只有在输出时钟信号为高电平的时间等于输出时钟信号为低电平的时间时，占空比调控模块4才会输出稳定的电压值，时钟信号占空比修调电路就能生成占空比为50%的输出时钟信号，以满足双沿采样，晶振倍频等需求。

作为一种优选的实施例，稳压模块5包括第三电阻和第四电阻；

第三电阻的第一端连接第二电源，第三电阻的第二端与第四电阻的第一端连接，第四电阻的第二端接地。

在本实施例中，稳压模块5包括第三电阻和第四电阻，第一运算放大器3的反相输入端的电压为第三电阻与第四电阻分压后的电压值。由于第一运算放大器3的虚短作用，第一运算放大器3的同相输入端最终稳定后的电压值为VDD*R3/（R3+R4），其中VDD为电源电压，R3为第三电阻的阻值，R4为第四电阻的阻值，本申请只要第一运算放大器3的同相输入端最终的电压值稳定即可，不需要限制第三电阻的阻值等于第四电阻的阻值。

作为一种优选的实施例，低通滤波器1具体用于滤除初始时钟信号除基波以外的谐波。

现有技术中的输出时钟信号的占空比就是输出时钟信号的直流分量，其原理是通过运算放大器的输入端比较输出时钟信号的占空比也即输出时钟信号的直流分量和电阻R1及电阻R2分压所得的直流分量的大小，从而调节输出时钟信号的占空比，所以运算放大器的同相输入端与运算放大器的反相输入端必须都是直流分量，因此现有技术中的低通滤波器1需要滤除输入时钟信号除直流分量以外的所有高频分量。

在本申请中，比较器2的正输入端不需要是一个恒定的直流分量，比较器2的正输入端可以是一个变化量，本申请中的低通滤波器1只需要滤除初始时钟信号除基波以外的谐波即可，对低通滤波器1的要求比较低。

作为一种优选的实施例，低通滤波器1包括第五电阻与第二电容；

第五电阻的第一端作为低通滤波器1的输入端，第五电阻的第二端与第二电容的第一端连接且连接的公共端作为低通滤波器1的输出端，第二电容的第二端接地。

在本实施例中，低通滤波器1第五电阻与第二电容构成低通滤波器1，若要满足低通滤波器1滤除初始时钟信号除基频以外的高频分量，需要使得第五电阻的阻值与第二电容的容值的乘积大于初始时钟信号的周期

，相较于现有技术来说不需要使用大尺寸的电阻和电容，节省空间，易于集成。

作为一种优选的实施例，占空比调控模块4还包括反相器，第一可控开关模块41包括第三PMOS和第三NMOS，第二可控开关模块42包括第四PMOS和第四NMOS；

比较器2的输出端分别与第三NMOS的栅极以及第四NMOS的栅极连接，反相器的输入端与比较器2的输出端连接，反相器的输出端分别于第三PMOS的栅极以及第四PMOS的栅极连接；

第三PMOS的源极与第三NMOS的漏极连接且连接的公共端作为第一可控开关模块41的第一端，第三PMOS的漏极与第三NMOS的源极连接且连接的公共端作为第一可控开关模块41的第二端；

第四PMOS的源极与第四NMOS的漏极连接且连接的公共端作为第二可控开关模块42的第一端，第四PMOS的漏极与第四NMOS的源极连接且连接的公共端作为第二可控开关模块42的第二端。

在本实施例中，第一可控开关为由第三PMOS和第三NMOS构成的互补性CMOS开关，第二可控开关为由第四PMOS和第四NMOS构成的互补性CMOS开关。第三PMOS的栅极连接经由反相器反相后的输出时钟信号，第三NMOS的栅极直接连接输出时钟信号，在输出时钟信号为高电平时，第三PMOS与第三NMOS导通，第一PMOS43与第二PMOS44构成电流镜，然后第一PMOS43的漏极输出的电流为第一电容47充电。第四PMOS的栅极连接输出时钟信号，第四NMOS的栅极连接经由反相器反相后的输出时钟信号，在输出时钟信号为低电平时，第四PMOS和第四NMOS导通，第一NMOS45与第二NMOS46构成电流镜，此时第一电容47放电。

使用由第三PMOS和第三NMOS构成的互补性CMOS开关以及由第四PMOS和第四NMOS构成的互补性CMOS开关可以抵消反相器的延迟对第一电容47充电及放电带来的影响，使得时钟信号占空比修调电路更加精准。

请参照图5，图5为本发明提供的另一种时钟信号占空比修调电路的结构示意图。第二PMOS44导通后，第二PMOS44的漏极输出电流，该电流的大小为

，其中

为电源电压，

为第二PMOS44的过驱动电压，

为第二NMOS46的栅源电压，

为第二电阻的阻值。若要生成占空比为50%的输出时钟信号，可选用尺寸相同的第一PMOS43与第二PMOS44，尺寸相同的第一NMOS45与第二NMOS46，阻值相同的第一电阻的阻值与第二电阻以及第二运算放大器，上述做法均是为了保证第一电容47的充电电流的大小等于放电电流的大小，从而精确地生成占空比为50%的输出时钟信号。

在输出时钟信号的每一个周期内，当输出时钟信号为高电平时，第一电容47被充电，第一电容47的上极板的电压升高，假设充电电流为I1，输出时钟信号为高电平的时间为t1，第一电容47的容值为C1，第一电容47的上极板的电压的升高幅度为I1*t1/C1；当输出时钟信号为低电平时，第一电容47被放电，第一电容47的上极板的电压下降，假设放电电流为I2，输出时钟信号为低电平的时间为t2，第一电容47的容值为C1，第一电容47的上极板的电压的下降幅度为I2*t2/C1。在I1=I2时，若要使第一电容47的上极板的电压稳定，也即使第一运算放大器3的同相输入端的电压稳定，必须满足第一电容47的充电时间与放电时间相同，从而保证了输出时钟信号的占空比为50%。

由此可见，本申请生成占空比为预设占空比的输出时钟信号时，只需要第一运算放大器3的同相输入端的电压稳定即可，相较于现有技术来讲不受第一运算放大器3的输入失调电压以及第三电阻和第四电阻失配的影响，只要第一运算放大器3的同相输入端的电压处于第一运算放大器3的输入电压的范围内即可。

需要说明的是，在本说明书中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其他实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (8)

1.一种时钟信号占空比修调电路，其特征在于，包括低通滤波器、比较器、第一运算放大器、占空比调控模块以及稳压模块；

所述低通滤波器的输入端作为所述时钟信号占空比修调电路的输入端输入初始时钟信号，用于钝化所述初始时钟信号的上升沿及下降沿；

所述比较器的正输入端与所述低通滤波器的输出端连接，所述比较器的负输入端与所述第一运算放大器的输出端连接，所述比较器的输出端用于在所述正输入端的电平高于所述负输入端的电平时输出高电平，在所述正输入端的电平低于所述负输入端的电平时输出低电平，所述比较器的输出端作为所述时钟信号占空比修调电路的输出端输出输出时钟信号；

所述占空比调控模块的第一端与所述比较器的输出端连接，第二端与所述第一运算放大器的同相输入端连接，用于在所述输出时钟信号的占空比不为预设占空比时调节所述第一运算放大器的输出电压，以便调节所述输出时钟信号的占空比恢复为预设占空比；

所述稳压模块的输出端与所述第一运算放大器的反相输入端连接，用于为所述第一运算放大器的反相输入端提供稳定的电压；

所述占空比调控模块包括第一可控开关模块、第二可控开关模块、第一PMOS、第二PMOS、第一NMOS、第二NMOS以及第一电容；

所述第一可控开关模块的控制端与所述第二可控开关模块的控制端均作为所述占空比调控模块的第一端，所述第一可控开关模块用于在所述输出时钟信号为高电平时导通以便控制所述第一PMOS导通，所述第二可控开关模块用于在所述输出时钟信号为低电平时导通以便控制所述第一NMOS导通；

所述第一可控开关模块的第一端以及所述第二PMOS的源极均与第一电源连接，所述第一可控开关模块的第二端与所述第一PMOS的源极连接，所述第一PMOS的栅极与所述第二PMOS的栅极连接，所述第一PMOS的漏极与所述第一NMOS的漏极连接，所述第二PMOS的漏极与所述第二NMOS的漏极连接，所述第二NMOS的栅极分别与所述第二NMOS的漏极以及所述第一NMOS的栅极连接，所述第一NMOS的源极与所述第二可控开关模块的第一端连接，所述第二可控开关模块的第二端以及所述第二NMOS的源极均接地；

所述第一PMOS的漏极与所述第一NMOS的漏极连接的公共端与所述第一电容的第一端连接，所述第一电容的第一端作为所述占空比调控模块的第二端，所述第一电容的第二端接地。

2.如权利要求1所述的时钟信号占空比修调电路，其特征在于，所述占空比调控模块还包括第二运算放大器，所述第二运算放大器的反相输入端与所述第一NMOS的漏极连接，所述第二运算放大器的同相输入端连接所述第二NMOS的漏极与所述第二NMOS的栅极连接的公共端，所述第二运算放大器的输出端与所述第一PMOS的栅极与所述第二PMOS的栅极连接的公共端连接。

3.如权利要求2所述的时钟信号占空比修调电路，其特征在于，所述占空比调控模块还包括第一电阻和第二电阻，且所述第一电阻的阻值与所述第二电阻的阻值相同；

所述第一电阻的第一端与所述第一PMOS的漏极连接，第二端与所述第一NMOS的漏极连接；

所述第二电阻的第一端与所述第二PMOS的漏极连接，第二端与所述第二NMOS的漏极连接。

4.如权利要求1所述的时钟信号占空比修调电路，其特征在于，所述第一PMOS与所述第二PMOS尺寸相同，所述第一NMOS与所述第二NMOS尺寸相同。

5.如权利要求1所述的时钟信号占空比修调电路，其特征在于，所述稳压模块包括第三电阻和第四电阻；

所述第三电阻的第一端连接第二电源，所述第三电阻的第二端与所述第四电阻的第一端连接，所述第四电阻的第二端接地。

6.如权利要求1所述的时钟信号占空比修调电路，其特征在于，所述低通滤波器具体用于滤除所述初始时钟信号除基波以外的谐波。

7.如权利要求6所述的时钟信号占空比修调电路，其特征在于，所述低通滤波器包括第五电阻与第二电容；

所述第五电阻的第一端作为所述低通滤波器的输入端，所述第五电阻的第二端与所述第二电容的第一端连接且连接的公共端作为所述低通滤波器的输出端，所述第二电容的第二端接地。

8.如权利要求1至7任一项所述的时钟信号占空比修调电路，其特征在于，所述占空比调控模块还包括反相器，所述第一可控开关模块包括第三PMOS和第三NMOS，所述第二可控开关模块包括第四PMOS和第四NMOS；

所述比较器的输出端分别与所述第三NMOS的栅极以及所述第四NMOS的栅极连接，所述反相器的输入端与所述比较器的输出端连接，所述反相器的输出端分别于所述第三PMOS的栅极以及所述第四PMOS的栅极连接；

所述第三PMOS的源极与所述第三NMOS的漏极连接且连接的公共端作为所述第一可控开关模块的第一端，所述第三PMOS的漏极与所述第三NMOS的源极连接且连接的公共端作为所述第一可控开关模块的第二端；

所述第四PMOS的源极与所述第四NMOS的漏极连接且连接的公共端作为所述第二可控开关模块的第一端，所述第四PMOS的漏极与所述第四NMOS的源极连接且连接的公共端作为所述第二可控开关模块的第二端。

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