CN114236359A - 面向ate测试设备的新型集成电路测试激励生成方法 - Google Patents
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Abstract
本发明公开一种面向ATE测试设备的新型集成电路测试激励生成方法,包括以下步骤:步骤一、构建全片设计模型,步骤二、构建模拟验证环境,步骤三、编写测试文件,步骤四、按照四层结构、在不同验证平台、基于行为级进行仿真生成不同层次的测试激励,步骤五、融合形成完整测试激励,将在不同验证平台上生成的测试激励,在应用层框架的基础上,根据调用及层级关系,融合形成一个完整的测试激励。本发明可以降低测试激励生成环境构建的难度和复杂度,提高测试激励环境构建的兼容性和适应性,降低测试激励生成时间,提高测试激励生成效率,提高测试激励文件内信息的直观性和可读性。
Description
技术领域
本发明涉及面向ATE测试设备的新型集成电路测试激励生成方法,属于集成电路测试技术领域。
背景技术
集成电路测试是集成电路生产中的重要环节,所有的集成电路都需要经过测试确认功能及性能符合要求后才能投放市场。ATE是自动测试设备的简称,目前绝大多数集成电路的测试都是在集成电路自动测试设备(ATE)上完成的,集成电路ATE设备伴随着集成电路一起发展,ATE设备对电路测试的基本原理就是把波形格式的测试激励按周期化施加给输入信号,并对输出信号的输出结果与测试激励的预期结果进行比较,比较一致则测试结果为合格,若出现某一个信号在某个周期的输出结果与预期结果不同,则测试结果判断为不合格。
因此,测试激励对于ATE测试非常重要,是测试的依据和输入文件,目前现行通用的测试激励是由基于芯片信号层的波形描述语言构成的,并已形成了一些测试接口语言标准,如基于IEEE1450-1999的STIL格式,基于IEE1364-2001的VCD格式等。基于信号层波形描述语言的测试激励通常是对电路的RTL级进行模拟仿真生成的,结构简单,在集成电路的设计和测试对接中发挥着重要作用。
随着集成电路设计及验证系统日益庞大和复杂,现行通用的基于信号层的测试激励生成方法暴露出越来越多的缺点,主要包括以下几点:
(1)测试激励生成时间长的问题:集成电路设计验证平台的复杂度不断增加,生成基于信号层的测试激励的时间随之越来越长,一个测试激励的生成时间已达到几十小时甚至几百小时,生成效率越来越低,严重影响到电路测试调试的效率,并进而影响到电路的上市时间;
(2)测试激励生成环境构建复杂的问题:测试当前高性能集成电路设计验证平台都是基于主流的分层次软硬件协同验证环境,测试平台内包含的环境有基于RTL级的环境,也有基于算法验证和指令验证等的软件环境以及混合验证环境,在此环境下构建单一的基于信号层的测试激励生成平台相对复杂和困难,花费时间较长,付出的人力成本也比较高;
(3)测试激励信息不直观的问题:现行的测试激励文件包含的信息不直观,不透明,如基于VCD格式的测试激励是一个通用的格式,一种ASCII文件,包含了头信息,变量的预定义和变量值的信息,它是一种信号层描述性语言的文本,对测试工程师而言像个黑盒子,无法理解测试的具体内容以及测试的具体过程,而且很难将测试失效情况与模拟过程直接联系起来。
发明内容
本发明的目的是提供一种面向ATE测试设备的新型集成电路测试激励生成方法,该面向ATE测试设备的新型集成电路测试激励生成方法可以降低测试激励生成环境构建的难度和复杂度,提高测试激励环境构建的兼容性和适应性,降低测试激励生成时间,提高测试激励生成效率,提高测试激励文件内信息的直观性和可读性。
为达到上述目的,本发明采用的技术方案是:提供一种面向ATE测试设备的新型集成电路测试激励生成方法,包括以下步骤:
步骤一、构建全片设计模型,其中,模块级设计模型可直接采用算法模型、软件模型或其它抽象模型,总设计模型框架为RTL级;
步骤二、构建模拟验证环境,首先构建全片级RTL模拟验证平台,在此验证平台外构建基于算法模型、软件模型等抽象模型的模块级验证环境,模块级验证环境可以直接被全片级RTL验证平台调用;
步骤三、编写测试文件,在全片级RTL模拟验证平台上,根据功能测试的要求,编写相应的测试文件,如需要调用算法验证环境和软件验证环境,则在相应的验证环境上编写相应的测试文件,编写测试文件可以采用各种语言,在全片级RTL模拟验证平台上可以使用VerilogHDL语言,SystemVerilog语言、SystemC语言、E语言、伪代码或者其它自定义类型描述语言,在算法验证环境可以使用C语言等,在软件验证环境中可以使用C语言或汇编语言等;
步骤四、按照四层结构、在不同验证平台、基于行为级进行仿真生成不同层次的测试激励,其中,在全片级RTL模拟验证平台上主要进行最上三层的模拟仿真,在算法验证环境和软件验证环境进行第二层和第三层的仿真,在接口模块级开展最低一层的仿真;
步骤五、融合形成完整测试激励,将在不同验证平台上生成的测试激励,在应用层框架的基础上,根据调用及层级关系,融合形成一个完整的测试激励,融合后的测试激励使用行为级描述语言,按层次化和模块化组成框架结构来构建。
上述技术方案中进一步改进的方案如下:
1. 上述方案中,步骤四中的四层结构自顶而下包括:测试应用层、功能层、事务层和信号层,功能层、事务层和信号层为公共基础层,测试应用层为顶层,每一层既建立在其他层之上又具有一定的独立性;
信号层位于底层,用于对接口信号进行引脚、电平、时序及相关变量信息的定义;
事务层位于信号层之上,当信号层的设置完成以后,开始建立具体的事务层命令,它由信号层的各个信号组成,事务层的命令可以固化,也可以参数化;
功能层位于事务层之上,通过调用事务层事务封装成独立的功能函数,相互之间通过事务级层面进行交互;
应用测试层位于顶层,用于通过对功能层模块的组合构建不同的应用测试课题。
2. 上述方案中,步骤五中形成完整测试激励包括:
头文件目录,包括定义性文件,对应信号层的测试激励;
初始化目录,包括各个总线端口和信号的初始化文件,对应事务层的测试激励;
主体目录,包括多个测试激励目录和公共目录;每个测试激励目录包括该测试项目的结构组成文件和测试用例文件,结构组成文件是一个框架结构,主要包括该测试项目中使用的所有测试用例文件信息和执行顺序信息,基于行为级描述的测试用例由各种总线接口函数或任务操作实例组合而成,对应测试层的测试激励;公共目录中包含的为函数定义文件、解释文件和可以被多个测试项目重复调用的测试用例文件,函数或任务定义文件是实现从行为级层次化分解到芯片信号层的描述文件,对应功能层的测试激励。
3. 上述方案中,测试激励目录中的组成结构文件把总线端口或内部功能模块作为单独的个体,分别划分测试阶段,这些测试阶段形成相应的测试模块,具体以各个测试用例文件来体现;
测试激励目录中的测试用例文件可以再次划分更细的测试阶段,形成更小的测试模块;
公共目录中的函数定义文件中以总线模块化的形式定义具体的总线操作函数。
4. 上述方案中,还包括以下步骤:将步骤五中形成的基于层次结构的测试激励,解析成单一信号层的测试激励,具体为:按照从应用层到信号层依次展开,将被调用的模块解析到主模块中,在信号层上形成按时间顺序依次执行的测试激励。
5. 上述方案中,还包括以下步骤:将基于行为级描述的单一信号层的测试激励转换成被ATE识别的基于周期的波形描述语言构成的测试激励。
由于上述技术方案的运用,本发明与现有技术相比具有下列优点:
本发明面向ATE测试设备的新型集成电路测试激励生成方法,其针对复杂集成电路的功能测试,可以降低测试激励生成环境构建的难度和复杂度,提高测试激励环境构建的兼容性和适应性,降低测试激励生成时间,提高测试激励生成效率,提高测试激励文件内信息的直观性和可读性,且层次化和模块化的测试激励结构能够显著提高单个芯片的多个测试项目及同一系列芯片的测试生成效率,使得从集成电路设计验证到ATE测试之间的连接更加畅通高效。
附图说明
附图1为本发明测试激励生成方法的流程示意图;
附图2为本发明中四层结构的层次框架图。
具体实施方式
实施例:本发明提供一种面向ATE测试设备的新型集成电路测试激励生成方法,该测试激励生成方法在集成电路设计环境的基础上通过验证平台模拟仿真生成测试激励,生成的测试激励主要用在ATE测试设备上对电路进行测试,该方法主要适用于集成电路功能测试激励的生成;
包括以下步骤:
步骤一、构建全片设计模型,传统的ATE测试激励生成时要求构建统一的全片RTL级设计模型,在本方案中,全片设计模型不要求所有的设计模块都是RTL级,但总设计模型框架应为RTL级,构成全片设计模型的模块级设计模型,可以采用直接使用算法模型、软件模型或其它抽象模型;
步骤二、构建模拟验证环境,首先构建全片级RTL模拟验证平台,在此验证平台外构建基于算法模型、软件模型等抽象模型的模块级验证环境,模块级验证环境可以直接被全片级RTL验证平台调用;
步骤三、编写测试文件,在全片级RTL模拟验证平台上,根据功能测试的要求,编写测试文件,如需要调用算法验证环境和软件验证环境,则在相应的验证环境上编写相应的测试文件;
编写测试文件可以采用各种语言,在全片级RTL模拟验证平台上,可以使用VerilogHDL语言,SystemVerilog语言、SystemC语言、E语言、伪代码或者其它自定义类型描述语言,在算法验证环境可以使用C语言等,在软件验证环境中可以使用C语言或汇编语言等;
步骤四、仿真生成测试激励,在本方案中仿真生成按照四层结构在不同验证平台生成不同层次的测试激励;
其中,在全片级RTL模拟验证平台上主要进行最上三层的模拟仿真;在算法验证环境和软件验证环境进行第二层和第三层的仿真,在接口模块级开展最低一层的仿真,仿真过程中基于行为级进行,不直接进行基于信号级的全过程仿真;
四层式结构自顶而下包括测试应用层、功能层、事务层和信号层,功能层、事务层和信号层为公共基础层,测试应用层为顶层;每一层既建立在其他层之上又具有一定的独立性,使得测试模块在不同的测试激励之间使用时可以重复调用,提高了可重用性,具体的层次架构图如图2所示;
信号层是位于所要建立的测试方法的最底层,用于对接口信号进行引脚、电平、时序及相关变量等信息的定义;
事务层位于信号层之上,当信号层的设置完成以后,开始建立具体的事务级层命令,它由信号层的各个信号组成,事务层的命令可以固化,也可以参数化;指令固化应用于直接测试激励生成方法中,指令参数化应用于通用的自定义函数中,结合事务级测试文件生成测试激励,此方法可包含大量的读写操作以及大批量的数据操作;
功能层位于事务层之上,通过调用事务层事务封装成独立的功能函数,是高层次操作的抽象,相互之间通过事务级层面进行交互;功能层把一些高层事务,比如标准总线寄存器读或写等传递给事务层,在事务层级对这些高层事务进一步解析,转换成单独的一条条事务,最后达到信号层生成相应的测试激励并施加给测试板上DUT器件,通过采样或者读函数获取数据响应,将数据结果保存于文件中,用于数据分析。
最上面的一层是应用测试层,此层通过对很多功能层模块的组合来构建不同的应用测试课题。
步骤五、融合形成完整测试激励,将在不同验证平台上生成的测试激励,在应用层框架的基础上,根据调用及层级关系,融合形成一个完整的测试激励;融合后的测试激励使用行为级描述语言,按层次化和模块化组成框架结构来构建,具备层次化和模块化两个主要特征,具体包括:
a)层次化
层次化结构表现在以层次化文件和层次化目录组成完整的新型测试激励,层次化文件和层次化目录主要包括以下几部分:
头文件目录,主要包括芯片信号方向定义、信号时序定义、总线端口组成定义等定义性文件,对应信号层的测试激励;
初始化目录,主要包括各个总线端口和信号的初始化文件,对应事务层的测试激励;
主体目录,主体目录下又分为各个测试激励目录和公共目录,公共目录中包含的为函数定义文件、解释文件和可以被多个测试项目重复调用的测试用例文件;函数或任务定义文件是实现从行为级层次化分解到芯片信号层的描述文件,这部分对应的是功能层的测试激励;每个测试激励目录包括该测试项的结构组成文件和测试用例文件,结构组成文件是一个框架结构,主要包括该测试项目中使用的所有测试用例文件信息和执行顺序信息;基于行为级描述的测试用例主要是由各种总线接口函数或任务操作实例组合而成,这部分对应的是测试层的测试激励。
b)模块化
新型的测试激励结构的模块化特征主要表现为:
测试激励目录中的组成结构文件把总线端口或内部功能模块作为单独的个体,分别划分测试阶段,这些测试阶段形成相应的测试模块,具体以各个测试用例文件来体现;
测试激励目录中的测试用例文件可以再次划分更细的测试阶段,形成更小的测试模块;
公共目录中的函数定义文件中以总线模块化的形式定义具体的总线操作函数。
步骤六、解析成单一信号层的测试激励,融合后的测试激励可以直接提供给系统级测试平台和ATE测试平台,但为了更好的与现有的ATE测试平台基于信号层的测试激励接口兼容,还需将基于层次结构的测试激励解析为单一信号层的测试激励;解析的方法按照从应用到信号层依次展开,将被调用的模块解析到主模块中,在信号层上形成按时间顺序依次执行的测试激励;
步骤七、转换成被ATE识别的测试激励,上述单一信号层的测试激励仍旧为基于行为级描述,目前现行的ATE测试设备能够直接识别的为基于周期的波形描述语言构成的测试激励,此步骤的目的是能够使测试激励能够被ATE测试设备直接设备,将基于行为级的测试激励转换ATE测试设备识别的描述方式,如STIL描述。
对上述实施例的进一步说明如下:
提出一种新型的集成电路测试激励生成方法,该测试激励生成方法依赖的全片设计模型不需要全RTL级,可以为含算法模型、RTL级设计模型及软件模型在内的混合型全片设计模型;使用的验证平台以全片RTL级验证平台为主,该平台可以包含或调用其他RTL模块级验证环境、算法级验证环境和软件级验证环境。
该测试激励生成方法在全片RTL级验证平台上编写测试文件,仿真生成基于应用层的测试激励主体框架,调用在其他RTL模块级验证环境、算法级验证环境和软件级验证环境上单独生成的测试激励,融合生成最终的测试激励;
该测试激励生成方法生成的测试激励结构具有层次化和模块化特点:测试激励由不同模块组合而成,具备积木式重构特点,模块可以被重复调用或者重新组合,无需每个测试激励都从头至尾进行全过程仿真,节省测试生成时间;
该测试激励生成方法中间过程生成的测试激励结构分四层,从高到低依次为应用层、功能层、事务层和信号层,为适用现有的ATE测试设备架构,最终生成的测试激励为基于单一信号层的测试激励;
该测试激励生成方法的测试激励生成过程的测试文件编写采用基于行为级高层次验证语言,仿真过程主要基于高层次验证环境,不需要进行从高验证层次基于信号层的低验证验证层次的全过程仿真,生成的测试激励的描述语言为行为级描述语言,通过解析转换成采用波形描述语言的测试激励。
在一款算法实现电路中,芯片设计方评估该电路的功能测试激励数量约60个,如采用传统的测试开发方法,单个功能测试激励生成时间约为10-110小时,全部功能测试激励生成时间约为1个月;而采用本专利提出的新型测试激励生成方法,单个测试激励的生成时间约为10-30分钟,全部60个功能测试激励生成时间总计为20小时左右,测试激励生成的效率提升了约35倍。
采用上述面向ATE测试设备的新型集成电路测试激励生成方法时,其针对复杂集成电路的功能测试,可以降低测试激励生成环境构建的难度和复杂度,提高测试激励环境构建的兼容性和适应性,降低测试激励生成时间,提高测试生成效率,提高测试激励文件内信息的直观性和可读性,且层次化和模块化的测试激励结构能够显著提高单个芯片的多个测试项目及同一系列芯片的测试生成效率,使得从集成电路设计验证到ATE测试之间的连接更加畅通高效。
上述实施例只为说明本发明的技术构思及特点,其目的在于让熟悉此项技术的人士能够了解本发明的内容并据以实施,并不能以此限制本发明的保护范围。凡根据本发明精神实质所作的等效变化或修饰,都应涵盖在本发明的保护范围之内。
Claims (6)
1.一种面向ATE测试设备的新型集成电路测试激励生成方法,其特征在于,包括以下步骤:
步骤一、构建全片设计模型,其中,模块级设计模型可直接采用算法模型、软件模型或其它抽象模型,总设计模型框架为RTL级;
步骤二、构建模拟验证环境,首先构建全片级RTL模拟验证平台,在此验证平台外构建基于算法模型、软件模型等抽象模型的模块级验证环境,模块级验证环境可以直接被全片级RTL验证平台调用;
步骤三、编写测试文件,在全片级RTL模拟验证平台上,根据功能测试的要求,编写相应的测试文件;
步骤四、按照四层结构、在不同验证平台、基于行为级进行仿真生成不同层次的测试激励,其中,在全片级RTL模拟验证平台上主要进行最上三层的模拟仿真,在算法验证环境和软件验证环境进行第二层和第三层的仿真,在接口模块级开展最低一层的仿真;
步骤五、融合形成完整测试激励,将在不同验证平台上生成的测试激励,在应用层框架的基础上,根据调用及层级关系,融合形成一个完整的测试激励,融合后的测试激励使用行为级描述语言,按层次化和模块化组成框架结构来构建。
2.根据权利要求1所述的面向ATE测试设备的新型集成电路测试激励生成方法,其特征在于,步骤四中的四层结构自顶而下包括:测试应用层、功能层、事务层和信号层,功能层、事务层和信号层为公共基础层,测试应用层为顶层,每一层既建立在其他层之上又具有一定的独立性;
信号层位于底层,用于对接口信号进行引脚、电平、时序及相关变量信息的定义;
事务层位于信号层之上,当信号层的设置完成以后,开始建立具体的事务层命令,它由信号层的各个信号组成,事务层的命令可以固化,也可以参数化;
功能层位于事务层之上,通过调用事务层事务封装成独立的功能函数,相互之间通过事务级层面进行交互;
应用测试层位于顶层,用于通过对功能层模块的组合构建不同的应用测试课题。
3.根据权利要求2所述的面向ATE测试设备的新型集成电路测试激励生成方法,其特征在于,步骤五中形成完整测试激励包括:
头文件目录,包括定义性文件,对应信号层的测试激励;
初始化目录,包括各个总线端口和信号的初始化文件,对应事务层的测试激励;
主体目录,包括多个测试激励目录和公共目录;每个测试激励目录包括该测试项目的结构组成文件和测试用例文件,结构组成文件是一个框架结构,主要包括该测试项目中使用的所有测试用例文件信息和执行顺序信息,基于行为级描述的测试用例由各种总线接口函数或任务操作实例组合而成,对应测试层的测试激励;公共目录中包含的为函数定义文件、解释文件和可以被多个测试项目重复调用的测试用例文件,函数或任务定义文件是实现从行为级层次化分解到芯片信号层的描述文件,对应功能层的测试激励。
4.根据权利要求3所述的面向ATE测试设备的新型集成电路测试激励生成方法,其特征在于:
测试激励目录中的组成结构文件把总线端口或内部功能模块作为单独的个体,分别划分测试阶段,这些测试阶段形成相应的测试模块,具体以各个测试用例文件来体现;
测试激励目录中的测试用例文件可以再次划分更细的测试阶段,形成更小的测试模块;
公共目录中的函数定义文件中以总线模块化的形式定义具体的总线操作函数。
5.根据权利要求1~4中任意一项所述的面向ATE测试设备的新型集成电路测试激励生成方法,其特征在于,还包括以下步骤:将步骤五中形成的基于层次结构的测试激励,解析成单一信号层的测试激励,具体为:按照从应用层到信号层依次展开,将被调用的模块解析到主模块中,在信号层上形成按时间顺序依次执行的测试激励。
6.根据权利要求5所述的面向ATE测试设备的新型集成电路测试激励生成方法,其特征在于,还包括以下步骤:将基于行为级描述的单一信号层的测试激励转换成被ATE识别的基于周期的波形描述语言构成的测试激励。
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PB01 | Publication | ||
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GR01 | Patent grant | ||
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