CN114217556A - 一种箭载飞行控制系统 - Google Patents

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龙恒
舒畅
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Chongqing Zero One Space Technology Group Co Ltd
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Abstract

本发明提供一种箭载飞行控制系统，包括：通信处理器，以及分别与通信处理器连接的导航处理器和飞控处理器；导航处理器用于通过通信处理器接收外部导航设备反馈的导航数据，对导航数据进行处理，得到导航结果；飞控计算机用于通过通信处理器接收导航处理器反馈的导航结果，根据导航结果生成相应的控制信号并通过通信处理器发送至外部控制设备。分别设置对应通信处理器、导航处理器和飞控处理器来实现与外部设备的通信、导航解算和飞行控制等功能，相比直接采用高性能的CPU而言，硬件成本得到降低；此外，采用独立功能的处导航处理器和飞控处理器，使得导航和飞控能够同时处理，解决了传统方案中因处理时间不足而产生的各种问题，提高了系统性能。

Description

一种箭载飞行控制系统
技术领域
本发明涉及航天技术领域，尤其涉及一种箭载飞行控制系统。
背景技术
在航天领域，随着国防宇航技术的快速进步，箭上控制系统由单一控制逐渐发展成多设备、多平台之间的控制系统，并且随着导航与制导控制算法精度的提高，新一代控制系统对于运算能力、处理速度，以及对于数据的多样性、可靠性、实时性和高速率传输性提出了更高的要求。
针对上述问题，传统的处理方式是提高CPU(中央处理器)主频，使用更高性能的CPU来达到目的，但更高性能的CPU往往会使得硬件成本急剧增加。
发明内容
针对现有技术中所存在的不足，本发明提供一种箭载飞行控制系统。
在一个实施例中，本发明提供一种箭载飞行控制系统，包括：
用于分别与外部导航设备和外部控制设备连接的通信处理器，以及分别与通信处理器连接的导航处理器和飞控处理器；
导航处理器用于通过通信处理器接收外部导航设备反馈的导航数据，对导航数据进行处理，得到导航结果；
飞控计算机用于通过通信处理器接收导航处理器反馈的导航结果，根据导航结果生成相应的控制信号并通过通信处理器发送至外部控制设备。
在一个实施例中，通信处理器包括FPGA处理器，导航处理器包括第一DSP处理器，飞控处理器包括第二DSP处理器。
在一个实施例中，第一DSP处理器包括相互连接的导航处理模块和第一EMIFA总线模块，FPGA处理器包括与第一EMIFA总线模块连接的第二EMIFA总线模块；
第一EMIFA总线模块和第二EMIFA总线模块用于实现第一DSP处理器和FPGA处理器之间的通信；
导航处理模块用于对导航数据进行处理，得到导航结果。
在一个实施例中，导航处理模块包括相互连接的导航数据预处理模块和导航算法处理模块；
导航数据预处理模块用于对导航数据进行预处理，然后发送至导航算法处理模块；
导航算法处理模块用于对预处理后的导航数据进行算法解算，得到导航结果。
在一个实施例中，FPGA处理器还包括与第二EMIFA总线模块连接的智能串口模块；
智能串口模块用于与外部导航设备连接并接收外部导航设备反馈的导航数据，然后传输至第二EMIFA总线模块。
在一个实施例中，第二DSP处理器包括相互连接的飞控算法处理模块和第三EMIFA总线模块，FPGA处理器包括与第三EMIFA总线模块连接的第四EMIFA总线模块；
第三EMIFA总线模块和第四EMIFA总线模块用于实现第二DSP处理器和FPGA处理器之间的通信；
飞控算法处理模块用于根据导航结果生成相应的控制信号。
在一个实施例中，FPGA处理器还包括与第四EMIFA总线模块连接的CAN总线模块；
CAN总线模块用于与外部控制设备连接并接收第四EMIFA总线模块输出的控制信号，然后发送至外部控制设备。
在一个实施例中，FPGA处理器包括分别与第一DSP处理器和第二DSP处理器连接的存储器；
存储器用于实现第一DSP处理器和第二DSP处理器之间的通信。
在一个实施例中，存储器包括双口存储器，且双口存储器的存储空间按照偏移地址被划分为第一区块和第二区块，第一区块和第二区块分别对应第一DSP处理器和第二DSP处理器。
在一个实施例中，第一区块和第二区块的存储空间相同。
通过上述箭载飞行控制系统，分别设置对应通信处理器、导航处理器和飞控处理器来实现与外部设备的通信、导航解算和飞行控制等功能，相比直接采用高性能的CPU而言，硬件成本得到降低；此外，采用独立功能的处导航处理器和飞控处理器，使得导航和飞控能够同时处理，解决了传统方案中因处理时间不足而产生的各种问题，提高了系统性能。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
其中：
图1为本发明一个实施例中箭载飞行控制系统的结构示意图；
图2为本发明一个实施例中CAN总线模块的工作流程示意图；
图3为本发明一个实施例中双口存储器的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
在一个实施例中，本发明提供一种箭载飞行控制系统，包括：
用于分别与外部导航设备和外部控制设备连接的通信处理器，以及分别与通信处理器连接的导航处理器和飞控处理器；
导航处理器用于通过通信处理器接收外部导航设备反馈的导航数据，对导航数据进行处理，得到导航结果；
飞控计算机用于通过通信处理器接收导航处理器反馈的导航结果，根据导航结果生成相应的控制信号并通过通信处理器发送至外部控制设备。
其中，导航和飞控是火箭飞行的最核心的部分，并且是在飞行过程中持续进行的，保证火箭按照预设轨迹进行飞行。
其中，外部导航设备主要包括GNSS(Global Navigation Satellite System，全球卫星导航系统)设备和IMU(Inertial Measurement Unit，惯性测量单元)设备；对应的导航数据则包括GNSS数据和惯组数据。
其中，外部控制设备主要包括舵机设备等。
通过上述箭载飞行控制系统，分别设置对应通信处理器、导航处理器和飞控处理器来实现与外部设备的通信、导航解算和飞行控制等功能，相比直接采用高性能的CPU而言，硬件成本得到降低；此外，采用独立功能的处导航处理器和飞控处理器，使得导航和飞控能够同时处理，解决了传统方案中因处理时间不足而产生的各种问题，提高了系统性能。
如图1所示，在一个实施例中，通信处理器包括FPGA处理器，导航处理器包括第一DSP处理器，飞控处理器包括第二DSP处理器。
其中，DSP(Digital Signal Process，数字信号处理)处理器是一种特别适合于进行数字信号处理运算的微处理器，其主要应用是实时快速地实现各种数字信号处理算法。DSP处理器强调运算功能，而非控制，并且一般用于嵌入式，不需要过多接口，因此对比CPU而言，采用DSP处理器能够在实现相应功能的基础上降低成本。
其中，第一DSP处理器和第二DSP处理器都采用DSP C6748芯片。
其中，FPGA(Field Programmable Gate Array，可编程的逻辑列阵)是一种半定制电路，其基本结构包括可编程输入输出单元，可配置逻辑块，数字时钟管理模块，嵌入式块RAM(Random Access Memory，随机存取存储器)，布线资源，内嵌专用硬核，底层内嵌功能单元。从而能够基于FPGA开发出满足需求的通信处理器。
如图1所示，在一个实施例中，第一DSP处理器包括相互连接的导航处理模块和第一EMIFA总线模块，FPGA处理器包括与第一EMIFA总线模块连接的第二EMIFA总线模块；
第一EMIFA总线模块和第二EMIFA总线模块用于实现第一DSP处理器和FPGA处理器之间的通信；
导航处理模块用于对导航数据进行处理，得到导航结果。
其中，由于驱动大部分是由FPGA处理器实现的，所以第一DSP处理器的大部分驱动实现要使用第一EMIFA总线模块和第二EMIFA总线模块。
如图1所示，在一个实施例中，导航处理模块包括相互连接的导航数据预处理模块和导航算法处理模块；
导航数据预处理模块用于对导航数据进行预处理，然后发送至导航算法处理模块；
导航算法处理模块用于对预处理后的导航数据进行算法解算，得到导航结果。
其中，导航数据预处理模块包括对应上述外部导航设备的GNSS、IMU处理模块，预处理包括解调、去噪等。
如图1所示，在一个实施例中，FPGA处理器还包括与第二EMIFA总线模块连接的智能串口模块；
智能串口模块用于与外部导航设备连接并接收外部导航设备反馈的导航数据，然后传输至第二EMIFA总线模块。
通过智能串口模块能够减少第一DSP处理器处理串口数据的时间，提高了系统的处理性能。
在一个实施例中，第二DSP处理器包括相互连接的飞控算法处理模块和第三EMIFA总线模块，FPGA处理器包括与第三EMIFA总线模块连接的第四EMIFA总线模块；
第三EMIFA总线模块和第四EMIFA总线模块用于实现第二DSP处理器和FPGA处理器之间的通信；
飞控算法处理模块用于根据导航结果生成相应的控制信号。
其中，同理的，由于驱动大部分是由FPGA处理器实现的，所以第二DSP处理器的大部分驱动实现要使用第三EMIFA总线模块和第四EMIFA总线模块。
在一个实施例中，FPGA处理器还包括与第四EMIFA总线模块连接的CAN总线模块；
CAN总线模块用于与外部控制设备连接并接收第四EMIFA总线模块输出的控制信号，然后发送至外部控制设备。
通过在FPGA处理器上集成对应的CAN总线模块，使其具备CAN功能，相对于采用传统的硬件CAN芯片而言，降低了硬件成本。
其中，CAN总线模块采用Xilinx CAN v5.0的IP核，具备CAN1和CAN2两条物理链路。如图2所示，在初始化完CAN IP核过后，使用中断接收和发送的方式进行CAN通信，整个系统采用一主多从的方式，其中第二DSP处理器作为CAN的主机，其他的CAN设备作为CAN通信的从机。
在一个实施例中，FPGA处理器包括分别与第一DSP处理器和第二DSP处理器连接的存储器；
存储器用于实现第一DSP处理器和第二DSP处理器之间的通信。
其中，第一DSP处理器将导航结果传输至存储器中进行储存，第二DSP处理器则对应的在存储器中获取储存的导航结果，从而产生对应的控制信号。因为传输架构较为单一，因此可以直接通过存储器来实现第一DSP处理器和第二DSP处理器之间的通信。
如图3所示，在一个实施例中，存储器包括双口存储器，且双口存储器的存储空间按照偏移地址被划分为第一区块和第二区块，第一区块和第二区块分别对应第一DSP处理器和第二DSP处理器。
其中，第一区块和所述第二区块的存储空间相同。
其中，双口存储器存储空间为第一DSP处理器和第二DSP处理器所共用，为防止对该存储区域共同访问时的访问冲突，在FPGA处理器设计时将该存储空间按偏移地址平均划分为飞控区和导航区两个区块，并为各区块分配信号灯。信号灯亮表示该区有数据或不可以被写入；信号灯灭表示该区可以被写入。上电后导航软件对导航区状态进行检查，飞控程序对飞控区状态进行检查。检查结果写入各自的处理器自检结果字。应用软件加载运行后，如果自检正常则继续运行，异常则通过监测串口输出异常，双口存储器区域设有读写权限，飞控区第二DSP处理器可读可写，第一DSP处理器只读，同理，导航区原理相同。为了确保双口存储器传输数据可靠，会在数据发送时添加CRC32检验，接收时校验CRC32。
其中，采用信号灯机制，提高了传输的稳定性和可靠性。
综上，本发明基于双DSP+FPGA的系统架构，基于飞行控制与导航算法分两个DSP核处理，基于FPGA实现的DSP间双口存储器通信，基于FPGA实现的智能串口通信，基于FPGA实现的CAN IP核，实现真正意义上的低成本、高通信速率、高可靠性、高性能、高实时性的箭载飞行控制系统。
为了使本发明的实施例更加清楚，现对整体流程进行说明，如图1所示：
外部导航设备实时获取对应的导航数据，并将导航数据通过智能串口模块进入系统；智能串口模块将导航数据发送至第一EMIFA总线模块，通过第一EMIFA总线模块和第二EMIFA总线模块将导航数据从FPGA处理器传输至第一DSP处理器；导航数据预处理模块对导航数据进行预处理，将处理后的导航数据发送至导航算法处理模块；导航算法处理模块对处理后的导航数据进行算法解算，从而得到对应的导航结果，将导航结果再返回至第一EMIFA总线模块；再通过第一EMIFA总线模块和第二EMIFA总线模块将导航结果传输至存储器中进行储存；第二DSP处理器通过第三EMIFA总线模块和第四EMIFA总线模块读取存储器中的导航数据，然后通过飞控算法处理模块进行运算，产生对应的控制信号；再通过第三EMIFA总线模块和第四EMIFA总线模块将控制信号传输至CAN总线模块；CAN总线模块将控制信号传出系统至外部控制设备；从而完成一次飞行控制。
本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的程序可存储于一非易失性计算机可读取存储介质中，该程序在执行时，可包括如上述各方法的实施例的流程。其中，本发明所提供的各实施例中所使用的对存储器、存储、数据库或其它介质的任何引用，均可包括非易失性和/或易失性存储器。非易失性存储器可包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)或闪存。易失性存储器可包括随机存取存储器(RAM)或者外部高速缓冲存储器。作为说明而非局限，RAM以多种形式可得，诸如静态RAM(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、双数据率SDRAM(DDRSDRAM)、增强型SDRAM(ESDRAM)、同步链路(Synchlink)DRAM(SLDRAM)、存储器总线(Rambus)直接RAM(RDRAM)、直接存储器总线动态RAM(DRDRAM)、以及存储器总线动态RAM(RDRAM)等。
以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明的保护范围应以所附权利要求为准。

Claims (10)

1.一种箭载飞行控制系统，其特征在于，包括：
用于分别与外部导航设备和外部控制设备连接的通信处理器，以及分别与所述通信处理器连接的导航处理器和飞控处理器；
所述导航处理器用于通过所述通信处理器接收外部导航设备反馈的导航数据，对所述导航数据进行处理，得到导航结果；
所述飞控计算机用于通过所述通信处理器接收所述导航处理器反馈的导航结果，根据所述导航结果生成相应的控制信号并通过所述通信处理器发送至外部控制设备。
2.根据权利要求1所述的箭载飞行控制系统，其特征在于，所述通信处理器包括FPGA处理器，所述导航处理器包括第一DSP处理器，所述飞控处理器包括第二DSP处理器。
3.根据权利要求2所述的箭载飞行控制系统，其特征在于，所述第一DSP处理器包括相互连接的导航处理模块和第一EMIFA总线模块，所述FPGA处理器包括与所述第一EMIFA总线模块连接的第二EMIFA总线模块；
所述第一EMIFA总线模块和所述第二EMIFA总线模块用于实现所述第一DSP处理器和所述FPGA处理器之间的通信；
所述导航处理模块用于对所述导航数据进行处理，得到所述导航结果。
4.根据权利要求3所述的箭载飞行控制系统，其特征在于，所述导航处理模块包括相互连接的导航数据预处理模块和导航算法处理模块；
所述导航数据预处理模块用于对所述导航数据进行预处理，然后发送至所述导航算法处理模块；
所述导航算法处理模块用于对预处理后的所述导航数据进行算法解算，得到所述导航结果。
5.根据权利要求3所述的箭载飞行控制系统，其特征在于，所述FPGA处理器还包括与所述第二EMIFA总线模块连接的智能串口模块；
所述智能串口模块用于与外部导航设备连接并接收外部导航设备反馈的导航数据，然后传输至所述第二EMIFA总线模块。
6.根据权利要求2所述的箭载飞行控制系统，其特征在于，所述第二DSP处理器包括相互连接的飞控算法处理模块和第三EMIFA总线模块，所述FPGA处理器包括与所述第三EMIFA总线模块连接的第四EMIFA总线模块；
所述第三EMIFA总线模块和所述第四EMIFA总线模块用于实现所述第二DSP处理器和所述FPGA处理器之间的通信；
所述飞控算法处理模块用于根据所述导航结果生成相应的所述控制信号。
7.根据权利要求6所述的箭载飞行控制系统，其特征在于，所述FPGA处理器还包括与所述第四EMIFA总线模块连接的CAN总线模块；
所述CAN总线模块用于与外部控制设备连接并接收所述第四EMIFA总线模块输出的所述控制信号，然后发送至外部控制设备。
8.根据权利要求2所述的箭载飞行控制系统，其特征在于，所述FPGA处理器包括分别与所述第一DSP处理器和所述第二DSP处理器连接的存储器；
所述存储器用于实现所述第一DSP处理器和所述第二DSP处理器之间的通信。
9.根据权利要求8所述的箭载飞行控制系统，其特征在于，所述存储器包括双口存储器，且所述双口存储器的存储空间按照偏移地址被划分为第一区块和第二区块，所述第一区块和所述第二区块分别对应所述第一DSP处理器和所述第二DSP处理器。
10.根据权利要求9所述的箭载飞行控制系统，其特征在于，所述第一区块和所述第二区块的存储空间相同。
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