CN114157731B - 一种基于FPH-trie树和动态优先级调度的FC-AE协议解析仪 - Google Patents
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Abstract
本发明公开了一种基于FHP‑trie树和动态优先级调度的FC‑AE协议解析仪，其各个功能模块如下：光纤信号收发模块实现串行信号解串接收并将时间戳加载到捕获数据中；协议数据捕获模块实现FC‑AE协议数据捕获、解码和重组功能；协议解析模块实现数据的解析、统计和分析功能。本发明将时间戳功能在光信号解串接收模块实现，精度为10ns，保证了捕获信息的实时性；四路光纤通道采用完全独立的设计方式，各个通道的链路速率、捕获模式、触发和过滤参数的配置互相独立；采用FPGA代替CPU实现FC报文解析功能，提供了更高的数据处理带宽上限，方便FC协议分析仪的扩展和迭代，可支持更高的光纤链路速率和更多的捕获通道。
Description
技术领域
本发明属于协议分析领域，涉及FC-AE协议分析仪技术，具体是一种基于FPH-trie树和动态优先级调度的FC-AE协议解析仪。
背景技术
FC协议分析仪是FC网络中的数据捕获、分析和统计监控设备，主要用于实时显示FC总线上的消息流和原语控制信号。设备由监控板卡和监控计算机组成，监控板卡为标准的PCI-E或者PXI-E接口设备，可安装在计算机或者PXI-E机箱中，对外提供四路光纤收发接口。
协议分析仪支持交换式和总线式FC网络拓扑结构，可用于这两种FC网络拓扑结构搭建的星型、总线式及混合型FC网络。交换式FC网络拓扑通过交换机实现NC、NT有机互联，FC交换机为各网络终端提供无阻塞、低延时的数据交换，可通过交换机级联实现网络拓展。总线式FC网络拓扑通过分光器实现NC、NT的有机互联，上行数据链路采用分时复用的传输机制，下行链路采用分光器进行广播。FC协议分析仪在这两种拓扑结构中的使用示意如图1和图2所示。
目前的FC-AE协议分析仪架构采用的FPGA+CPU模式中，FPGA实现光纤链路(FiberChannel，简称“FC”)数据的捕获和缓存，捕获数据的解析、显示和文件存储功能在CPU中实现。CPU从通过PCIe操作FPGA将DDR中的缓存数据搬移到CPU缓存区中并做解析处理，解析完成后将数据存储到本地磁盘中，同时进行数据的界面显示。这种工作模式下，CPU处理的任务过多，影响了整个系统的数据吞吐量。光纤通道行业协会发布的FC标准中，最新的第6代链路速率达到128Gbps，而且现行一些大型服务器的光纤链路速率也达到了10Gbps。随着光纤速率的不断提高，采用CPU进行数据解析的工作模式将无法满足FC协议解析吞吐量的要求。
现有技术的客观缺点有：1.多通道FC接口链路速率不可独立配置，比如其中一通道链路速率配置为1Gbps，其他通道链路速率也同样被配置为1Gbps；2.协议解析任务在CPU中处理，数据处理吞吐量上限局限性高；3.FPGA和DDR之间多通道数据读写调度使用轮询仲裁模式，对DDR的带宽利用率不合理。
发明内容
为了解决上述方案存在的问题，本发明提供了一种基于FPH-trie树和动态优先级调度的FC-AE协议解析仪。
本发明的关键技术点在于：
1.FC数据解析基于FC Header的帧特征搜索算法，搜索算法为二叉trie树法，其叶子节点的判定规则为FC Header的关键字段；
2.多通道数据向DDR中缓存以及CPU读取DDR中缓存数据的调度采用基于读写数据通路的动态优先级Wi。
本发明的目的可以通过以下技术方案实现：
一种基于FPH-trie树和动态优先级调度的FC-AE协议解析仪，包括FPGA与CPU，其各个功能模块如下：
光纤信号收发模块：4路独立光纤解串接收通道，实现串行信号解串接收并将时间戳加载到捕获数据中；
协议数据捕获模块实现FC-AE协议数据捕获、解码和重组功能；
协议解析模块实现数据的解析、统计和分析功能。
缓存调度模块实现多路捕获数据的缓存管理；
数据缓存模块实现数据、DMA控制器和DDR之间的读写交互；
中断管理模块实现FPGA与CPU交互的中断上报管理以及中断状态缓存的维护；
数据捕捉模块通过控制FPGA中的DMA控制模块和DDR控制器，将DDR中缓存数据搬移到CPU中，同时对这些数据进行写文件操作；
数据显示模块实现捕获数据的读文件操作和界面的分层级数据显示。
捕获数据的处理流程为：FPGA中使用GTX对FC链路比特流数据进行解串，解串后的并行采样数据通过触发和过滤过程后，将解析出的帧信息和原始数据组帧后，存储在DDR中，通过中断和中断状态缓存FIFO通知CPU进行数据搬移，缓存FIFO中存储捕获数据在DDR中的地址指针、数据长度信息。
CPU工作流程为：FPGA中FC数据捕获完成并触发中断上报CPU后，CPU的中断函数被触发，CPU首先读取FPGA中断管理模块的中断状态信息，根据中断状态寄存器中的中断类型、数据长度和数据存储起始地址信息，启动DMA开始操作DDR，进行数据的搬移、缓存和显示。
协议解析模块是基于FC Header的帧特征搜索算法，用于实现触发、过滤和解析过程。
帧特征搜索算法具体为：帧特征解析模块中的帧特征搜索模块根据捕获的FC-AE协议报文Header信息和用户配置的判定协议进行比对，在捕获的FC数据流中查找出匹配成功的FC-AE报文，并输出给多路数据存储调度模块。
帧特征解析模块采用二叉trie树法，将FC-2Header中的R_CTRL字段作为根节点的判定协议，FC-2Header除R_CTRL字段外和FC-ASM Header的各关键字段及其掩码字段作为每一个叶子节点的判定协议，在FPGA平台上采用多级流水线型结构实现报文的快速解析。
多路数据存储调度模块中：Prio_calc模块根据4路写通道和1路读通道请求访问DDR的等待时间LTi和单次访问占用数据总线的时间HTi，计算出各通道访问DDR的优先级权重Wi；Arbiter模块根据Wi控制Schedule模块缓存数据再往DDR中进行搬移。
本发明提供的FC-AE协议解析仪相对于多通道FC协议分析仪，具有以下优点：
1.将时间戳功能在光信号解串接收模块实现，精度为10ns，保证了捕获信息的实时性，为FC消息传输延时的计算提供了更可靠的依据；
2.四路光纤通道采用完全独立的设计方式，各个通道的链路速率、捕获模式、触发和过滤参数的配置互相独立；
3.采用FPGA代替CPU实现FC报文解析功能，提供了更高的数据处理带宽上限，方便FC协议分析仪的扩展和迭代，可支持更高的光纤链路速率和更多的捕获通道。
附图说明
图1为交换式网络组网使用示意图；
图2为总线式网络组网使用示意图；
图3为本发明协议解析仪功能模块框图；
图4为本发明捕获数据处理流程；
图5为本发明CPU处理流程；
图6为本发明基于FC Header帧特征解析框图；
图7为本发明FC-AE帧结构；
图8为本发明FPH-trie树结构；
图9为本发明FC-AE-1553和FC-AE-ASM树型结构；
图10为本发明存储调度结构框图。
具体实施方式
下面将结合实施例对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
FC协议分析仪工程实现采用通用FPGA+CPU架构，FPGA和CPU之间通过PCIe串行高速总线互联通信。
如图3所示，一种基于FPH-trie树和动态优先级调度的FC-AE协议解析仪，本发明设计将数据解析放在FPGA中实现，并对解析后FC数据的存储过程提出了基于动态优先级的多路数据存储调度算法，提高了系统数据处理的吞吐量，为后续FC接口速率和通道数量升级，在设计架构上提供了可行性保障。
FC-AE协议解析仪功能模块示意如图3所示，FPGA与CPU中各模块功能描述如下：
1)光纤信号收发模块：4路独立光纤解串接收通道，实现串行信号解串接收并将时间戳加载到捕获数据中；
2)协议数据捕获模块实现FC-AE协议数据捕获、解码和重组功能；
3)协议解析模块实现数据的解析、统计和分析功能；
4)缓存调度模块实现多路捕获数据的缓存管理；数据缓存模块实现数据、DMA控制器和DDR之间的读写交互；
5)中断管理模块实现FPGA与CPU交互的中断上报管理以及中断状态缓存的维护；
6)数据捕捉模块通过控制FPGA中的DMA控制模块和DDR控制器，将DDR中缓存数据搬移到CPU中，同时对这些数据进行写文件操作；
7)数据显示模块实现捕获数据的读文件操作和界面的分层级数据显示。
上述光纤信号收发模块中，捕获数据的处理流程如图4所示，CPU控制数据捕获的开始和停止，捕获过程中，FPGA中使用GTX对FC链路比特流数据进行解串，解串后的并行采样数据通过触发和过滤过程后，将解析出的帧信息和原始数据组帧后，存储在DDR中，通过中断和中断状态缓存FIFO通知CPU进行数据搬移，缓存FIFO中存储捕获数据在DDR中的地址指针、数据长度信息。
CPU流程如图5所示，FPGA中FC数据捕获完成并触发中断上报CPU后，CPU的中断函数被触发，CPU首先读取FPGA中断管理模块的中断状态信息，根据中断状态寄存器中的中断类型、数据长度和数据存储起始地址等信息，启动DMA开始操作DDR，进行数据的搬移、缓存和显示。
基于FPH-trie树法的FC报文解析：FPGA+CPU的结构在传统协议报文解析中，FPGA实现数据捕获功能，CPU实现数据报文的解析。由于CPU工作原理为串行执行指令的方式，处理高速大数据量报文时，支持数据带宽的上限不高。而FPGA为并行操作处理器，可支持比CPU更高速带宽的数据处理。随着光纤技术的不断推进，底层链路速率不断提高，CPU处理器的性能越来越成为限制FC协议分析技术的瓶颈。
FC总线链路数据速率不小于1Gbps，多通道高带宽捕获时，用户的关重数据容易淹没在高速数据流中，因此，触发和过滤成为FC协议分析设备的基本和核心功能。触发功能可以在高速海量数据流中进行触发捕获，捕获起始点为用户设置的触发配置项；过滤功能实现数据流的筛选，减少报文捕获数据冗余量，只捕获用户关注的数据内容。触发和过滤本质上是一种基于报文内容的解析过程。
本发明设计，协议解析模块是根据FC-AE协议的特性，提出基于FC Header的帧特征搜索算法，用于实现触发、过滤和解析过程。算法结构框图如图6所示，帧特征搜索模块根据捕获的FC-AE协议报文Header信息和用户配置的判定协议进行比对，在捕获的FC数据流中查找出匹配成功的FC-AE报文，并输出给多路数据存储调度模块。
FC-AE-1553协议报文格式如图7所示，包含SOF、FC-2Header，Data_Field、CRC和EOF；FC-AE-ASM协议报文格式如所示，包含SOF、FC-2Header，FC—AE-ASM Header、PayloadDatas、CRC和EOF。
帧特征解析模块(包括帧特征搜索模块和帧特征缓存模块)采用二叉trie树法(FCProtocol Header trie简称“FPH-trie”)，将FC-2Header中的R_CTRL字段作为根节点的判定协议，FC-2Header除R_CTRL字段外和FC-ASM Header的各关键字段及其掩码字段作为每一个叶子节点的判定协议，在FPGA平台上采用多级流水线型结构实现报文的快速解析。判定协议如所示，FPH-trie树结构如图8所示。
在FPH-trie树结构中，根节点包含一个判定协议、判定协议掩码和三个指针，三个指针分别指向FC-AE-1553节点、FC-AE-ASM节点和非FC-AE协议报文节点；叶子包含一个判定协议、判定协议掩码和两个指针，最后一级节点输出解析结果。FPH-trie树判定协议具体描述如表1所示。
表1 FPH-trie树判定协议列表
判定协议注释：R_CTRL，协议帧类别表示符；
D_ID，S_ID，目的地址和源地址；
TYPE，帧结构类型；
F_CTRL，帧内容控制标识信息；
SEQ_ID，序列ID；
Msg_ID，FC-AE-ASM帧消息ID；
Msg_Len，消息载荷长度。
FPH-trie树包含FC-AE-1553、FC-AE-ASM两个分支，两个分支结构一致，FC-AE-ASM分支比FC-AE-1553分支多2条判定协议，相应的叶子节点数量多2个。FC-AE-ASM分支树形解析过程如图9所示。图中，P21、P02、P12为未匹配的节点，P09为FC-AE-ASM分支的匹配成功节点，包含FC-AE-ASM协议解析结果，P18为FC-AE-1553分支的匹配成功节点，包含FC-AE-1553协议解析结果。
基于动态优先级得多通道数据存储调度：四通道FC-AE协议分析仪捕获数据量在1－几十Gbps数量级，存储单元采用2片外挂DDR-3颗粒，硬件采用共享地址线、扩展数据线的方式连接，存储带宽达上百Gbps，可满足4通道最大捕获数据带宽的需求。
捕获存储时，需要进行多个通道间优先级的仲裁，常用的仲裁算法有Round-Robin、Fixed-Priority和True-Round-Robin。各个通道捕获数据带宽不均匀时，采用这三种仲裁算法，会出现通道带宽分配不均匀的现象，降低了DDR总线带宽的利用率。在极端条件下，比如当某一通道占用总线时间过长时，会造成其他通道数据传输的阻塞。
本发明设计中，采用动态优先级调度方法实现DDR的读写控制。多路数据存储调度模块如图10所示，Prio_calc模块根据4路写通道和1路读通道请求访问DDR的等待时间LTi(latency time)和单次访问占用数据总线的时间HTi(Hold-up time)，计算出各通道访问DDR的优先级权重Wi(Priority Weight)，Arbiter模块根据Wi控制Schedule模块缓存数据再往DDR中进行搬移。
Wi由LTi和HTi两个变量决定，每个通道在请求访问DDR时HTi已知，等待时间LTi值越长，权重Wi越高。Wi计算公式为：
Wi＝(LTi+HTi)/HTi (1)
其中，LTi为第i通道发出访问请求到响应请求的计数统计，HTi与每次请求传输的数据长度成正比，i为对应的通道序号，范围为0～4。
由公式1可知，各通道每次访问DDR的优先级权重Wi根据其访问等待时间和传输数据长度在不断的调整。计算准则：访问等待时间LTi越长，传输帧长越短，优先级越高。相比Fixed-Priority算法，提高DDR总线带宽利用率；相比Round-Robin算法和True-Round-Robin算法，在保证DDR总线带宽利用率的同时，避免某一通道长时间占用总线导致其他通道阻塞的情形。
一种基于FPH-trie树和动态优先级调度的FC-AE协议解析仪，包括FPGA与CPU，该FC-AE协议解析仪工作流程包括如下步骤：
4路独立光纤解串接收通道，通过光纤信号收发模块实现串行信号解串接收并将时间戳加载到捕获数据中；
通过协议数据捕获模块实现FC-AE协议数据捕获、解码和重组功能；
通过协议解析模块实现数据的解析、统计和分析功能。
通过缓存调度模块实现多路捕获数据的缓存管理；
通过数据缓存模块实现数据、DMA控制器和DDR之间的读写交互；
通过中断管理模块实现FPGA与CPU交互的中断上报管理以及中断状态缓存的维护；
通过数据捕捉模块通过控制FPGA中的DMA控制模块和DDR控制器，将DDR中缓存数据搬移到CPU中，同时对这些数据进行写文件操作；
通过数据显示模块实现捕获数据的读文件操作和界面的分层级数据显示。
最后应说明的是，以上实施例仅用以说明本发明的技术方法而非限制，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方法进行修改或等同替换，而不脱离本发明技术方法的精神和范围。
Claims (3)
1.一种基于FPH-trie树和动态优先级调度的FC-AE协议解析仪，包括FPGA与CPU，其特征在于，FPGA中包括：
光纤信号收发模块：4路独立光纤解串接收通道，实现串行信号解串接收并将时间戳加载到捕获数据中；
协议数据捕获模块实现FC-AE协议数据捕获、解码和重组功能；
协议解析模块实现数据的解析、统计和分析功能；
FPGA中还包括：
缓存调度模块实现多路捕获数据的缓存管理；
数据缓存模块实现数据、DMA控制器和DDR之间的读写交互；
中断管理模块实现FPGA与CPU交互的中断上报管理以及中断状态缓存的维护；
CPU中包括：
数据捕捉模块通过控制FPGA中的DMA控制模块和DDR控制器，将DDR中缓存数据搬移到CPU中，同时对这些数据进行写文件操作；
数据显示模块实现捕获数据的读文件操作和界面的分层级数据显示；
捕获数据的处理流程为：FPGA中使用GTX对FC链路比特流数据进行解串，解串后的并行采样数据通过触发和过滤过程后，将解析出的帧信息和原始数据组帧后，存储在DDR中，通过中断和中断状态缓存FIFO通知CPU进行数据搬移，缓存FIFO中存储捕获数据在DDR中的地址指针、数据长度信息；
协议解析模块是基于FC Header的帧特征搜索算法，用于实现触发、过滤和解析过程；
帧特征搜索算法具体为：帧特征解析模块中的帧特征搜索模块根据捕获的FC-AE协议报文Header信息和用户配置的判定协议进行比对，在捕获的FC数据流中查找出匹配成功的FC-AE报文，并输出给多路数据存储调度模块；
帧特征解析模块采用二叉trie树法，将FC-2 Header中的R_CTRL字段作为根节点的判定协议，FC-2 Header除R_CTRL字段外和FC-ASM Header的各关键字段及其掩码字段作为每一个叶子节点的判定协议，在FPGA平台上采用多级流水线型结构实现报文的快速解析。
2.根据权利要求1所述的一种基于FPH-trie树和动态优先级调度的FC-AE协议解析仪，其特征在于，CPU工作流程为：FPGA中FC数据捕获完成并触发中断上报CPU后，CPU的中断函数被触发，CPU首先读取FPGA中断管理模块的中断状态信息，根据中断状态寄存器中的中断类型、数据长度和数据存储起始地址信息，启动DMA开始操作DDR，进行数据的搬移、缓存和显示。
3.根据权利要求1所述的一种基于FPH-trie树和动态优先级调度的FC-AE协议解析仪，其特征在于，多路数据存储调度模块中：
Prio_calc模块根据4路写通道和1路读通道请求访问DDR的等待时间LTi和单次访问占用数据总线的时间HTi，计算出各通道访问DDR的优先级权重Wi；
Arbiter模块根据Wi控制Schedule模块缓存数据再往DDR中进行搬移。
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