CN114124045A - 一种多抽头延时电路 - Google Patents

Abstract

本发明公开了一种多抽头延时电路。多抽头延时电路包括：具有N个输出端的分路电路、具有N个输入端的合路电路和N个抽头，N个抽头并联连接在所述分路电路和所述合路电路之间，N为大于1的自然数；分路电路和所述合路电路是可重构电路，所述分路电路的各输出端对应的输出功率可调节，所述合路电路的各输入端对应的输入功率可调节。本发明的技术方案对多抽头延时电路的射频输入信号进行按需分配，将部分抽头衰减出来的能量提供给其他需要的抽头，较大程度上避免使用放大器等有源器件。

Description

一种多抽头延时电路

技术领域

本发明涉及微波电路技术领域，尤其涉及一种多抽头延时电。

背景技术

移动互联网的快速发展加剧了急速增长的无线接入业务需求和有限频谱资源之间的矛盾。同时同频全双工理论上可以将频谱利用效率提升一倍，却要求进行自干扰抑制以避免接收机性能恶化。现有的自干扰抑制技术分为空域隔离、射频自干扰抑制和数字自干扰抑制，其中射频自干扰抑制作为自干扰抑制技术的关键环节得到了广泛关注。

现有的射频自干扰抑制普遍采用“重建+抑制”机制，具体过程为采用射频自干扰重建电路精确地重建自干扰信号，然后将自干扰重建信号从接收机前端的接收信号中减去，以实现射频自干扰抑制。根据自干扰重建模块实现的位置可将现有射频自干扰抑制划分为射频多抽头自干扰抑制和数字辅助射频自干扰抑制两类。与数字辅助射频自干扰抑制相比，射频多抽头自干扰抑制器有诸多好处，例如不仅可以抵消部分强的多径干扰，还可以抵消发射机引起的噪声、非线性等。

但是，现有射频多抽头自干扰抑制器在工程实现中显现出多方面的不足，例如多抽头自干扰抑制器的插损过大，由于把射频信号均分到各个通路上后，抵消时某些重建支路还需进一步衰减，而某些重建支路明显能量不够，需要采用信号放大器把重建支路的干扰信号进一步放大。一般来说需要把信号放大到20dBm以上，如果此时接收机的灵敏度为-110dBm，则放大器的动态放大需要达到130dBm以上才不会影响接收机的性能，这样高动态性能的放大器是很难实现的。

故多抽头延时电路要尽量避免或少量使用放大器等有源器件，这就需要各重建支路具有动态调节的能力，把衰减支路的能量减少进而把这部分减少的能量供给其他需要的支路。

发明内容

本发明实施例提供了一种多抽头延时电路，以解决或部分解决上述问题。

本发明实施例采用下述技术方案：

本发明实施例提供一种多抽头延时电路，包括：具有N个输出端的分路电路、具有N个输入端的合路电路和N个抽头，N个抽头并联连接在所述分路电路和所述合路电路之间，N为大于1的自然数；所述分路电路和所述合路电路是可重构电路，所述分路电路的各输出端对应的输出功率可调节，所述合路电路的各输入端对应的输入功率可调节。

在一些实施例中，每个分路电路包括一个或多个分路子单元，每个合路电路包括一个或多个合路子单元；分路子单元和合路子单元是可重构电路，每个合路子单元的电路结构与每个分路子单元的电路结构对称。

在一些实施例中，分路子单元包括：第一电阻、第二电阻、第三电阻、第一可重构器件和第二可重构器件；第一电阻的第一端作为分路子单元的输入端，第一电阻的第二端连接第二电阻的第一端，第二电阻的第二端连接第一可重构器件的第一端，第一可重构器件的第二端接地，第一可重构器件的第一端作为分路子单元的第一输出端；第三电阻的第一端同样连接第二电阻的第一端，第三电阻的第二端连接第二可重构器件的第一端，第二可重构器件的第二端接地，第二可重构器件的第一端作为分路子单元的第二输出端。

在一些实施例中，分路子单元还包括：第一开关、第二开关、第四电阻、第一电容和第二电容；第一开关选通第一输出端连接第一电容的第一端或者选通第一输出端连接第四电阻的第一端；第二开关选通第二输出端连接第二电容的第一端或选通第二输出端连接第四电阻的第二端；其中，第一电容和第二电容的第二端接地。

在一些实施例中，通过调节第一可重构器件和第二可重构器件实现所述分路子单元的第一输出端和第二输出端的输出功率；在第一输出端和第二输出端的输出功率比值达到预设范围时，控制第一开关和第二开关选通第一输出端和第二输出端之间连接第四电阻；在第一输出端和第二输出端的输出功率比值未达到预设范围时，控制第一开关和第二开关选通第一输出端连接第一电容的第一端，第二输出端连接第二电容的第一端。

在一些实施例中，第二电阻和第三电阻的阻值是第一电阻阻值的

倍；第四电阻的阻值是第一电阻阻值的2倍。

在一些实施例中，第一可重构器件和第二可重构器件为变容二极管、开关切换电容阵列、压电材料元件、MEMS电容、可变电容中的一种。

在一些实施例中，分路子单元的第一输出端和第二输出端输出的信号包括同相信号、反相信号和正交信号。

在一些实施例中，根据N个抽头、合路电路和分路电路的共同工作频率范围设置所述多抽头延时电路的工作频率范围。

在一些实施例中，N个抽头、合路电路、分路电路的输入和输出具有相同的阻抗特性。

本发明实施例采用的上述至少一个技术方案能够达到以下有益效果：本实施例的分路电路和合路电路是可重构电路，支持可重构控制，在对多抽头延时电路的射频输入信号进行功率分配的过程中，可通过可重构计算技术调节分路电路的各输出端对应的输出功率和合路电路的各输入端对应的输入功率，对多抽头延时电路的射频输入信号进行按需分配，将部分抽头衰减出来的能量提供给其他需要的抽头，较大程度上避免使用放大器等有源器件。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1为本发明一个实施例中示出的一种多抽头延时电路示意图；

图2为本发明一个实施例中示出的分路子单元电路图；

图3为本发明一个实施例中示出的8多抽头延时电路示意图；

图4为本发明一个实施例中示出的8多抽头延时电路各个抽头仿真结果对比图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明具体实施例及相应的附图对本发明技术方案进行清楚、完整地描述。显然，所描述的实施例仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

以下结合附图，详细说明本发明各实施例提供的技术方案。

传统多抽头延时电路中，各个抽头之间的输入信号的最大幅度是通过等分功分器级联的个数决定的。以8抽头延时电路为例，每个抽头的最小插损为-18dB。也就是说，对于通道衰减较小的干扰信道，基于传统多抽头延时电路的重建抽头将没有办法抵消干扰，必须加入放大器进行放大才能实现抑制，而加入放大器将引起非线性、底噪抬升等问题。

针对这一问题，本发明实施例利用功分比可重构的合路电路和分路电路实现抽头的不同功率分配，把部分抽头衰减出来的能量提供给其他需要的抽头，较大程度上避免使用放大器等有源器件。

图1为本发明一个实施例中示出的一种多抽头延时电路示意图，如图1所示，本实施例中的多抽头延时电路包括：具有N个输出端的分路电路、具有N个输入端的合路电路和N个抽头，N个抽头并联连接在分路电路和所述合路电路之间，即抽头1连接在分路电路的输出端1和合路电路的输入端1之间，抽头2连接在分路电路的输出端2和合路电路的输入端2之间，抽头3连接在分路电路的输出端3和合路电路的输入端3之间，…抽头N连接在分路电路的输出端N和合路电路的输入端N之间。这里N为大于1的自然数；

与现有技术不同的是，本实施例中的分路电路和合路电路是可重构电路，分路电路的各输出端对应的输出功率可调节，合路电路的各输入端对应的输入功率可调节。

其中，可重构电路是指利用可重构器件构建的电路，支持可重构计算，这里可重构器件包括但不限于变容二极管、开关切换电容阵列、压电材料元件、MEMS(Micro-Electro-Mechanical System，微机电系统)电容、可变电容。

可重构计算(Coarse-grained Reconfigurable Architecture，CGRA)技术是一种空域上的并行计算模式，以空域的硬件结构组织不同粒度和不同功能的计算资源。在运行时，根据数据流的特点，让配置好的硬件资源互连形成相对固定的计算通路，以接近“专用电路”的方式进行计算；当算法和应用变换时，再次通过配置，重构为不同的计算通路去执行不同的任务。

具体来说，在自干扰抑制器的应用场景中，若需要将射频输入信号按需分配到各个通路中，则应利用多抽头延时电路中的可重构分路电路将射频输入信号按需分配，例如FPGA(Field Programmable Gate Array，现场可编程逻辑门阵列)基于可重构计算方法生成控制指令，利用该控制指令控制分路电路的相应输出端的输出功率，对射频输入信号进行分路处理，实现按需分配，将部分抽头衰减出来的能量提供给其他需要的抽头，经过抽头的延时、衰减处理后，再利用合路电路将各通路上的射频信号合成一路信号输出，较大程度上避免使用放大器等有源器件。

基于图1所示的多抽头延时电路可以知道：本实施例的分路电路和合路电路是可重构电路，支持可重构控制，在对多抽头延时电路的射频输入信号进行功率分配过程中，可通过可重构计算技术调节分路电路的各输出端对应的输出功率和合路电路的各输入端对应的输入功率，对多抽头延时电路的射频输入信号进行按需分配，将部分抽头衰减出来的能量提供给其他需要的抽头，较大程度上避免使用放大器等有源器件。

本实施例中的分路电路包括一个或多个分路子单元，合路电路包括一个或多个合路子单元；分路子单元和合路子单元均是可重构电路，其中合路子单元的电路结构与分路子单元的电路结构对称。

本发明实施例中，分路电路和合路电路是对称电路，分路电路所包括的分路子单元的数量应根据应用场景中所需构建的通道数量进行设置，例如当分路子单元是二分电路，即具有两个输出端，应用场景中需要构建8个通道，则分路电路包括7个分路子单元，同样的，合路电路包括7个合路子单元。

考虑到本实施例中的合路子单元的电路结构与分路子单元的电路结构对称，本发明实施例下面详细说明合路子单元的电路结构。

如图2所示，分路子单元包括：第一电阻R1、第二电阻R2、第三电阻R3、第一可重构器件VC1和第二可重构器件VC2。

第一电阻R1的第一端作为分路子单元的输入端IN，第一电阻R1的第二端连接第二电阻R2的第一端，第二电阻R2的第二端连接第一可重构器件VC1的第一端，第一可重构器件VC1的第二端接地，第一可重构器件VC1的第一端作为分路子单元的第一输出端OUT1；

第三电阻R3的第一端同样连接第二电阻R2的第一端，第三电阻R3的第二端连接第二可重构器件VC2的第一端，第二可重构器件VC2的第二端接地，第二可重构器件VC2的第一端作为分路子单元的第二输出端OUT2。

当本实施例中的多抽头延时电路应用到自干扰抑制器时，第一可重构器件VC1和第二可重构器件VC2还连接自干扰抑制器的FPGA，FPGA基于可重构计算计算对第一可重构器件VC1和第二可重构器件VC2进行可重构控制，通过调整第一可重构器件VC1和第二可重构器件VC2的容值，达到调整分路子单元第一输出端和第二输出端对应的输出功率的目的。

需要说明的是，图2示例性示出可重构器件为压控电容，实际应用中，可重构器件还可以变容二极管、开关切换电容阵列、MEMS电容或可变电容等其他可重构器件。

由于实际应用中，应保证分路子单元第一输出端和第二输出端之间的隔离度，因此，本实施例的分路子单元还包括：第一开关K1、第二开关K2、第四电阻R4、第一电容C1和第二电容C2；

第一开关K1选通第一输出端OUT1连接第一电容C1的第一端或者选通第一输出端OUT1连接第四电阻R4的第一端；第二开关K2选通第二输出端OUT2连接第二电容C2的第一端或选通第二输出端OUT2连接第四电阻R4的第二端；其中，第一电容C1和第二电容C2的第二端接地。

在自干扰抑制器中，本实施例中的第二电阻R2和第三电阻R3的阻值是第一电阻R1阻值的

倍；第四电阻R4的阻值是第一电阻R1阻值的2倍，即

R4＝2R1，C1＝C2。由于，第一电容C1和第二电容C2是为了避免第一开关K1和第二开关K2空开，因此，第一电容C1和第二电容C2的容值可以设置成较小的数值，例如设置为0.1pF。

图2所示电路中，各个电路元器件之间可以采用微带型、同轴型、带状线、共面波导、基片集成波导等工艺实现信号连接。

本实施例通过调节第一可重构器件和第二可重构器件实现分路子单元的第一输出端和第二输出端的输出功率；在第一输出端和第二输出端的输出功率比值达到预设范围时，控制第一开关和第二开关选通第一输出端和第二输出端之间连接第四电阻；在第一输出端和第二输出端的输出功率比值未达到预设范围时，控制第一开关和第二开关选通第一输出端连接第一电容的第一端，第二输出端连接第二电容的第一端。

参考如2所示的分路子单元，通过调节压控电容VC1和VC2的容值调节第一输出端和第二输出端之间的功率分配比，为了提高第一输出端和第二输出端之间的隔离度，当压控电容VC1和VC2的值相当时，例如1/3≤VC1/VC2≤3时，把第四电阻R4通过开关K1和K2接入到第一输出端OUT1和第二输出端OUT2之间，否则，开关K1和K2切换到电容C1和C2。

由于合路子单元的电路结构与分路子单元的电路结构对称，因此，本领域技术人员可以参考合路子单元的电路结构设置分路子单元的电路结构，本实施例在此不再赘述。

需要说明的是，本实施例中，分路子单元的第一输出端OUT1和第二输出端OUT2输出的信号包括同相信号、反相信号和正交信号。同样的，合路子单元的第一输入端和第二输入端输入的信号也包括同相信号、反相信号和正交信号。这里同相信号是指相差为0°的射频信号，反相信号是指相差为180°的射频信号，正交信号是指相差为90°的射频信号。

图3示出了在2-4GHz频段范围内分路电路和合路电路均可重构的8抽头延时电路，相比于传统的8抽头延时电路，如图4所示，在本实施例提高的8抽头延时电路中，有些抽头损耗明显小于传统抽头，而另外一些抽头大于传统的抽头，插损小的抽头可以用来抵消插损较小的干扰信道，进而实现不用或少用放大器的目的。这里传统的8抽头延时电路是指合路电路和分路电路是利用等分器构建出的电路，等分器例如为功分器、电桥或巴伦。

在一些实施例中，根据N个抽头、合路电路和分路电路的共同工作频率范围设置多抽头延时电路的工作频率范围，保证多抽头延时电路各个器件都工作在安全的频率范围。

在一些实施例中，N个抽头、合路电路和分路电路的输入和输出具有相同的阻抗特性，例如以50欧姆的输入合输出阻抗特性设计N个抽头、合路电路和分路电路，保证多抽头延时电路在集成到射频自干扰抑制器时，实现最佳的性能传输，避免能量反射。

以上仅为本发明的实施例而已，并不用于限制本发明。对于本领域技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本发明的权利要求范围之内。

Claims (10)

1.一种多抽头延时电路，包括：具有N个输出端的分路电路、具有N个输入端的合路电路和N个抽头，N个抽头并联连接在所述分路电路和所述合路电路之间，N为大于1的自然数；其特征在于，所述分路电路和所述合路电路是可重构电路，所述分路电路的各输出端对应的输出功率可调节，所述合路电路的各输入端对应的输入功率可调节。

2.根据权利要求1所述的多抽头延时电路，其特征在于，所述分路电路包括一个或多个分路子单元，所述合路电路包括一个或多个合路子单元；每个所述分路子单元和每个所述合路子单元均是可重构电路，且每个所述合路子单元的电路结构与每个所述分路子单元的电路结构对称。

3.根据权利要求2所述的多抽头延时电路，其特征在于，每个所述分路子单元包括：第一电阻、第二电阻、第三电阻、第一可重构器件和第二可重构器件；

所述第一电阻的第一端作为所述分路子单元的输入端，所述第一电阻的第二端连接第二电阻的第一端，所述第二电阻的第二端连接第一可重构器件的第一端，所述第一可重构器件的第二端接地，所述第一可重构器件的第一端作为所述分路子单元的第一输出端；

所述第三电阻的第一端同样连接所述第二电阻的第一端，所述第三电阻的第二端连接第二可重构器件的第一端，所述第二可重构器件的第二端接地，所述第二可重构器件的第一端作为所述分路子单元的第二输出端。

4.根据权利要求3所述的多抽头延时电路，其特征在于，每个所述分路子单元还包括：第一开关、第二开关、第四电阻、第一电容和第二电容；

所述第一开关选通第一输出端连接第一电容的第一端或者选通第一输出端连接第四电阻的第一端；第二开关选通第二输出端连接第二电容的第一端或选通第二输出端连接第四电阻的第二端；其中，第一电容和第二电容的第二端接地。

5.根据权利要求4所述的多抽头延时电路，其特征在于，

通过调节第一可重构器件和第二可重构器件实现所述分路子单元的第一输出端和第二输出端的输出功率；

在第一输出端和第二输出端的输出功率比值达到预设范围时，控制第一开关和第二开关选通第一输出端和第二输出端之间连接第四电阻；

在第一输出端和第二输出端的输出功率比值未达到预设范围时，控制第一开关和第二开关选通第一输出端连接第一电容的第一端，第二输出端连接第二电容的第一端。

6.根据权利要求4所述的多抽头延时电路，其特征在于，所述第二电阻和所述第三电阻的阻值是第一电阻阻值的

倍；所述第四电阻的阻值是第一电阻阻值的2倍。

7.根据权利要求3所述的多抽头延时电路，其特征在于，所述第一可重构器件和第二可重构器件为变容二极管、开关切换电容阵列、压电材料元件、MEMS电容、可变电容中的一种。

8.根据权利要求2所述的多抽头延时电路，其特征在于，所述分路子单元的第一输出端和第二输出端输出的信号包括同相信号、反相信号和正交信号。

9.根据权利要求4所述的多抽头延时电路，其特征在于，根据所述N个抽头、合路电路和分路电路的共同工作频率范围设置所述多抽头延时电路的工作频率范围。

10.根据权利要求4所述的多抽头延时电路，其特征在于，N个抽头、合路电路、分路电路的输入和输出具有相同的阻抗特性。

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