CN114069178B

CN114069178B - 一种基于时空电导率调制的集成cmos环形器

Info

Publication number: CN114069178B
Application number: CN202111241912.4A
Authority: CN
Inventors: 李潇然; 高健; 陈志铭; 李佳峄; 王兴华; 张蕾
Original assignee: Beijing Institute of Technology BIT
Current assignee: Beijing Institute of Technology BIT
Priority date: 2021-10-25
Filing date: 2021-10-25
Publication date: 2023-04-14
Anticipated expiration: 2041-10-25
Also published as: CN114069178A

Abstract

本发明涉及一种高度集成的基于时空电导率调制的CMOS环形器，目的在于弥补国内对于全双工天线接口的研究相对薄弱的问题，属于射频集成电路领域。本发明所述的环形器是一个三端口器件，是通过非互易相移元件回转器嵌入到3λ/4传输线环中，再引入三个彼此相距λ/4的端口来实现的。三个端口分别为发射端口TX，接收端口RX和天线端口ANT。其中端口TX和ANT以及端口RX和ANT之间均通过λ/4的接地共面波导传输线进行连接，回转器对称地放置在端口TX和RX之间，并且在两个端口之间均接入了λ/8的传输线。回转器模块包括两组完全对称的开关和λ/4传输线。其中每一组开关均包括八个由MOS管来构成的单刀单掷开关，λ/4传输线由5个Π型C–L–C结构组合而成。回转器模块中的四路正交时钟信号是由基于CML逻辑设计的占空比为25％的时钟产生电路生成。本发明所述的环形器，可以实现良好的隔离带宽和插入损耗，同时可以实现更高的工作频率并且电路结构相对简单。

Description

一种基于时空电导率调制的集成CMOS环形器

技术领域

本发明涉及一种高度集成的基于时空电导率调制的CMOS环形器，属于射频集成电路领域。

背景技术

随着5G移动通信的发展，硅基毫米波电路的应用越来越普遍。在5G无线网络的应用背景下，无线网络容量需求每年呈指数增长，推动了对频谱效率更高的系统的追求。大多数现代通信系统包含发射机和接收机终端。通常，这些终端以半双工或带外全双工模式运行，即在不同的时间或不同的频带上实现发送和接收，但这种工作模式的效率和效果具有一定局限性。全双工传输技术理论上可以在同一频率上同时进行发射和接收，随着对频谱效率要求的日益提升，全双工技术引起了广泛关注。

在全双工传输技术中，对于具有小型化、高线性度、功率处理能力强、隔离度高和带宽高等特点，并且可以与CMOS工艺兼容、低损耗、低噪声的全双工天线接口的研究是一大挑战。在当前的解决方案中，采用一对分立天线接口体积相对庞大，而且其效果受设备形状等因素的限制，设备越小，实现这种技术的空间越小。基于铁氧体的磁性环形器不能与CMOS工艺兼容，体积较大，价格昂贵。目前更为普遍的解决方法是采用无源互易共享天线接口。然而三端口的无源互易网络存在固有损耗，因此不符合当今系统低损耗的设计要求。本发明致力于设计一种非互易环形器，通过打破互易性进而减小损耗，可以弥补国内对于全双工天线接口的研究相对薄弱的问题。

本发明通过打破洛伦兹互易性来实现非互易环形器，采用时空电导率调制的方法，通过将非互易相移元件回转器嵌入到传输线中，从而打破环形器的互易性。本发明采用四路占空比为25％的I/Q信号，简化操作难度，获得更高的工作频率，同时提高系统的插入损耗和隔离带宽，在一定程度上弥补了当前国内关于全双工共享天线接口设计上的缺失和不足。

发明内容

本发明的目的在于通过打破洛伦兹互易性，设计出一种非互易性环形器，进而实现性能优良的全双工共享天线接口，增强通信过程中的频谱效率。为达到上述目的，本发明采取如下技术方案。

本发明所述的环形器是一个三端口器件，是通过非互易相移元件回转器嵌入到3λ/4传输线环中，再引入三个彼此相距λ/4的端口来实现。端口1为发射端口TX，端口2为接收端口RX，端口3为天线端口ANT。为方便测试，每个端口处都连接了一个巴伦。其中端口1和3以及端口2和3之间均通过λ/4的接地共面波导传输线进行连接。非互易相移元件回转器模块对称地放置在端口1和端口2之间，回转器与两个端口之间均接入了λ/8的传输线。

回转器模块的设计目的是通过实现时空电导率调制，进而打破互易性。回转器模块由两组开关和λ/4传输线构成，两组开关以完全平衡的方式在差分传输线延迟的两端实现。另外，回转器模块中的四路正交时钟信号由占空比为25％的时钟产生电路模块生成。本发明所述的回转器模块中每一组开关均存在两个输出端，两个输入端，并且包括八个由MOS管来实现功能的单刀单掷开关A1,B1,C1,D1,A2,B2,C2,D2。其中开关A1开关B2的左侧相连并连接到输入VIN+，开关B1开关A2的左侧相连并连接到输入VIN-，开关C1开关D2的左侧相连并连接到输入VIN+,开关D1开关C2的左侧相连并连接到输入VIN-。开关A1,B1,C1,D1的右侧相连并连接到中间的λ/4传输线的左侧，开关A2,B2,C2,D2的右侧相连连接到中间的λ/4传输线的左侧。回转器模块的右侧的一组开关与左侧完全对称，左侧与λ/4传输线的右侧相连，右侧与两个输出VOUT+,VOUT-相连接。

占空比为25％的时钟产生电路模块基于CML逻辑进行设计，电路结构包括第1NMOS管，第2NMOS管，第3NMOS管，第4NMOS管，第5NMOS管，第6NMOS管，第7NMOS管，第8NMOS管，第1PMOS管，第2PMOS管，第3PMOS管，第4PMOS管，其中第1NMOS管和第2NMOS管、第3NMOS管和第4NMOS管、第5NMOS管和第6NMOS管、第7NMOS管和第8NMOS管均为差分共源共漏结构并且依次排列，第1NMOS管的栅极与第6NMOS管的漏极相连，第2NMOS管的栅极与第3NMOS管的漏极相连，第3NMOS管的栅极与第2NMOS管的漏极相连，第4NMOS管的栅极与第7NMOS管的漏极相连，第5NMOS管的栅极与第4NMOS管的漏极相连，第6NMOS管的栅极与第7NMOS管的漏极相连，第7NMOS管的栅极与第6NMOS管的漏极相连，第8NMOS管的栅极与第2NMOS管的漏极相连。第1PMOS管的漏极与第1NMOS管和第2NMOS管的共同漏极相连，并且接输出端LOI+。第2PMOS管的漏极与第3NMOS管和第4NMOS管的共同漏极相连，并且接输出端LOI-。第3PMOS管的漏极与第5NMOS管和第6NMOS管的共同漏极相连，并且接输出端LOQ+。第4PMOS管的漏极与第7NMOS管和第8NMOS管的共同漏极相连，并且接输出端LOQ-。另外，第1PMOS管，第2PMOS管，第3PMOS管，第4PMOS管从左到右顺序排列，第1PMOS管和第2PMOS管的栅极接正时钟信号CK+,第3PMOS管和第4PMOS管的栅极接负时钟信号CK-,第1PMOS管，第2PMOS管，第3PMOS管，第4PMOS管的源极均接直流电源VDD。

回转器中的λ/4传输线模块由5个Π型C–L–C组合而成。传输线模块一共包括10个电感L1,L2,L3,L4,L5,L6,L7,L8,L9,L10和4个电容C1,C2,C3,C4。其中电感L1,L2,L3,L4,L5顺序相连，左侧与输入VIN1相连，右侧与输出VOUT1相连。电感L6,L7,L8,L9,L10顺序相连，左侧与输入VIN2相连，右侧与输出VOUT3相连。电容C1上端接在电感L1和L2中间，下端接在电感L6和L7中间；电容C2上端接在电感L2和L3中间，下端接在电感L7和L8中间；电容C3上端接在电感L3和L4中间，下端接在电感L8和L9中间；电容C4上端接在电感L4和L5中间，下端接在电感L9和L10中间。

本发明所述的基于时空电导调制的CMOS环形器的有益效果包括：

1)通过时空电导率调制来打破互易性，与传统的三端口互易无源网络相比可以减少损耗。

2)通过采用基于CML逻辑设计的占空比为25％的时钟产生电路，可以实现更高的工作频率，并且时钟的上升和下降沿更加理想。

3)通过采用CML开关切换数字逻辑，和常见的多相滤波器结构相比，避免了受电阻电容失配影响时钟之间的相位关系，不需要相位调整模块，简化了电路结构。

4)通过设计双平衡回转器结构，实现了良好的隔离带宽和插入损耗，降低了非理想情况下的传输损耗。

附图说明

图1是本发明所述的双平衡回转器的电路结构。

图2是本发明所述的占空比为25％的CML时钟产生电路的电路框图和时钟信号图。

图3是本发明所述的占空比为25％的CML时钟产生电路的电路结构。

图4是本发明所述的回转器模块中的λ/4传输线的电路结构。

图5是本发明所述的基于时空电导率调制的CMOS环形器的电路结构。

具体实施方式

为了更好地说明本发明的设计目的和优点，下面结合附图对本发明作说明。

本发明所述的环形器是将非互易相移元件回转器嵌入到3λ/4传输线环中。在顺时针方向上，传输线的-270°相移叠加通过回转器的-90°相移，使得波进行传播。在逆时针方向，传输线的-270°相移叠加回转器的+90°相移，抑制了波的传播。通过这样的结构，可以打破环形器的互易性。

如图2所示，本发明中回转器模块中的四路正交时钟信号是由基于CML逻辑设计的占空比为25％的时钟产生电路生成的。输入信号经过时钟产生电路后，得到四路占空比为25％的正交时钟信号LOI+、LOI-、LOQ+、LOQ-。基于CML逻辑的时钟产生电路可以使电路拥有较高的工作频率，具有更好的实用性。同时，占空比为25％的时钟信号上升沿和下降沿更加理想，电路性能更好。

本发明中所述的回转器模块通过时空电导率调制来打破互易性。回转器中的传输线提供的延迟等于调制周期的四分之一(Tm/4)，右侧开关的调制相对于左侧开关的调制延迟相同的量(Tm/4)。在本发明设计的回转器中，当信号正向传播时，信号会经历四分之一调制周期的延迟；当信号反向传播时，会经历四分之一调制周期的延迟并且发生极性反转。两组开关之间信号的传播方向不同，输出信号不同，进而打破互易性。这种广义的时空电导率调制技术在理想情况下是无损的，并在理论上无限的带宽上打破了相位互易性。

图5显示了本发明所述的基于时空电导率调制的环形器的实现。本发明采用差分结构，可以降低电路的时钟馈通效应对信号的影响，提高功率处理能力。在端口1和端口2之间以对称方式放置回转器，使开关寄生效应能够被吸收到任一侧λ/8部分的集总电容中，降低寄生元件对电路的影响。在回转器模块中，每个开关都由一个MOS管来实现，驱动开关的四路正交时钟信号由基于CML逻辑设计的占空比为25％的时钟产生电路生成。采用基于CML逻辑的开关切换数字逻辑，和传统的多相滤波器结构相比，避免了受RC失配影响时钟之间的相位关系，不需要相位调整模块，简化了电路结构。通过选择合适的MOS管的尺寸，使回转器两侧的总寄生电容值达到合适的值，可以确保系统有一个良好的隔离带宽。回转器中的λ/4的传输线模块是由五级集总π型C-L-C部分组成的，每个π型C-L-C部分本质上是一个二阶滤波器，转角频率，称为布拉格频率。如果布拉格频率较高，可以避免高次频项被过滤掉，提高环形器的插入损耗，但这样会使每一级π型C-L-C结构延时变小，实现延时四分之一调制周期需要更多级的结构，使电路复杂化。因此通过设置合适的感值和容值使得布拉格频率达到一个恰当的值，以保证电路的性能。另外，端口1和3以及端口2和3之间通过λ/4的接地共面波导传输线进行连接，端口1、2、3处均连接一个巴伦以实现单端测量。

综上所述，本发明所提设计电路结构在符合需求和成本的条件下，通过时空电导率调制打破了洛伦兹互易性，在一定程度上解决了全双工收发机中共享天线接口的设计问题，并且有效的提高了插入损耗和隔离带宽，达到了良好的效果。

以上所述的具体描述或实施例，对发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims

1.一种基于时空电导率调制的非互易性环形器，其特征在于，所述非互易性环形器是一个三端口器件，是通过非互易相移元件回转器模块嵌入到3λ/4传输线环中，再引入三个彼此相距λ/4的端口来实现；端口1为发射端口TX，端口2为接收端口RX，端口3为天线端口ANT；为方便测试，每个端口处都连接了一个巴伦；其中端口1和3以及端口2和3之间均通过λ/4的接地共面波导传输线进行连接；非互易相移元件回转器模块放置在端口1和端口2之间；

所述非互易相移元件回转器模块由两组开关和λ/4传输线构成，两组开关以完全平衡的方式在λ/4传输线的两端实现；所述的回转器模块中每一组开关均存在两个输出端，两个输入端，并且包括八个由MOS管来实现功能的单刀单掷开关A1,B1,C1,D1,A2,B2,C2,D2；每组开关均由四路正交时钟信号LOI+、LOI-、LOQ+、LOQ-进行驱动，所述四路正交时钟信号由占空比为25％的时钟产生电路模块生成；在左侧的一组开关中，开关A1开关B2的左侧相连并连接到输入VIN+，开关B1开关A2的左侧相连并连接到输入VIN-，开关C1开关D2的左侧相连并连接到输入VIN+,开关D1开关C2的左侧相连并连接到输入VIN-；开关A1,B1,C1,D1的右侧相连并连接到中间的λ/4传输线的VIN1，开关A2,B2,C2,D2的右侧相连连接到中间的λ/4传输线的VIN2；回转器模块的右侧的一组开关与左侧完全对称，左侧与λ/4传输线的右侧相连，右侧与两个输出VOUT+,VOUT-相连接；

所述的λ/4传输线模块由5个Π型C–L–C组合而成；传输线模块包括10个电感L1,L2,L3,L4,L5,L6,L7,L8,L9,L10和4个电容C1,C2,C3,C4；其中，电感L1,L2,L3,L4,L5顺序相连，左侧与输入VIN1相连，右侧与输出VOUT1相连；电感L6,L7,L8,L9,L10顺序相连，左侧与输入VIN2相连，右侧与输出VOUT3相连；电容C1上端接在电感L1和L2中间，下端接在电感L6和L7中间；电容C2上端接在电感L2和L3中间，下端接在电感L7和L8中间；电容C3上端接在电感L3和L4中间，下端接在电感L8和L9中间；电容C4上端接在电感L4和L5中间，下端接在电感L9和L10中间。

2.根据权利要求1所述的非互易性环形器，其特征在于，所述占空比为25％的时钟产生电路模块基于CML逻辑进行设计，电路结构包括第1NMOS管，第2NMOS管，第3NMOS管，第4NMOS管，第5NMOS管，第6NMOS管，第7NMOS管，第8NMOS管，第1PMOS管，第2PMOS管，第3PMOS管，第4PMOS管，其中第1NMOS管和第2NMOS管、第3NMOS管和第4NMOS管、第5NMOS管和第6NMOS管、第7NMOS管和第8NMOS管均为差分共源共漏结构并且依次排列，第1NMOS管的栅极与第6NMOS管的漏极相连，第2NMOS管的栅极与第3NMOS管的漏极相连，第3NMOS管的栅极与第2NMOS管的漏极相连，第4NMOS管的栅极与第7NMOS管的漏极相连，第5NMOS管的栅极与第4NMOS管的漏极相连，第6NMOS管的栅极与第7NMOS管的漏极相连，第7NMOS管的栅极与第6NMOS管的漏极相连，第8NMOS管的栅极与第2NMOS管的漏极相连；第1PMOS管的漏极与第1NMOS管和第2NMOS管的共同漏极相连，并且接输出端LOI+；第2PMOS管的漏极与第3NMOS管和第4NMOS管的共同漏极相连，并且接输出端LOI-；第3PMOS管的漏极与第5NMOS管和第6NMOS管的共同漏极相连，并且接输出端LOQ+；第4PMOS管的漏极与第7NMOS管和第8NMOS管的共同漏极相连，并且接输出端LOQ-；另外，第1PMOS管，第2PMOS管，第3PMOS管，第4PMOS管从左到右顺序排列，第1PMOS管和第2PMOS管的栅极接正时钟信号CK+,第3PMOS管和第4PMOS管的栅极接负时钟信号CK-,第1PMOS管，第2PMOS管，第3PMOS管，第4PMOS管的源极均接直流电源VDD。