CN113938129A - 一种时钟数据恢复电路中的频率搜索及纠错方法 - Google Patents
一种时钟数据恢复电路中的频率搜索及纠错方法 Download PDFInfo
- Publication number
- CN113938129A CN113938129A CN202111545993.7A CN202111545993A CN113938129A CN 113938129 A CN113938129 A CN 113938129A CN 202111545993 A CN202111545993 A CN 202111545993A CN 113938129 A CN113938129 A CN 113938129A
- Authority
- CN
- China
- Prior art keywords
- frequency
- parameter
- period
- sum
- jump
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000011084 recovery Methods 0.000 title claims abstract description 29
- 238000000034 method Methods 0.000 title claims abstract description 27
- 238000009825 accumulation Methods 0.000 claims abstract description 40
- 238000012545 processing Methods 0.000 claims abstract description 8
- 238000012795 verification Methods 0.000 claims abstract description 6
- 238000006243 chemical reaction Methods 0.000 claims abstract description 5
- 238000012937 correction Methods 0.000 claims description 23
- 238000005070 sampling Methods 0.000 claims description 14
- 230000001186 cumulative effect Effects 0.000 claims description 10
- 230000007704 transition Effects 0.000 claims description 4
- 230000003247 decreasing effect Effects 0.000 claims description 3
- 230000001360 synchronised effect Effects 0.000 claims description 3
- 238000010845 search algorithm Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 6
- 230000005540 biological transmission Effects 0.000 description 5
- 238000001514 detection method Methods 0.000 description 3
- 230000007246 mechanism Effects 0.000 description 2
- 230000000737 periodic effect Effects 0.000 description 2
- 101150071746 Pbsn gene Proteins 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000002360 explosive Substances 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 230000009191 jumping Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
一种时钟数据恢复电路中的频率搜索及纠错方法，包括：初始化频率搜索算法参数；根据所设置的算法参数对频率误差特征UP/DN信号进行处理，开始频率搜索，其中根据频率误差特征UP/DN信号作相应计数，当出现相位误差信号转换时，对跳转参数JUMP累加1，获得累加参数SUM，并进一步判断是否输出频率搜索结果；设置重复验证的次数以及门限参数，得到重新设置的DCRL值验证频率锁定结果并输出。本发明提高了UP/DN脉冲计数准确度，增加了锁频的稳定性、可靠性，防止锁频中的假锁定和避免锁频时间过长，克服了随机抖动造成的频率搜索错误判断的问题，准确的完成频率搜索及锁定，避免了错误频率锁定造成CDR无法工作的问题。
Description
技术领域
本发明涉及集成电路IC设计领域，尤其是一种时钟数据恢复电路中的频率搜索及纠错方法。
背景技术
随着近年来数据量成海量爆发式增长，对数据的传输、存储和处理提出了越来越高的挑战。数据的传输速率不断提高，目前达到了上百Gbps的速度，高速传输的数据在介质当中不可避免地遭受各种干扰和噪声，数据质量越来越差，导致误码率提高，甚至数据被完全破坏。因此，需要在数据传输通路中插入一定量的时钟数据恢复电路，以帮助挽救数据恶化到无法恢复的程度，提高数据的质量，以利于长距离传输。
时钟数据恢复电路是高速通信中的一个关键模块，为了能正常的锁定和采样数据就需要频率探测器（Frequency Detector，FD）首先能找到对应于数据速率的时钟频率，然后再调整相位是时钟采样边沿对齐数据中间。之前大量的研究和论文当中提出了一些理论化的频率锁定方法，其中常用的两种频率检测方案如下面所述。
现有技术一是在2011年JSSC期刊中发表的论文 《A 0.5-to-2.5Gbps Reference-Less Half-Rate Digital CDR With Unlimited Frequency Acquisition Range andImproved Input Duty-Cycle Error Tolerance》 ，其中描述了一种确定时钟的方式，其是基于输入随机数据的边沿数量和数据速率（Data-Rate，DR）的关系，在较长的统计时间内相对固定来实现的。具体地，通过计数器（Counter）统计一定时间内的上升沿数量，然后取该计数器最高位（Bit）代表数据速率的一个谐波频率，再跟当前数字控制振荡器（DigitalControlled Oscillator ，DCO）的一个分频频率作比较来确定当前DCO频率的快慢，简而言之，就是在很长时间内统计边沿数量，然后对比两个统计量的大小即可判断DCO频率的高低。
由于边沿的数量与数据模式（Data Pattern）相关，在相同数据速率下数据模式（Data Pattern）的不同会导致计数器统计的边沿数量不同，这样就会影射为频率的误差，而且为了达到一定的频率准确性，需要计数器统计较长的时间，即统计的时间越长则频率误差越小，但是这样也会导致锁定时间过长，不符合某些应用中的要求。
因此，出现了现有技术二。现有技术二是在2016年JSSC期刊中发表的论文《A 4-to-10.5Gbps Continuous-Rate Digital Clock and Data Recovery With AutomaticFrequency Acquisition》，其中描述了另一种确定时钟的方式，其原理是，在输入数据和当前数字控制振荡器的时钟速率差等于一个周期的时间内，用计数器统计提前/延后脉冲的数量(E/L)，这个数量反应了速率差导致的相位变化速度，也就频率误差。计数器的值越小则代表当前的速率误差越大，计数器的值越大则代表相当的速率误差越小。当计数器的值超过某一个阈值时可以认定为频率锁定。该方案在一定程度上克服了数据模式（DataPattern）对误差的影响，但是伴随着数据的抖动（Jitter）会对E/L的统计结果误判断，从而进一步影响频率误差，而且存在分数谐波（比如数据速率等于频率的三分之二）假锁定的问题，这样导致频率误差过大，后面的相位锁定环路无法收敛，最后，从最低频率开始逐步扫描频率也会降低了锁定速度。
因此，实际实施应用中，（1）存在锁定时间过长的问题，这样就不满足某些标准中对锁定时间的要求；（2）当实际高速伪随机数据（PRBS）信号中带有抖动输入时因为数据的随机性和抖动的存在会导致频率经常性的假锁定到其他频率点的问题，而且观察发现每次假锁定后的频率点都不一致，具有一定的随机性，这样后面的相位锁定过程就无法实施相位对齐的操作；（3）在输入为分数谐波的速率下，系统容易进入假锁定，这样就达不到最终的锁定位置导致了锁频过程过早结束，后面无法正确的进行数据采样。以上三点都是亟待解决的技术问题。
发明内容
本发明的目的在于提出了一种时钟数据恢复电路中的频率搜索及纠错方法：为此我们加入了一系列改进算法，用于克服上述实际应用中出现的种种问题，保障频率搜索顺利得到正确的频率结果。
本申请提出了一种时钟数据恢复电路中的频率搜索及纠错方法，包括如下步骤：
搜索算法参数设置步骤S1，初始化频率搜索算法参数，包括开始搜索的数字控制位DCRL、频率搜索的跳跃步长STEP、内部状态机的控制条件跳转参数JUMP、状态机的计时器时长TIMER、周期参数PERIOD和总和累加参数SUM；
频率搜索步骤S2，根据所设置的算法参数对频率误差特征信号UP/DN进行处理，开始频率搜索，其中根据频率误差特征信号UP/DN的值选择进行UP信号计数计时器或者DN信号计数计时器，当出现相位误差信号转换时，对跳转参数JUMP累加1，通过结合跳转参数、跳转参数阈值、周期参数和周期参数阈值，确保在一个周期内对UP或DN进行累加计数，获得累加参数SUM，并进一步判断是否输出频率搜索结果；
频率锁定结果验证及输出步骤S3，设置重复验证的次数以及门限参数，根据设置的频率偏移量OFFSET，结合所述输出频率搜索结果得到重新设置的DCRL值，重复步骤S2，验证频率锁定结果正确与否，并输出结果。
进一步，所述频率误差特征信号UP/DN如下述方式得到：利用时钟CLK0/1/2/3对输入数据DIP/DIN对数据边沿或数据中心进行采样得到相对应的采样结果Edge0、Data0、Edge1和Data1，将上述采样结果同步后做异或处理得到频率误差特征信号UP/DN。
进一步，如果Data0和Edge1的结果相异，Edge1和Data1的结果相同，则输出UP信号为高电平，DN信号为低电平；如果Data0和Edge1的结果相同，Edge1和Data1的结果相异，则输出UP信号就是低电平，DN信号为高电平。
进一步，在步骤S2中，相位误差信号转换的判断可以是从UP/DN有连续脉冲转换为DN/UP有连续脉冲,或者从DN/UP有连续低电平转换为UP/DN有连续低电平，也可以是根据UP/DN数据中UP/DN的脉冲个数的相对数量的变化。
进一步，在步骤S2中，当跳转参数JUMP大于等于跳转参数阈值JUMP_TH时，周期参数PERIOD加1，同时判断PERIOD是否大于等于周期参数阈值P_TH，如果周期参数PERIOD不满足大于等于周期参数阈值P_TH，则跳转为另一个子状态，由于周期参数PERIOD不等于零，开始进行UP/DN脉冲累加计数，并将一段时间的连续计数NUM_DN或NUM_UP结果计入累加参数SUM；如果周期参数PERIOD大于等于周期参数阈值P_TH时，进行累加参数SUM的判断；当累加参数SUM小于累加参数阈值SUM_TH时，则按照频率搜索的跳跃步长STEP增加DCRL的值，进一步收敛频率误差重新检测一次；当累加参数SUM大于等于累加参数阈值SUM_TH时，输出频率搜索结果。
进一步，在步骤S2中，当周期参数PERIOD大于等于周期参数阈值P_TH时，进行累加参数SUM的判断，当累加参数SUM小于累加参数阈值SUM_TH时，则按照频率搜索的跳跃步长STEP增加DCRL的值，当累加参数SUM大于等于累加参数阈值SUM_TH时，输出频率搜索结果。
进一步，在步骤S2中，包括状态跳转计时器，当跳转进入另一子状态后状态跳转计时器开始计时，当到了约定的时间后会强制子状态进行一次跳转，同时周期参数PERIOD累加1次，或者不强制切换子状态，仅周期参数PERIOD累加1次。
进一步，在步骤S3中，在所述输出的频率搜索结果增加或减少所述频率偏移量OFFSET重新得到DCRL。
进一步，在步骤S3中，设置参数RETRY_NUM表示纠错阶段的次数计数,参数RETRY_PASS表示纠错阶段的成功次数计数，在改变DCRL值后，根据频率误差特征信号UP/DN进行频率搜索，重新开始总和累加参数SUM累加，并判断SUM是否大于等于SUM_TH，如果是，则RETRY_NUM和RETRY_PASS分别加1，如果否，则RETRY_NUM加1，RETRY_PASS不变，只要RETRY_NUM小于纠错阶段的次数阈值RETRY_TH，则再开始一次步骤S2的SUM累加流程，当判断RETRY_NUM等于纠错阶段的次数阈值RETRY_TH，则判断此时的RETRY_PASS是否大于等于阈值PASS_TH，如果不满足，则判断上次在步骤S2的锁定是假锁定，重新返回到步骤S2，DCRL再增加STEP再搜索；如果满足，则判断此时为真正的频率锁定。
本发明提供了一种频率搜索和纠错算法，缩短了频率锁定时间，提高了整个电路的兼容性；避免了随机性的频率假锁定问题，避免了CDR使用中的错误状态；增加了系统对外界的抗干扰能力，避免系统应用中的各种外部噪声、干扰对系统的影响；通过增加相关参数的设置在一定程度上解决分数谐波的锁定问题，这样相当于增加了频率锁定环路FLL的锁定范围，扩展了电路的易用性。
附图说明
图1示出了根据本发明的一种时钟数据恢复电路的结构图。
图2示出了根据本发明的FD模拟单元和FD逻辑单元的结构图。
图3示出了FD模拟单元的采样示意图。
图4示出了相位差与UP/DN信号之间的示意图。
图5示出了根据本发明提出的一种时钟数据恢复电路中的频率搜索及纠错方法的流程图。
图6示出了根据本发明提出的一种时钟数据恢复电路中的频率搜索的流程图。
图7示出了根据本发明提出的一种时钟数据恢复电路中的频率纠错的流程图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
图1示出了根据本发明的一种时钟数据恢复电路的结构图。时钟数据恢复电路（CDR）用于在带有噪声的随机信号DIP/DIN中恢复时钟，同时利用恢复的时钟采样输入的随机信息DIP/DIN得到高质量的恢复信号。为了恢复时钟，需要利用频率锁定环路（FLL）得到准确的时钟频率。
一般说来，输入的随机信号DIP/DIN和DCO的时钟信号CLK0/1/2/3通过相位检测器（Phase Detector, PD）最终形成锁相环路，使得整个CDR完成锁定并正常进行信号采样，采样后的高质量数据通过DOP/DON输出给其他电路。然而，因为相位检测器PD的工作范围是有限的，当输入信号和时钟信号频率误差很大，将导致相位检测器PD无法正常工作。所以，在相位检测器PD工作之前，将输入的随机信号DIP/DIN和DCO的时钟信号CLK0/1/2/3通过频率检测器模拟单元（FD-Analog，FD模拟单元）获取频率误差特征信号UP/DN，然后把获得的频率误差特征信号UP/DN送给频率检测器逻辑单元（FD-Logic，FD逻辑单元）进行处理，最后根据结果判断当前的频率误差是否满足PD的锁定要求。如果满足PD的锁定要求，则打开PD模块进行相位锁定（图1未示出该控制信号），如果不满足PD的锁定要求，则频率检测器逻辑单元会相应调整DCO的输出时钟频率以减小频率误差，进行下一次判断。
具体地，本申请技术中的一种时钟数据恢复电路中的频率搜索及纠错方法主要通过FD模拟单元、FD逻辑单元实现，上述单元能够形成频率检测功能，其结构图如下图2所示。FD模拟单元包括采样器（Slicers）和同步模块（Retiming&XOR）。FD逻辑单元包括控制状态机STATE、判断条件计数器CNT、输入累加器ACC和计时器TIMER，其中控制状态机STATE根据判断条件计数器CNT的结果控制输入累加器ACC进行累加计数，依据累加计数器的结果进行判断是否符合频率锁定条件输出相应的结果，同时这个输入累加器ACC也受到计时器TIMER的限制。
具体的技术原理如下图3所示。在FD模拟单元中，在采样器（Slicers）中，利用时钟CLK0/1/2/3对输入数据DIP/DIN对数据边沿或数据中心进行采样得到相对应的采样结果Edge0、Data0、Edge1和Data1，将这些采样结果送入同步模块（Retiming&XOR）首先进行同步，使得所有结果同对齐某一个时钟边沿，然后利用XOR对这些信号做处理得到频率误差特征信号UP/DN。
作为一种具体的实施方式，以选择Data0、Edge1和Data1进行判断为例，如果Data0和Edge1的结果相异，Edge1和Data1的结果相同，则输出UP信号为高电平（H），DN信号为低电平（L）；如果Data0和Edge1的结果相同，Edge1和Data1的结果相异，则输出UP信号就是低电平（L），DN信号为高电平（H）。在实际实现中，可以根据需要选择不同的采样信号组合，或者规定不同的UP/DN规则。
由于当输入信号和时钟信号存在频率差时，因为周期及相位的不同步，相对而言，相位差必然是一个周期信号，图4示出了相位差与UP/DN信号之间的示意图。当输入数据DIP/DIN的相位领先于时钟信号相位时，依据上面FD模拟单元的工作原理，将会连续出现UP信号高电平脉冲，而DN信号就会长时间为低电平；相应的当输入数据DIP/DIN的相位落后于时钟信号相位时，依据上面FD模拟单元的工作原理，将会连续出现DN信号高电平脉冲，而UP信号就会长时间为低电平。这些高低电平脉冲的数量作为频率误差的特征，并在一定程度上代表了频率误差的大小。
把这样一组携带有频率误差特征UP/DN信号输入给FD逻辑单元，通过本发明所述频率搜索及纠错方法的处理，可以准确判断频率误差的大小和频率锁定状态，或者进而相应调整DCO的时钟频率。
图5示出了根据本发明提出的一种时钟数据恢复电路中的频率搜索及纠错方法的流程图，包括初始化、频率搜索以及频率验证的步骤。
搜索算法参数设置步骤S1，初始化频率搜索算法参数，包括开始搜索的数字控制位DCRL、频率搜索的跳跃步长STEP、内部状态机的控制条件跳转参数JUMP、状态机的计时器时长TIMER、周期参数PERIOD和总和累加参数SUM，从而能够根据整个CDR的实际电路参数、外部应用条件的不同要求等条件调节频率锁定的速度。数字控制位DCRL（表示DCO 频率的数字控制位，DCRL 越大则DCO 输出的时钟频率越高）设为0，使数字控制振荡器DCO从最低频率开始搜索，要保证此时的数字控制振荡器DCO的最低频率低于输入数据的速率；然后每次增加DCRL调节频率要按照频率搜索的跳跃步长STEP来进行，其中STEP可以由参数配置。具体地，可以将内部状态机的控制条件跳转参数JUMP，状态机的计时器时长TIMER，周期参数PERIOD和总和累加参数SUM初始化为0。
频率搜索步骤S2，根据频率误差特征UP/DN信号进行处理，开始频率搜索。
图6示出了根据本发明提出的一种时钟数据恢复电路中的频率搜索的流程图。具体说明如下，根据当前频率误差特征UP/DN信号判断进入相应的子状态，即进行UP信号计数计时器（UP-Count&Timer ）计时或者DN信号计数计时器（ DN-Count&Timer）计时。因为此时周期参数PERIOD=0，说明此时不能保证是一个相位误差信号转换的起点位置，所以此时的UP/DN不能算作有效数据进行累加。只有出现相位误差信号转换时（即从UP/DN有连续脉冲转换为DN/UP有连续脉冲,或者从DN/UP有连续低电平转换为UP/DN有连续低电平），跳转参数JUMP会累加一次；当跳转参数JUMP大于等于跳转参数阈值JUMP_TH时，周期参数PERIOD加1，同时判断PERIOD是否大于等于周期参数阈值P_TH，如果周期参数PERIOD满足大于等于周期参数阈值P_TH，则无需后面的UP/DN信号计数直接进入累加参数SUM的判断，如果周期参数PERIOD不满足大于等于周期参数阈值P_TH，则跳转为另一个子状态。此时在子状态中，因为周期参数PERIOD不等于零，开始进行UP/DN的累加计数，记录相应脉冲出现的次数，比如NUM_DN记录了DN脉冲出现的次数，并将一段时间的连续计数NUM_DN或NUM_UP结果计入累加参数SUM。
只要跳转参数JUMP不满足跳转条件则一直累加。因为实际应用中输入数据是随机数据且可能存在很大的抖动，这个跳转参数JUMP可能需要很长的时间才能满足或者一直不满足，这样会导致累加参数SUM错误。根据对图4的说明可知，相位误差信号必然是周期性的，所以存在一个时间必然会应该跳转。
为了确保子状态的跳转，设计了一个状态跳转计时器，状态跳转计时器的时间可以参数配置。进入子状态后状态跳转计时器打开，到了约定的时间（Time Out）后会强制子状态进行一次跳转，同时周期参数PERIOD累加一次。也可以是，状态跳转计时器超时后，可以不强制切换子状态，而只是直接在PERIOD上加1，通过这样的方法控制在每个子状态的计数时间。
只有当周期参数PERIOD大于等于周期参数阈值P_TH时，进行累加参数SUM的判断。当累加参数SUM小于累加参数阈值SUM_TH时，说明此时频率误差还比较大，不能满足相位锁定环路的要求，则按照频率搜索的跳跃步长STEP增加DCRL的值，这样进一步收敛频率误差重新检测一次。当累加参数SUM大于等于累加参数阈值SUM_TH时，说明此时的频率搜索结果初步判定为正确，输出频率搜索结果。此时，判断原理就是根据相位差的周期性,当频率误差越小，则相位差的周期越长,则相同时间内UP和DN脉冲出现的次数就越多，这样累计的脉冲次数就会越大直到超过设定的阈值SUM_TH。
需要说明的是，跳转参数JUMP加1的条件并不具体要求UP/DN完全没有脉冲，可以根据输入的UP/DN数据中UP/DN的脉冲个数的相对数量来判断是否进行一次JUMP加1；累加参数SUM的计数只是一种实现方式，可以使UP/DN分开计数，或者根据PERIOD的变化在每个PERIOD期间分别计数。
频率锁定结果验证及输出步骤S3，根据步骤S2中的频率搜索结果进行频率纠错，重复验证频率搜索结果的正确性。
图7示出了根据本发明提出的一种时钟数据恢复电路中的频率纠错的流程图。设置参数RETRY_NUM表示纠错阶段的次数计数,参数RETRY_PASS表示纠错阶段的成功次数计数，参数偏移量OFFSET表示频率相对于频率搜索结果的偏移量，并初始化RETRY_NUM和RETRY_PASS为零。
为了防止在步骤S2中进行频率搜索后频率锁定位置是假锁定，需要对DCRL增加一个偏移量OFFSET，这个偏移量是可以参数设置的。之后再重复步骤S2，也就是说，改变DCRL值后，根据频率误差特征UP/DN信号进行频率搜索，即频率锁定环路FLL的SUM累加的流程，然后判断此时SUM是否大于等于SUM_TH。如果是（Y），则RETRY_NUM和RETRY_PASS分别加1，如果否（N），则RETRY_NUM加1，RETRY_PASS不变。然后判断RETRY_NUM是否小于纠错阶段的次数阈值RETRY_TH，如果小于，则再开始一次步骤S2的SUM累加的流程。如果判断RETRY_NUM等于纠错阶段的次数阈值RETRY_TH，则判断此时的RETRY_PASS是否大于等于阈值PASS_TH。如果不满足（N&FAIL），则判断上次在步骤S2的锁定是假锁定，重新返回到步骤S2，DCRL再增加STEP再搜索。如果满足（Y&SUCCESS），则判断此时为真正的频率锁定，同时设定FREQ_LOCK=1。
在步骤S3中，加入OFFSET偏移量可以在一定程度上解决分数谐波的锁定问题，比如输入频率是8.4Gbps，其是时钟信号11.2GHz的3/4次谐波。由于OFFSET参数可以设定的比较大,这样会引入更大的频率差,导致更小的相位差的周期,这样相同时间内UP和DN脉冲出现的次数就越少,更不容易满足在步骤S2中设定的阈值条件，这样相当于增加了频率锁定环路FLL的锁定范围，扩展了电路的易用性。而且，OFFSET偏移量可以是增加也可以是减小，需要依据具体的问题决定具体的参数。
本发明提出了一种时钟数据恢复电路中的频率搜索及纠错方法，以解决高速输入数据的非理想特性引起的锁频环路的错误锁定问题, 比如，存在的抖动、噪声和损耗。具体的：通过引入状态机和各种控制条件的阈值，提高了UP/DN脉冲计数准确度；通过根据UP/DN的脉冲条件跳转UP/DN的计数子状态，增加了锁频的稳定性、可靠性；通过引入状态跳转计时器克服了这些阈值引入后可能的死区状态的问题，防止锁频中的假锁定和避免锁频时间过长；通过引入重复验证机制克服了随机抖动造成的频率搜索错误判断的问题；引入了OFFSET偏移量参数，主动改变了一次DCO频率，用新的DCO频率点去验证第一阶段的频率锁定结果正确与否。通过这几种算法机制的相互配合，准确的完成频率搜索及锁定，避免了错误频率锁定造成CDR无法工作的问题。
显然，本领域技术人员应该明白，上述的本发明的各步骤可以用通用的计算装置来实现，它们可以集中在单个计算装置上，可选地，他们可以用计算机装置可执行的程序代码来实现，从而可以将它们存储在存储装置中由计算装置来执行，或者将它们分别制作成各个集成电路模块，或者将它们中的多个模块或步骤制作成单个集成电路模块来实现。这样，本发明不限制于任何特定的硬件和软件的结合。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明和举例说明，不能认定本发明的具体实施方式仅限于此或仅限于实例的成像要求和具体参数，对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单的推演或替换，都应当视为属于本发明由所提交的权利要求书确定保护范围。
Claims (9)
1.一种时钟数据恢复电路中的频率搜索及纠错方法，包括如下步骤：
搜索算法参数设置步骤S1，初始化频率搜索算法参数，包括开始搜索的数字控制位DCRL、频率搜索的跳跃步长STEP、内部状态机的控制条件跳转参数JUMP、状态机的计时器时长TIMER、周期参数PERIOD和总和累加参数SUM；
频率搜索步骤S2，根据所设置的算法参数对频率误差特征信号UP/DN进行处理，开始频率搜索，其中根据频率误差特征信号UP/DN的值选择进行UP信号计数计时器或者DN信号计数计时器，当出现相位误差信号转换时，对跳转参数JUMP累加1，通过结合跳转参数、跳转参数阈值、周期参数和周期参数阈值，确保在一个周期内对UP或DN进行累加计数，获得累加参数SUM，并进一步判断是否输出频率搜索结果；
频率锁定结果验证及输出步骤S3，设置重复验证的次数以及门限参数，根据设置的频率偏移量OFFSET，结合所述输出频率搜索结果得到重新设置的DCRL值，重复步骤S2，验证频率锁定结果正确与否，并输出结果。
2.如权利要求1所述的一种时钟数据恢复电路中的频率搜索及纠错方法，其特征在于：
所述频率误差特征信号UP/DN如下述方式得到：利用时钟CLK0/1/2/3对输入数据DIP/DIN对数据边沿或数据中心进行采样得到相对应的采样结果Edge0、Data0、Edge1和Data1，将上述采样结果同步后做异或处理得到频率误差特征信号UP/DN。
3.如权利要求2所述的一种时钟数据恢复电路中的频率搜索及纠错方法，其特征在于：
如果Data0和Edge1的结果相异，Edge1和Data1的结果相同，则输出UP信号为高电平，DN信号为低电平；如果Data0和Edge1的结果相同，Edge1和Data1的结果相异，则输出UP信号就是低电平，DN信号为高电平。
4.如权利要求1所述的一种时钟数据恢复电路中的频率搜索及纠错方法，其特征在于：
在步骤S2中，相位误差信号转换的判断是从UP/DN有连续脉冲转换为DN/UP有连续脉冲,或者从DN/UP有连续低电平转换为UP/DN有连续低电平，或者是根据UP/DN数据中UP/DN的脉冲个数的相对数量的变化。
5.如权利要求1所述的一种时钟数据恢复电路中的频率搜索及纠错方法，其特征在于：
在步骤S2中，当跳转参数JUMP大于等于跳转参数阈值JUMP_TH时，周期参数PERIOD加1，同时判断PERIOD是否大于等于周期参数阈值P_TH，如果周期参数PERIOD不满足大于等于周期参数阈值P_TH，则跳转为另一个子状态，由于周期参数PERIOD不等于零，开始进行UP/DN脉冲累加计数，并将一段时间的连续计数NUM_DN或NUM_UP结果计入累加参数SUM；如果周期参数PERIOD大于等于周期参数阈值P_TH时，进行累加参数SUM的判断；当累加参数SUM小于累加参数阈值SUM_TH时，则按照频率搜索的跳跃步长STEP增加DCRL的值，进一步收敛频率误差重新检测一次；当累加参数SUM大于等于累加参数阈值SUM_TH时，输出频率搜索结果。
6.如权利要求1所述的一种时钟数据恢复电路中的频率搜索及纠错方法，其特征在于：
在步骤S2中，当周期参数PERIOD大于等于周期参数阈值P_TH时，进行累加参数SUM的判断，当累加参数SUM小于累加参数阈值SUM_TH时，则按照频率搜索的跳跃步长STEP增加DCRL的值，当累加参数SUM大于等于累加参数阈值SUM_TH时，输出频率搜索结果。
7.如权利要求1所述的一种时钟数据恢复电路中的频率搜索及纠错方法，其特征在于：
在步骤S2中，包括状态跳转计时器，当跳转进入另一子状态后状态跳转计时器开始计时，当到了约定的时间后会强制子状态进行一次跳转，同时周期参数PERIOD累加1次，或者不强制切换子状态，仅周期参数PERIOD累加1次。
8.如权利要求1所述的一种时钟数据恢复电路中的频率搜索及纠错方法，其特征在于：
在步骤S3中，在所述输出频率搜索结果增加或减少所述频率偏移量OFFSET重新得到DCRL。
9.如权利要求1所述的一种时钟数据恢复电路中的频率搜索及纠错方法，其特征在于：
在步骤S3中，设置参数RETRY_NUM表示纠错阶段的次数计数,参数RETRY_PASS表示纠错阶段的成功次数计数，在改变DCRL值后，根据频率误差特征信号UP/DN进行频率搜索，重新开始总和累加参数SUM累加，并判断SUM是否大于等于SUM_TH，如果是，则RETRY_NUM和RETRY_PASS分别加1，如果否，则RETRY_NUM加1，RETRY_PASS不变，只要RETRY_NUM小于纠错阶段的次数阈值RETRY_TH，则再开始一次步骤S2的SUM累加流程，当判断RETRY_NUM等于纠错阶段的次数阈值RETRY_TH，则判断此时的RETRY_PASS是否大于等于阈值PASS_TH，如果不满足，则判断上次在步骤S2的锁定是假锁定，重新返回到步骤S2，DCRL再增加STEP再搜索；如果满足，则判断此时为真正的频率锁定。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202111545993.7A CN113938129B (zh) | 2021-12-17 | 2021-12-17 | 一种时钟数据恢复电路中的频率搜索及纠错方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202111545993.7A CN113938129B (zh) | 2021-12-17 | 2021-12-17 | 一种时钟数据恢复电路中的频率搜索及纠错方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113938129A true CN113938129A (zh) | 2022-01-14 |
| CN113938129B CN113938129B (zh) | 2022-03-29 |
Family
ID=79289241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202111545993.7A Active CN113938129B (zh) | 2021-12-17 | 2021-12-17 | 一种时钟数据恢复电路中的频率搜索及纠错方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113938129B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114050957A (zh) * | 2022-01-17 | 2022-02-15 | 北京为准智能科技有限公司 | 一种无线通信测试系统的符号同步装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040210790A1 (en) * | 2001-11-26 | 2004-10-21 | Yongsam Moon | 0.6-2.5 GBaud CMOS tracked 3X oversampling transceiver with dead zone phase detection for robust clock/data recovery |
| US6826247B1 (en) * | 2000-03-24 | 2004-11-30 | Stmicroelectronics, Inc. | Digital phase lock loop |
| US20100289593A1 (en) * | 2009-05-13 | 2010-11-18 | National Taiwan University | Clock and data recovery circuit |
| US20140177771A1 (en) * | 2012-12-20 | 2014-06-26 | Sony Corporation | Clock data recovery circuit, data reception apparatus, and data transmission and reception system |
-
2021
- 2021-12-17 CN CN202111545993.7A patent/CN113938129B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6826247B1 (en) * | 2000-03-24 | 2004-11-30 | Stmicroelectronics, Inc. | Digital phase lock loop |
| US20040210790A1 (en) * | 2001-11-26 | 2004-10-21 | Yongsam Moon | 0.6-2.5 GBaud CMOS tracked 3X oversampling transceiver with dead zone phase detection for robust clock/data recovery |
| US20100289593A1 (en) * | 2009-05-13 | 2010-11-18 | National Taiwan University | Clock and data recovery circuit |
| US20140177771A1 (en) * | 2012-12-20 | 2014-06-26 | Sony Corporation | Clock data recovery circuit, data reception apparatus, and data transmission and reception system |
Non-Patent Citations (3)
| Title |
|---|
| RAJESH INTI: "A 0.5-to-2.5 Gb/s Reference-Less Half-Rate Digital CDR With Unlimited Frequency Acquisition Range and Improved Input Duty-Cycle Error Tolerance", 《IEEE JOURNAL OF SOLID-STATE CIRCUITS 》 * |
| YOUNG-SUK SEO: "A 5-Gbit/s Clock- and Data-Recovery Circuit With 1/8-Rate Linear Phase Detector in 0.18- μm CMOS Technology", 《IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS II: EXPRESS BRIEFS 》 * |
| 叶国敬: "一种新型结构的高速时钟数据恢复电路", 《复旦学报(自然科学版)》 * |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114050957A (zh) * | 2022-01-17 | 2022-02-15 | 北京为准智能科技有限公司 | 一种无线通信测试系统的符号同步装置 |
| CN114050957B (zh) * | 2022-01-17 | 2022-03-15 | 北京为准智能科技有限公司 | 一种无线通信测试系统的符号同步装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN113938129B (zh) | 2022-03-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10168385B2 (en) | Eye pattern measurement apparatus, and clock and data recovery system and method of the same | |
| US7366269B2 (en) | False lock detection circuit and false lock detection method, PLL circuit and clock data recovery method, communication device and communication method, and optical disk reproducing device and optical disk reproducing method | |
| US20130142238A1 (en) | High resolution symbol timing tracking | |
| EP2007060B1 (en) | Removable memory device, phase synchronizing method, phase synchronizing program, medium recording the same, and host terminal | |
| US8611487B2 (en) | Enhanced phase discriminator for fast phase alignment | |
| US11137793B2 (en) | Semiconductor integrated circuit, receiver device, and method for controlling semiconductor integrated circuit | |
| CN113938129B (zh) | 一种时钟数据恢复电路中的频率搜索及纠错方法 | |
| CN113886315A (zh) | 一种时钟数据恢复系统、芯片及时钟数据恢复方法 | |
| US9419783B1 (en) | Phase detecting apparatus and phase adjusting method | |
| CN117559992B (zh) | 时钟数据恢复电路及芯片 | |
| US5745530A (en) | Digital data recovering apparatus | |
| US6670853B2 (en) | Data recovery circuit and method thereof | |
| KR100351144B1 (ko) | 디지털 티브이의 타이밍 복구장치 및 방법 | |
| US7375591B2 (en) | Robust false locking prevention in referenceless frequency acquisition | |
| US7733987B2 (en) | Clock signal reproduction device and clock signal reproduction method | |
| US20050084048A1 (en) | Clock and data recovery circuit | |
| US11588614B1 (en) | Frequency search and error correction method in clock and data recovery circuit | |
| KR100556397B1 (ko) | 타이밍 복구 장치 및 방법 | |
| US9461811B1 (en) | Clock and data recovery circuit and clock and data recovery method | |
| US7023944B2 (en) | Method and circuit for glitch-free changing of clocks having different phases | |
| CN114079460B (zh) | 宽频带锁定电路和基于其的调节方法 | |
| US7480359B2 (en) | Symbol clock regenerating apparatus, symbol clock regenerating program and symbol clock regenerating method | |
| CN108521276B (zh) | 一种锁相方法、装置和计算机可读存储介质 | |
| CN116054990B (zh) | 参数自适应的高速SerDes相位跟踪方法及其系统 | |
| US10708038B2 (en) | Timing lock identification method for timing recovery and signal receiving circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |