CN113900622B

CN113900622B - 一种基于fpga的数据信息快速排序方法、系统、设备及存储介质

Info

Publication number: CN113900622B
Application number: CN202111106400.7A
Authority: CN
Inventors: 冯水春; 周海; 刘一腾; 卞春江; 张彪; 李辉
Original assignee: National Space Science Center of CAS
Current assignee: National Space Science Center of CAS
Priority date: 2021-09-22
Filing date: 2021-09-22
Publication date: 2022-04-08
Anticipated expiration: 2041-09-22
Also published as: CN113900622A

Abstract

本发明属于数据排序技术领域，具体地说，涉及一种基于FPGA的数据信息快速排序方法，该方法包括：步骤1)确定待排序的数据序列的内部缓存大小，并建立缓存；步骤2)从外部读入待排序的数据序列中的第i个数据点，将读入的第i个数据点及其对应的数据区一一映射，逐个存入建立的缓存中；步骤3)在步骤2)读入第i个数据点时，在FPGA内部设置最大值数据寄存器和最小值数据寄存器，对应的记录待排序的数据序列中的最大值数据点与最小值数据点；步骤4)重复步骤2)和3)，得到缓存后的待排序的数据序列中的最大值数据点与最小值数据点；步骤5)根据所需要的排序情况，对缓存后的待排序的数据序列进行对应的排序，逐个读取每个数据点，完成排序。

Description

一种基于FPGA的数据信息快速排序方法、系统、设备及存储介质

技术领域

本发明属于数据排序和数据处理技术领域，具体地说，涉及一种基于FPGA的数据信息快速排序方法、系统、设备及存储介质。

背景技术

数据排序是计算机领域中必不可少的基本数据处理操作，也是数据处理中的一种非常重要的基本操作，通过排序可以使得数据能够以一定的顺序进行全排列，减少后续操作的时间；数据排序用于组织数据以实现快速搜索，在许多应用中都有至关重要的作用。在计算机应用中，通常需要对数据进行升序或降序排序。

传统的排序采用排序算法实现，如选择排序、归并排序、基数排序或冒泡排序等。传统排序算法需要先将数据从外部读入FPGA(Field Programmable Gate Array，现场可编程逻辑门阵列)缓存中，再将数据读出放入寄存器内，经过比较，交换，归并等操作，将数据逐步调整为升序或降序序列。而当数据出现重复时，还需另外耗费资源对重复数据进行统计。大量数据排序会耗费较多的存储和计算资源，降低系统的运行效率。

当前在FPGA中实现的排序算法也采用传统的排序算法，先将数据读入缓存，再将数据读出后做归并或堆排序等。而FPGA作为半定制可编程器件，其内部资源包括底层的块存储资源器资源均为可自由配置，存储深度及存储位宽可根据需要调整。但是，现有的方法并不能将排序问题转化为动态存储问题，也无法极大的降低资源使用率并提高排序效率。

发明内容

为解决现有技术存在的上述缺陷，本发明提出了一种基于FPGA的数据信息快速排序方法，具体涉及一种利用缓存实现低精度数据(即数据位宽不大于16bit)快速排序的方法。

本发明提供了一种基于FPGA的数据信息快速排序方法，该方法包括：

步骤1)确定待排序的数据序列的内部缓存大小，并建立缓存；其中，所述待排序的数据序列包括多个数据点；

步骤2)从外部读入待排序的数据序列中的第i个数据点，将读入的第i个数据点作为缓存地址及其对应的数据区一一映射，并逐个存入步骤1)建立的缓存中；

步骤3)在步骤2)读入第i个数据点时，在FPGA内部设置最大值数据寄存器和最小值数据寄存器，对应的记录待排序的数据序列中的最大值数据点与最小值数据点；

步骤4)重复步骤2)和3)，直到将待排序的数据序列中的每个数据点作为缓存地址和对应的数据区写入缓存中，得到缓存后的待排序的数据序列，同时在重复步骤2)和步骤3)的过程中，更新最大值数据点和最小值数据点，得到缓存后的待排序的数据序列中的最大值数据点与最小值数据点；

步骤5)根据所需要的排序情况，对缓存后的待排序的数据序列进行对应的排序，逐个读取每个数据点，完成排序。

作为上述技术方案的改进之一，所述内部缓存大小包括：缓存宽度和缓存深度；所示缓存宽度为数据点的数量，所述缓存深度为待排序的数据序列的数据点对应的最大值。

作为上述技术方案的改进之一，所述步骤5)具体包括：

若所需要的排序情况为升序，则对缓存后的待排序的数据序列进行升序排序，从最小缓存地址开始逐个读取，一直读到最大缓存地址，得到排序后的数据序列；

对读出的每个缓存地址对应的数据区中的数值进行判断；

如果该数据区中的数值不为0，则表明该缓存地址为待排序的数据序列的中的有效数据，将该缓存地址放入排序后数据序列中，完成排序，并提取数据区中的有效数据，将该数据区中的数值作为重复的有效数据的数量；

如果该数据区中的数值为0，则表明该缓存地址为待排序的数据序列的中的无效数据，跳过该地址，继续读取下一个缓存地址。

作为上述技术方案的改进之一，所述步骤5)具体包括：

若所需要的排序情况为降序，则对缓存后的待排序的数据序列进行降序排序，从最大缓存地址开始逐个读取，一直读到最小缓存地址，得到排序后的数据序列；

对读出的每个缓存地址对应的数据区中的数值进行判断；

如果数据区中的数值不为0，则表明该缓存地址为待排序的数据序列的中的有效数据，将该缓存地址放入排序后数据序列中，完成排序，并提取数据区中的有效数据，将该数据区中的数值作为重复的有效数据的数量；

如果该数据区中的数值为0，则表明该缓存地址为待排序的数据序列的中的无效数据，跳过该地址，继续读取下一个地址。

本发明还提供了一种基于FPGA的数据信息快速排序系统，该系统包括：

缓存建立模块，用于确定待排序的数据序列的内部缓存大小，并建立缓存；其中，所述待排序的数据序列包括多个数据点；和

排序模块，用于从外部读入待排序的数据序列中的第i个数据点，将读入的第i个数据点作为缓存地址及其对应的数据区一一映射，并逐个存入建立的缓存中；

在读入第i个数据点时，在FPGA内部设置最大值数据寄存器和最小值数据寄存器，对应的记录待排序的数据序列中的最大值数据点与最小值数据点；

重复上述过程，直到将待排序的数据序列中的每个数据点作为缓存地址和对应的数据区写入缓存中，得到缓存后的待排序的数据序列，同时在重复上述过程中，更新最大值数据点和最小值数据点，得到缓存后的待排序的数据序列中的最大值数据点与最小值数据点；

根据所需要的排序情况，对缓存后的待排序的数据序列进行对应的排序，逐个读取每个数据点，完成排序。

本发明还提供了一种计算机设备，包括存储器、处理器及存储在所述存储器上并可在所述处理器上运行的计算机程序，所述处理器执行所述计算机程序时实现所述的方法。

本发明还提了一种计算机可读存储介质，所述计算机可读存储介质存储有计算机程序，所述计算机程序当被处理器执行时使所述处理器执行所述的方法。

本发明与现有技术相比的有益效果是：

本发明提出的方法能够解决现有的排序方法在FPGA内实现时出现的资源耗费大和运行效率低等问题，利用FPGA内部缓存可编程的特点，并实现对重复数据的数量的统计，将排序问题转化为动态存储问题，极大的降低资源使用率，并提高排序效率，进而提高运行效率。

附图说明

图1是本发明的一种基于FPGA的数据信息快速排序方法的流程图；

图2是采用图1的方法对无重复数据的待排序的数据序列进行排序的实施例示意图；

图3是采用图1的方法对有重复数据的待排序的数据序列进行排序的实施例示意图。

具体实施方式

现结合附图和实例对本发明作进一步的描述。

如图1所示，本发明提供了一种基于FPGA的数据信息快速排序方法，该方法基于FPGA内可配置缓存地址的抽屉排序法，该方法包括：

步骤1)确定待排序的数据序列的内部缓存大小，并建立缓存；其中，所述内部缓存大小包括：缓存宽度和缓存深度；缓存宽度为数据点的数量，缓存深度为待排序的数据序列的数据点对应的最大值；所述待排序的数据序列包括多个数据点；

在步骤2)之前，进行上电初始化，排序前先将建立的缓存初始化，将缓存中的所有数据区全部初始化为0。

步骤4)重复步骤2)和3)，直到将待排序的数据序列中的每个数据点作为缓存地址和对应的数据区写入缓存中，得到缓存后的待排序的数据序列，同时在重复步骤2)和步骤3)的过程中，更新最大值数据点和最小值数据点，得到缓存后的待排序的数据序列中的最大值数据点与最小值数据点，即为缓存的最大缓存地址和最小缓存地址；

具体地，若所需要的排序情况为升序，则对缓存后的待排序的数据序列进行升序排序，从最小缓存地址开始逐个读取，一直读到最大缓存地址，得到排序后的数据序列；

对读出的每个缓存地址对应的数据区中的数值进行判断；

具体地，若所需要的排序情况为降序，则对缓存后的待排序的数据序列进行降序排序，从最大缓存地址开始逐个读取，一直读到最小缓存地址，得到排序后的数据序列；

对读出的每个缓存地址对应的数据区中的数值进行判断；

实施例1.

图2表明了无重复数据序列数组排序的地址和数据区的对应关系；

针对待排序的数据序列，记为待排序数组{2,10,8,3,9,5,7,4}，根据步骤1)，建立缓存宽度为1bit，缓存深度为10的存储区域，作为缓存；在上电时，将缓存内的所有数据区初始化为0。待排序数组进入时，根据步骤2)，从外部先读入第一个数据点数据2，将其作为缓存地址2，将缓存地址2对应的数据区写为1，并将缓存地址2和数据区1进行映射，并存入建立的缓存，同时根据步骤3)设置最大值数据寄存器和最小值数据寄存器，并均写入2；然后重复步骤2)，从外部先读入第二个数据点数据10，将其作为缓存地址，将缓存地址10对应的数据区写为1，重复步骤3)，更新最大值数据寄存器为10，最小值数据寄存器值不变；循环步骤2)和步骤3)，将待排序数组中的每个数据点进行读取，并将每个数据点对应的缓存地址和对应的数据区进行一一映射，并存入缓存中，并得到待排数据的最大和最小值。根据步骤5)，确定所需要的排序情况为升序排序，从最小值对应的缓存地址开始读数，判断读出的对应的数据区内的数值不为0的，将对应缓存地址放入输出数据寄存器，图1最小缓存地址为2，对应的数据区为1，表明该地址为待排序数据，读出；缓存地址累加依次读取，得到{2,3,4,5,7,8,9,10}数组，为最终排序结果；而确定所需要的排序情况为降序时，从最大值对应的缓存地址10开始读数，缓存地址累减依次读取，得到{10,9,8,7,5,4,3,2}数组，为最终排序结果。

实施例2.

图3表明了有重复数据序列数组排序的地址和数据区的对应关系；

针对待排序的数据序列，记为待排序数据{2,10,8,10,3,3,9,5,7,2,4,2}，根据步骤1)，建立缓存宽度为4bit，缓存深度为10的存储区域，作为缓存，在上电时，将缓存内的所有数据区初始化为0。待排序数组进入时，根据步骤2)，从外部先读入第一个数据点数据2，将其作为缓存地址2；读出缓存地址2对应的数据区放入临时寄存器，此时该值为0，将该数值加1，写回缓存地址2对应的数据区；同时根据步骤3)设置最大值数据寄存器和最小值数据寄存器，并均写入2；然后重复步骤2)从外部先读入第二个数据点数据10，将其作为缓存地址，读出缓存地址10对应的数据区中的数据，将该数据加1，写回缓存地址10；重复步骤3)更新最大值数据寄存器为10，最小值数据寄存器值不变；循环步骤2)和步骤3)，当读入第4个数据点数据10时，读出缓存地址10数据，此时该数据为1，将该数据加1写回，数据区更新为2；循环步骤2)和步骤3)，将待排序数组中的每个数据点进行读取，并将每个数据点对应的缓存地址和对应的数据区进行一一映射，并存入缓存中，并得到待排数据的最大和最小值。根据步骤5)，确定所需要的排序情况为升序排序，从最小值对应的缓存地址开始读数，判断读出的对应的数据区内的数据，不为0的，将对应缓存地址放入输出数据寄存器，将读出地址放入输出重复次数寄存器，图2中最小缓存地址为2，数据区为3，表明该地址为待排序数据，且重复出现3次，读出；缓存地址累加依次读取，得到输出数组{2,3,4,5,7,8,9,10}，数组内数据对应重复次数{3,2,1,1,1,1,1,2}，为最终结果；确定所需要的排序情况为降序排序，从最大值对应缓存地址10开始读数，缓存地址累减依次读取，得到{10,9,8,7,5,4,3,2}数组，数组数据对应重复次数{2,1,1,1,1,1,2,3}，为最终排序结果。

其中，如图1所示，待排序数据2放入地址2后，2地址对应的数据区flag标记为1，无数据对应的地址区如地址1，数据区flag标记为0。

如果序列中有重复数据，如图2，则每读入一个数据，先将数据对应地址数据读出，放入临时寄存器，将该数据加1后，再将其写入数据对应地址区，完成对重复数据的累加计数，如数据2，在数组中出现3次，则2地址对应的数据区最终累加为3。

最后所应说明的是，以上实施例仅用以说明本发明的技术方案而非限制。尽管参照实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，对本发明的技术方案进行修改或者等同替换，都不脱离本发明技术方案的精神和范围，其均应涵盖在本发明的权利要求范围当中。

Claims

1.一种基于FPGA的数据信息快速排序方法，其特征在于，该方法包括：

所述内部缓存大小包括：缓存宽度和缓存深度；所示缓存宽度为数据点的数量，所述缓存深度为待排序的数据序列的数据点对应的最大值；

步骤2)从外部读入待排序的数据序列中的第i个数据点，将读入的第i个数据点作为缓存地址与其对应的数据区一一映射，并逐个存入步骤1)建立的缓存中；

步骤3)在步骤2)读入第i个数据点时，在FPGA内部更新最大值数据寄存器和最小值数据寄存器，对应的记录待排序的数据序列中的最大值数据点与最小值数据点；

步骤5)根据所需要的排序情况，对缓存后的待排序的数据序列进行对应的排序，逐个读取每个数据点，完成排序；

待排序数据放入对应的缓存地址后，将与该缓存地址对应的数据区flag标记为1，无数据放入对应的缓存地址后，将与该缓存地址对应的数据区flag标记为0；如果序列中有重复数据，则对重复数据进行累加计数。

2.根据权利要求1所述的基于FPGA的数据信息快速排序方法，其特征在于，所述步骤5)具体包括：

对读出的每个缓存地址对应的数据区中的数值进行判断；

3.根据权利要求1所述的基于FPGA的数据信息快速排序方法，其特征在于，所述步骤5)具体包括：

对读出的每个缓存地址对应的数据区中的数值进行判断；

4.一种基于FPGA的数据信息快速排序系统，其特征在于，该系统包括：

缓存建立模块，用于确定待排序的数据序列的内部缓存大小，并建立缓存；其中，所述待排序的数据序列包括多个数据点；

所述内部缓存大小包括：缓存宽度和缓存深度；所示缓存宽度为数据点的数量，所述缓存深度为待排序的数据序列的数据点对应的最大值；和

排序模块，用于从外部读入待排序的数据序列中的第i个数据点，将读入的第i个数据点作为缓存地址与其对应的数据区一一映射，并逐个存入建立的缓存中；

在读入第i个数据点时，在FPGA内部更新最大值数据寄存器和最小值数据寄存器，对应的记录待排序的数据序列中的最大值数据点与最小值数据点；

重复排序模块所执行的过程，直到将待排序的数据序列中的每个数据点作为缓存地址和对应的数据区写入缓存中，得到缓存后的待排序的数据序列，同时在重复上述过程中，更新最大值数据点和最小值数据点，得到缓存后的待排序的数据序列中的最大值数据点与最小值数据点；

待排序数据放入对应的缓存地址后，将与该缓存地址对应的数据区flag标记为1，无数据放入对应的缓存地址后，将与该缓存地址对应的数据区flag标记为0；如果序列中有重复数据，则对重复数据进行累加计数；

5.一种计算机设备，包括存储器、处理器及存储在所述存储器上并可在所述处理器上运行的计算机程序，其特征在于，所述处理器执行所述计算机程序时实现权利要求1-3中任一项所述的方法。

6.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质存储有计算机程序，所述计算机程序当被处理器执行时使所述处理器执行权利要求1-3中任一项所述的方法。