CN113886299B - 一种基于Aurora改进链路协议的AXI Stream协议高速并串转换系统 - Google Patents

一种基于Aurora改进链路协议的AXI Stream协议高速并串转换系统 Download PDF

Info

Publication number
CN113886299B
CN113886299B CN202111121051.6A CN202111121051A CN113886299B CN 113886299 B CN113886299 B CN 113886299B CN 202111121051 A CN202111121051 A CN 202111121051A CN 113886299 B CN113886299 B CN 113886299B
Authority
CN
China
Prior art keywords
data
link
protocol
transmission
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202111121051.6A
Other languages
English (en)
Other versions
CN113886299A (zh
Inventor
汤也含
陈昕
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tongji University
Original Assignee
Tongji University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tongji University filed Critical Tongji University
Priority to CN202111121051.6A priority Critical patent/CN113886299B/zh
Publication of CN113886299A publication Critical patent/CN113886299A/zh
Application granted granted Critical
Publication of CN113886299B publication Critical patent/CN113886299B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/382—Information transfer, e.g. on bus using universal interface adapter
    • G06F13/385—Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1004—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's to protect a block of data words, e.g. CRC or checksum
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G06F13/4068—Electrical coupling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F2213/0002—Serial port, e.g. RS232C
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F2213/0004—Parallel ports, e.g. centronics
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F2213/38—Universal adapter
    • G06F2213/3852—Converter between protocols
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computer Security & Cryptography (AREA)
  • Quality & Reliability (AREA)
  • Communication Control (AREA)

Abstract

本发明涉及一种基于Aurora改进链路协议的AXI Stream协议高速并串转换系统，该系统包括：协议层：经AXI Stream接口实现和AXI Stream总线通信；链路层：数据发送、数据接收以及链路状态的控制；物理层：完成对数据的串行传输编解码和数据的串化/解串。此外，系统还包括低功耗管理单元，所述的低功耗管理单元根据不同工作状态需要将系统的工作时钟划分为不同时钟域，在系统不同工作状态下通过门控时钟技术实现对不同时钟域的控制。与现有技术相比，本发明具有传输可靠，实现开销小，功耗低等优点。

Description

一种基于Aurora改进链路协议的AXI Stream协议高速并串转 换系统
技术领域
本发明涉及数据传输技术领域，尤其是涉及一种基于Aurora改进链路协议的AXIStream协议高速并串转换系统。
背景技术
从20世纪50年代开始，集成电路规模依据摩尔定律稳步提升，半导体行业的飞速发展让片上系统功能越发强大的同时也使得SoC的设计规模越发庞大。原型验证也因为设计规模的增加需要跨越多块FPGA实现系统互联，这也产生了AMBA总线协议的信号数目和单片FPGA有限的端口数目之间的冲突。
例如文献1“一款多核处理器FPGA验证平台的设计与实现”(朱英,陈诚,许晓红,李彦哲.，计算机研究与发展,2014,51(06):1295-1303.)中将复杂的多核处理器设计分块到多个FPGA平台。文献中采用基于LVDS源同步传输方式的时分复用传输实现来解决FPGA之间的通信问题。这种方式能很好地解决因跨FPGA通信导致的端口数目紧张问题，而数据的传输带宽也因采用LVDS方式，通过时钟和数据一起发送提高了传输速度，但时分复用方式也会导致通信速度的降低。
相比之下，文献2“A flexible FPGA-to-FPGAcommunication system”(A.Wu,X.Jin,X.Du and S.Guo,2017 19th International Conference on AdvancedCommunication Technology(ICACT),Bongpyeong,2017,pp.836-843.)中提出采用PCIe和Ethernet的混合设计方式，实现片内总线的高速串行传输系统模块化。而PCIe和Ethernet是当前应用较为广泛的高速串行协议，通过这种方式提升了系统兼容性。但这类复杂的高速串行协议也增加了系统的实现开销。
发明内容
本发明的目的就是为了克服上述现有技术存在的缺陷而提供一种基于Aurora改进链路协议的AXI Stream协议高速并串转换系统。
本发明的目的可以通过以下技术方案来实现：
一种基于Aurora改进链路协议的AXI Stream协议高速并串转换系统，该系统包括：
协议层：经AXI Stream接口实现和AXI Stream总线通信；
链路层：数据发送、数据接收以及链路状态的控制；
物理层：完成对数据的串行传输编解码和数据的串化/解串。
优选地，所述的协议层包括AXI Stream主接口、AXI Stream从接口。
优选地，所述的链路层包括：
链路层数据发送模块：链路层在接收到协议层数据后完成对数据的打包并根据当前采用的校验方式加装校验码后传输至物理层；
链路层数据接收模块：链路层在接收到物理层的数据后，完成对数据的解析和验证并剥离起始帧、结束帧和检验数据部分；
链路层控制模块：根据链路工作状态之间的转换关系实现链路状态的控制，同时通过滑动窗口方式检测固定时间内接收到的错误数据包个数，选择采用的传输纠错方案。
优选地，所述的链路层数据发送模块包括：
发送数据预处理单元：接收协议层数据，对数据进行起始帧和结束帧的添加并根据当前的校验方式添加校验数据；
发送缓冲单元：接收并暂存发送数据预处理单元预处理后的数据，并向发送仲裁单元提出数据发送请求；
链路控制字生成单元：接收到链路控制命令后，添加CRC5校验码以及起始帧和结束帧，并向发送仲裁单元提出链路控制字发送请求；
发送仲裁单元：根据数据发送请求和链路控制字发送请求的优先级选择将数据或链路控制字传输至物理层。
优选地，所述的链路层数据接收模块包括：
接收数据预处理单元：接收物理层的数据，根据接收数据的帧头类型，判别接收到的为链路控制字或通信数据；
链路控制字校验单元：对链路控制字进行校验，并将数据剥离起始帧和结束帧后发送至链路层控制模块进行解析；
接收数据校验单元：对通信数据进行校验，并将数据发送至协议层。
优选地，所述的链路层控制模块根据信噪比选择传输纠错方案，具体地：低信噪比条件下采用前向纠错RS编码方式传输纠错，高信噪比条件下采用GBN自动重传方式传输纠错。
优选地，所述的物理层包括：
8b/10b编解码单元：对接收的链路层数据进行传输编码，或对接收到的串行数据进行传输码解码；
串化/解串单元：对传输编码数据在信号线上进行串行传输，或对接收到的串行数据进行解串形成并行数据。
优选地，该系统还包括低功耗管理单元，所述的低功耗管理单元根据不同工作状态需要将系统的工作时钟划分为不同时钟域，在系统不同工作状态下通过门控时钟技术实现对不同时钟域的控制。
优选地，系统的工作时钟划分为三个时钟域，包括发送时钟域、接收时钟域和全局时钟域。
优选地，系统不同工作状态下对时钟域的控制包括：在系统全双工工作状态下，三个时钟域全部开启；在仅发送状态下，开启全局时钟域和发送时钟域；在仅接收状态下，系统仅开启全局时钟域和接收时钟域；在休眠状态下，系统关闭所有时钟域；其他状态下，仅开启全局时钟域。
与现有技术相比，本发明具有如下优点：
1、本发明采用基于Aurora改进链路协议的设计方案降低了系统的实现开销，并增加GBN-RS传输纠错方案改善系统的数据通信可靠性。
2、本发明通过滑动窗口对固定周期内接收到的错误数据包个数进行检测，把握当前系统的通信状况并自主选择采用传输纠错方案，增强系统在通信状况差的情况下的数据传输效率。
3、本发明采用动态功耗管理方式，根据系统工作状态的变化对不同时钟域进行管理，从而降低系统功耗。
附图说明
图1为本发明一种基于Aurora改进链路协议的AXI Stream协议高速并串转换系统的结构框图；
图2本发明一种基于Aurora改进链路协议的AXI Stream协议高速并串转换系统的工作流程框图；
图3为本发明中链路状态转移图；
图4为实施例纯GBN方式和GBN-RS方式下数据传输效率比较；
图5为实施例具备动态管理和不具备动态管理时不同工作时钟频率下的功耗比较。
具体实施方式
下面结合附图和具体实施例对本发明进行详细说明。注意，以下的实施方式的说明只是实质上的例示，本发明并不意在对其适用物或其用途进行限定，且本发明并不限定于以下的实施方式。
实施例
本发明考虑到系统的实现开销，兼容性和可靠性等综合因素，本发明采用轻量级的Aurora协议为基础，并提出GBN-RS传输纠错方案对Aurora协议进行改进，增强传输可靠性同时保留系统实现开销低的特点。同时，为满足一般便携式设备对低功耗的需求，本发明增加动态功耗管理部分，根据系统实际需要控制时钟域的开启或关闭，在满足系统工作所需的前提下，能尽可能的降低系统功耗。
结合图1和图2，本实施例提供一种基于Aurora改进链路协议的AXI Stream协议高速并串转换系统，该系统包括：
协议层：经AXI Stream接口实现和AXI Stream总线通信；
链路层：数据发送、数据接收以及链路状态的控制；
物理层：完成对数据的串行传输编解码和数据的串化/解串。
以下对协议层、链路层和物理层进行具体说明。
一、协议层
协议层包括AXI Stream主接口、AXI Stream从接口，协议层部分具备AXI Stream主从双接口实现系统和AXI Stream总线的数据交互，该部分可兼容多种AXI Stream传输数据宽度。再通过异步FIFO保证异时钟域信号的同步并实现和链路层数据通信。
二、链路层
链路层包括：
链路层数据发送模块：链路层在接收到协议层数据后完成对数据的打包并根据当前采用的校验方式加装校验码后传输至物理层；
链路层数据接收模块：链路层在接收到物理层的数据后，完成对数据的解析和验证并剥离起始帧、结束帧和检验数据部分；
链路层控制模块：根据链路工作状态之间的转换关系实现链路状态的控制，同时通过滑动窗口方式检测固定时间内接收到的错误数据包个数，选择采用的传输纠错方案。
链路层数据发送模块包括：
发送数据预处理单元：接收协议层数据，对数据进行起始帧和结束帧的添加并根据当前的校验方式添加校验数据；
发送缓冲单元：接收并暂存发送数据预处理单元预处理后的数据，并向发送仲裁单元提出数据发送请求；
链路控制字生成单元：接收到链路控制命令后，添加CRC5校验码以及起始帧和结束帧，并向发送仲裁单元提出链路控制字发送请求；
发送仲裁单元：根据数据发送请求和链路控制字发送请求的优先级选择将数据或链路控制字传输至物理层。
链路层数据接收模块包括：
接收数据预处理单元：接收物理层的数据，根据接收数据的帧头类型，判别接收到的为链路控制字或通信数据；
链路控制字校验单元：对链路控制字进行校验，并将数据剥离起始帧和结束帧后发送至链路层控制模块进行解析；
接收数据校验单元：对通信数据进行校验，并将数据发送至协议层。
链路层从功能模块上分为发送、接收和控制三个部分。在发送部分中，包括实现发送数据的打包并发送和链路控制字的生成并发送两个功能。发送数据在发送数据预处理单元中完成对发送数据起始帧和结束帧的添加并根据当前的校验方式添加校验数据，后将发送数据传输至发送缓冲单元，实现对发送数据的暂存，发送缓冲单元在存在需发送数据时，向发送仲裁单元提出数据发送申请。链路控制字生成单元在接收到链路控制命令后，添加CRC5校验码和起始帧，结束帧，并向发送仲裁单元提出链路控制字发送请求。发送仲裁单元根据两个发送请求的优先级来选择将数据或链路控制字传输至物理层。接收部分中，包括数据接收处理和链路控制字接收处理两个功能。物理层数据先由接收数据预处理单元根据接收数据的帧头类型，判别接收到的为链路控制字或一般通信数据。如果为链路控制字，则经链路控制字校验单元完成链路控制字的校验并将正确数据剥离起始帧和结束帧后发送至链路控制单元进行解析。一般通信数据则经由接收数据校验单元根据当前校验方式完成对数据的校验，并将正确接收数据发送至协议层。校验结果则发送至链路控制单元。
链路层控制模块根据信噪比选择传输纠错方案，具体地：低信噪比条件下采用前向纠错RS编码方式传输纠错，高信噪比条件下采用GBN自动重传方式传输纠错。链路层控制模块根据图3所示的状态转移图实现链路各状态之间的转移。并完成校验方式的选择及链路控制命令的生成和解析。
三、物理层
物理层包括：
8b/10b编解码单元：对接收的链路层数据进行传输编码，或对接收到的串行数据进行传输码解码；
串化/解串单元：对传输编码数据在信号线上进行串行传输，或对接收到的串行数据进行解串形成并行数据。
物理层在发送数据时，将接收到的链路层数据在进行8b/10b编码后串化传输。接收数据则解串再进行8b/10b解码后传输至链路层。
此外，为了降低系统功耗，系统采用动态功耗管理方式，根据系统工作状态的变化对不同时钟域进行管理。具体地，系统设置低功耗管理单元，低功耗管理单元根据不同工作状态需要将系统的工作时钟划分为不同时钟域，在系统不同工作状态下通过门控时钟技术实现对不同时钟域的控制。系统的工作时钟划分为三个时钟域，包括发送时钟域、接收时钟域和全局时钟域。系统不同工作状态下对时钟域的控制包括：在系统全双工工作状态下，三个时钟域全部开启；在仅发送状态下，开启全局时钟域和发送时钟域；在仅接收状态下，系统仅开启全局时钟域和接收时钟域；在休眠状态下，系统关闭所有时钟域；其他状态下，仅开启全局时钟域。
本实施例中，采用滑动窗口方式对最新接收到的256个数据包进行检测，当接收到的错误数据包个数小于或等于17个时，采用CRC32作为数据校验码，否则采用RS码方式进行数据传输。
本实施例中，分别做了两次比较，第一次为传输数据包长度为256字节时，采用纯GBN传输方式和GBN-RS传输方式时，系统数据传输效率的对比；第二次为系统有动态功耗管理单元和没有动态功耗管理单元情况下，系统的功耗性能比较。仿真结果如图4和图5所示。
图4比较了传输数据包长度为256字节时，不同传输方式对系统传输效率的影响。从图4中可以看出，采用GBN-RS方式，能有效改善在低信噪比情况下的数据传输效率。数据传输效率的上升点远大于纯GBN方式，且数据传输效率上升趋势曲线也略优于纯GBN方式。图5给出了系统在有无动态功耗管理的条件下功耗的仿真对比结果。从图5中可以看出，动态功耗管理能有效降低系统的功耗情况。
AXI Stream总线作为一种适合于大吞吐量数据传输的片内总线协议，被广泛应用于多种集成电路的设计当中。本发明基于Aurora链路协议设计实现AXI Stream协议的高速串行传输方案。通过对传输纠错技术的研究，提出GBN-RS传输纠错方案，结合Aurora链路协议，旨在提升链路协议的传输可靠性和低信噪比条件下的数据传输效率。同时，分析系统在通信过程中各部分所需要承担的功能和需要的条件，划分不同的时钟域，利用门控时钟技术完成动态功耗管理的设计。仿真结果表明，本发明在实现AXI Stream高速串行传输的技术上，保障了系统数据传输的可靠性，并在更大范围的信噪比条件中拥有良好的数据传输效率，同时具备低功耗功能。
上述实施方式仅为例举，不表示对本发明范围的限定。这些实施方式还能以其它各种方式来实施，且能在不脱离本发明技术思想的范围内作各种省略、置换、变更。

Claims (7)

1.一种基于Aurora改进链路协议的AXI Stream协议高速并串转换系统，其特征在于，该系统包括：
协议层：经AXI Stream接口实现和AXI Stream总线通信；
链路层：数据发送、数据接收以及链路状态的控制；
物理层：完成对数据的串行传输编解码和数据的串化/解串；
该系统还包括低功耗管理单元，所述的低功耗管理单元根据不同工作状态需要将系统的工作时钟划分为不同时钟域，在系统不同工作状态下通过门控时钟技术实现对不同时钟域的控制；
系统的工作时钟划分为三个时钟域，包括发送时钟域、接收时钟域和全局时钟域；
系统不同工作状态下对时钟域的控制包括：在系统全双工工作状态下，三个时钟域全部开启；在仅发送状态下，开启全局时钟域和发送时钟域；在仅接收状态下，系统仅开启全局时钟域和接收时钟域；在休眠状态下，系统关闭所有时钟域；其他状态下，仅开启全局时钟域。
2.根据权利要求1所述的一种基于Aurora改进链路协议的AXI Stream协议高速并串转换系统，其特征在于，所述的协议层包括AXI Stream主接口、AXI Stream从接口。
3.根据权利要求1所述的一种基于Aurora改进链路协议的AXI Stream协议高速并串转换系统，其特征在于，所述的链路层包括：
链路层数据发送模块：链路层在接收到协议层数据后完成对数据的打包并根据当前采用的校验方式加装校验码后传输至物理层；
链路层数据接收模块：链路层在接收到物理层的数据后，完成对数据的解析和验证并剥离起始帧、结束帧和检验数据部分；
链路层控制模块：根据链路工作状态之间的转换关系实现链路状态的控制，同时通过滑动窗口方式检测固定时间内接收到的错误数据包个数，选择采用的传输纠错方案。
4.根据权利要求3所述的一种基于Aurora改进链路协议的AXI Stream协议高速并串转换系统，其特征在于，所述的链路层数据发送模块包括：
发送数据预处理单元：接收协议层数据，对数据进行起始帧和结束帧的添加并根据当前的校验方式添加校验数据；
发送缓冲单元：接收并暂存发送数据预处理单元预处理后的数据，并向发送仲裁单元提出数据发送请求；
链路控制字生成单元：接收到链路控制命令后，添加CRC5校验码以及起始帧和结束帧，并向发送仲裁单元提出链路控制字发送请求；
发送仲裁单元：根据数据发送请求和链路控制字发送请求的优先级选择将数据或链路控制字传输至物理层。
5.根据权利要求3所述的一种基于Aurora改进链路协议的AXI Stream协议高速并串转换系统，其特征在于，所述的链路层数据接收模块包括：
接收数据预处理单元：接收物理层的数据，根据接收数据的帧头类型，判别接收到的为链路控制字或通信数据；
链路控制字校验单元：对链路控制字进行校验，并将数据剥离起始帧和结束帧后发送至链路层控制模块进行解析；
接收数据校验单元：对通信数据进行校验，并将数据发送至协议层。
6.根据权利要求3所述的一种基于Aurora改进链路协议的AXI Stream协议高速并串转换系统，其特征在于，所述的链路层控制模块根据信噪比选择传输纠错方案，具体地：低信噪比条件下采用前向纠错RS编码方式传输纠错，高信噪比条件下采用GBN自动重传方式传输纠错。
7.根据权利要求1所述的一种基于Aurora改进链路协议的AXI Stream协议高速并串转换系统，其特征在于，所述的物理层包括：
8b/10b编解码单元：对接收的链路层数据进行传输编码，或对接收到的串行数据进行传输码解码；
串化/解串单元：对传输编码数据在信号线上进行串行传输，或对接收到的串行数据进行解串形成并行数据。
CN202111121051.6A 2021-09-24 2021-09-24 一种基于Aurora改进链路协议的AXI Stream协议高速并串转换系统 Active CN113886299B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202111121051.6A CN113886299B (zh) 2021-09-24 2021-09-24 一种基于Aurora改进链路协议的AXI Stream协议高速并串转换系统

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202111121051.6A CN113886299B (zh) 2021-09-24 2021-09-24 一种基于Aurora改进链路协议的AXI Stream协议高速并串转换系统

Publications (2)

Publication Number Publication Date
CN113886299A CN113886299A (zh) 2022-01-04
CN113886299B true CN113886299B (zh) 2024-03-26

Family

ID=79006430

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111121051.6A Active CN113886299B (zh) 2021-09-24 2021-09-24 一种基于Aurora改进链路协议的AXI Stream协议高速并串转换系统

Country Status (1)

Country Link
CN (1) CN113886299B (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101478373A (zh) * 2009-01-16 2009-07-08 北京航空航天大学 一种信源信道编码联合优化的自适应差错控制方法
CN109446143A (zh) * 2018-10-16 2019-03-08 武汉精立电子技术有限公司 一种基于fpga的数据串行传输控制系统及方法
CN111131091A (zh) * 2019-12-25 2020-05-08 中山大学 一种面向片上网络的片间互连方法和系统

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006073323A1 (en) * 2004-12-29 2006-07-13 Intel Corporation Forward error correction and automatic repeat request joint operation for a data link layer

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101478373A (zh) * 2009-01-16 2009-07-08 北京航空航天大学 一种信源信道编码联合优化的自适应差错控制方法
CN109446143A (zh) * 2018-10-16 2019-03-08 武汉精立电子技术有限公司 一种基于fpga的数据串行传输控制系统及方法
CN111131091A (zh) * 2019-12-25 2020-05-08 中山大学 一种面向片上网络的片间互连方法和系统

Also Published As

Publication number Publication date
CN113886299A (zh) 2022-01-04

Similar Documents

Publication Publication Date Title
KR101645502B1 (ko) 다중―프로토콜 ｓｅｒｅｄｓ ｐｈｙ 장치
CN108132897B (zh) 一种基于zynq平台软核的srio控制器
CN108107827B (zh) 一种基于zynq平台软核的srio控制方法
US7243173B2 (en) Low protocol, high speed serial transfer for intra-board or inter-board data communication
CN111131091A (zh) 一种面向片上网络的片间互连方法和系统
CN103714029A (zh) 新型二线同步通信协议及应用
US20080084862A1 (en) Apparatus and method for data processing having an on-chip or off-chip interconnect between two or more devices
CN102752180A (zh) Can总线网络节点的实现方法
CN111352887B (zh) 一种pci总线到可配置帧长度串行总线适配和传输方法
US8626975B1 (en) Communication interface with reduced signal lines
CN101163148A (zh) 支持非标准速率的以太网传输方法及相应装置和接入设备
CN113886299B (zh) 一种基于Aurora改进链路协议的AXI Stream协议高速并串转换系统
CN109710550B (zh) 一种基于双缓存的帧长度不固定rs422数据通信系统
CN114442514B (zh) 一种基于fpga的usb3.0/3.1控制系统
US11853250B2 (en) Interconnect interface
CN107851077B (zh) 采用嵌入式边带通信的串行总线
CN111966623A (zh) Mcu与多个fpga使用spi进行实时全双工可靠通信的方法
CN216673023U (zh) 一种mlvds总线的高可靠通讯协议模块
CN112835834A (zh) 数据传输系统
CN1581126A (zh) Iic总线控制系统及其实现方法
Peng et al. FlexRay bus data fault diagnosis based on Zynq
CN213517996U (zh) 一种工业控制系统
CN114697153B (zh) 一种通过光纤实现a429总线超长距离传输的方法
Cao et al. Working principle and application analysis of UART
CN221008254U (zh) 一种用于并行背板总线通信方式的lvds信号转换装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant