CN113791754A - 运算电路、芯片和板卡 - Google Patents

Abstract

本披露公开了一种运算电路、芯片和板卡。该运算电路可以实现为计算装置包括在组合处理装置中，该组合处理装置还可以包括接口装置和其他处理装置。该计算装置与其他处理装置进行交互，共同完成用户指定的计算操作。组合处理装置还可以包括存储装置，该存储装置分别与计算装置和其他处理装置连接，用于存储该计算装置和其他处理装置的数据。本披露的方案对运算电路进行优化，实现多维运算电路阵列，以利于诸如卷积运算一类的多维数据的运算，有助于提高诸如神经网络的运算速度。

Description

运算电路、芯片和板卡

技术领域

本披露一般地涉及电路领域。更具体地，本披露涉及一种运算电路、芯片和板卡。

背景技术

目前，深度学习(Deep Learning)已经成为机器学习中的重要分支，也大力助推着人工智能(AI)的发展。深度学习的核心技术——深度神经网络(DNN)已在诸多行业有着广泛的应用。

神经网络模型中存在大量的乘法、加法、乘法与加法的混合运算，卷积层是神经网络模型中的常用隐含层之一，其通过卷积运算对输入数据进行特征提取。神经网络模型中包含了大量的卷积运算，卷积运算的计算性能极大地影响整个神经网络模型的计算性能。此外，神经网络模型中通常为多维数据的运算，现有的运算方式往往采用将运算平铺开的方式。这种运算过程与原有神经网络模型中的含义解耦，导致一些可以利用的信息丢失，无法有效利用。

发明内容

为了至少解决如上所提到的一个或多个技术问题，本披露提出了一种运算电路，其通过构造具有至少三个维度的多维运算电路阵列，可以将诸如神经网络模型的多维数据的运算直接映射到多维运算电路阵列上，从而能够有效契合神经网络模型的多维数据结构，有助于提高程序员的使用效率，并进一步提高神经网络模型的运算速度。

在第一方面中，本披露实施例提供了一种运算电路，包括具有至少三个维度的运算电路阵列，其中：所述运算电路阵列的每个维度包括至少一种运算元件，所述运算电路阵列中的每个运算元件与至少一个维度上的至少一个相邻运算元件电性连接，并且所述运算元件包括乘法运算器和/或加法运算器。

在一些实施例中，所述运算电路阵列为三维运算电路阵列，并且每个维度包括多个运算元件，相邻的运算元件电性连接，每个运算元件包括含有乘法运算器和加法运算器的乘累加器，以实现乘累加运算。

在一些实施例中，所述运算电路阵列用于按如下执行卷积运算：启用所述运算电路阵列中与所述卷积运算的卷积核维度尺寸相同的运算元件阵列，其中所述卷积核为三维数组；将对应同一输出通道Co值的卷积核元素一一对应地加载到所述运算元件阵列中的各个运算元件；将输入数据元素在所述运算元件阵列中按指定方向传递；以及所述运算元件阵列中的每个运算元件将分配的卷积核元素与传递的输入数据元素进行乘法运算，并与从其相邻运算元件传递的运算结果进行累加后按指定方向传递。

在第二方面中，本披露实施例提供了一种芯片，其包括前述第一方面的运算电路。

在第三方面中，本披露实施例提供了一种板卡，其包括前述第二方面的芯片。

通过如上所提供的运算电路、芯片和板卡，本披露实施例的方案通过提供至少三维运算电路阵列，可以与诸如神经网络模型中的至少三维数据进行映射，从而运算过程与神经网络模型中的含义耦合，可以充分利用有效信息。此外，在一些实施例中，基于这种三维运算电路阵列的卷积运算可以充分利用数据的复用性，通过提高数据复用来降低数据访问需求，从而提高整体的运算效率。

附图说明

通过参考附图阅读下文的详细描述，本公开示例性实施方式的上述以及其他目的、特征和优点将变得易于理解。在附图中，以示例性而非限制性的方式示出了本公开的若干实施方式，并且相同或对应的标号表示相同或对应的部分，其中：

图1示出本披露实施例的板卡的结构图；

图2示出本披露实施例的组合处理装置的结构图；

图3示出本披露实施例的单核或多核计算装置的处理器核的内部结构示意图；

图4示出了根据本披露实施例的多维运算电路阵列的示意性结构图；

图5示出了可以应用本披露实施例的示例性卷积运算原理示例；以及

图6示出了根据本披露一个实施例的卷积运算过程。

具体实施方式

下面将结合本披露实施例中的附图，对本披露实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本披露一部分实施例，而不是全部的实施例。基于本披露中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本披露保护的范围。

应当理解，本披露的权利要求、说明书及附图中可能出现的术语“第一”、“第二”、“第三”和“第四”等是用于区别不同对象，而不是用于描述特定顺序。本披露的说明书和权利要求书中使用的术语“包括”和“包含”指示所描述特征、整体、步骤、操作、元素和/或组件的存在，但并不排除一个或多个其它特征、整体、步骤、操作、元素、组件和/或其集合的存在或添加。

还应当理解，在本披露说明书中所使用的术语仅仅是出于描述特定实施例的目的，而并不意在限定本披露。如在本披露说明书和权利要求书中所使用的那样，除非上下文清楚地指明其它情况，否则单数形式的“一”、“一个”及“该”意在包括复数形式。还应当进一步理解，在本披露说明书和权利要求书中使用的术语“和/或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。

如在本说明书和权利要求书中所使用的那样，术语“如果”可以依据上下文被解释为“当...时”或“一旦”或“响应于确定”或“响应于检测到”。

下面结合附图来详细描述本披露的具体实施方式。

图1示出本披露实施例的一种板卡10的结构示意图。如图1所示，板卡10包括芯片101，其是一种系统级芯片(System on Chip，SoC)，或称片上系统，集成有一个或多个组合处理装置，组合处理装置是一种人工智能运算单元，用以支持各类深度学习和机器学习算法，满足计算机视觉、语音、自然语言处理、数据挖掘等领域复杂场景下的智能处理需求。特别是深度学习技术大量应用在云端智能领域，云端智能应用的一个显著特点是输入数据量大，对平台的存储能力和计算能力有很高的要求，此实施例的板卡10适用在云端智能应用，具有庞大的片外存储、片上存储和强大的计算能力。

芯片101通过对外接口装置102与外部设备103相连接。外部设备103例如是服务器、计算机、摄像头、显示器、鼠标、键盘、网卡或wifi接口等。待处理的数据可以由外部设备103通过对外接口装置102传递至芯片101。芯片101的计算结果可以经由对外接口装置102传送回外部设备103。根据不同的应用场景，对外接口装置102可以具有不同的接口形式，例如PCIe接口等。

板卡10还包括用于存储数据的存储器件104，其包括一个或多个存储单元105。存储器件104通过总线与控制器件106和芯片101进行连接和数据传输。板卡10中的控制器件106配置用于对芯片101的状态进行调控。为此，在一个应用场景中，控制器件106可以包括单片机(Micro Controller Unit，MCU)。

图2是示出此实施例的芯片101中的组合处理装置的结构图。如图2中所示，组合处理装置20包括计算装置201、接口装置202、处理装置203和存储装置204。

计算装置201配置成执行用户指定的操作，主要实现为单核智能处理器或者多核智能处理器，用以执行深度学习或机器学习的计算，其可以通过接口装置202与处理装置203进行交互，以共同完成用户指定的操作。

接口装置202用于在计算装置201与处理装置203间传输数据和控制指令。例如，计算装置201可以经由接口装置202从处理装置203中获取输入数据，写入计算装置201片上的存储装置。进一步，计算装置201可以经由接口装置202从处理装置203中获取控制指令，写入计算装置201片上的控制缓存中。替代地或可选地，接口装置202也可以读取计算装置201的存储装置中的数据并传输给处理装置203。

处理装置203作为通用的处理装置，执行包括但不限于数据搬运、对计算装置201的开启和/或停止等基本控制。根据实现方式的不同，处理装置203可以是中央处理器(central processing unit，CPU)、图形处理器(graphics processing unit，GPU)或其他通用和/或专用处理器中的一种或多种类型的处理器，这些处理器包括但不限于数字信号处理器(digital signal processor，DSP)、专用集成电路(application specificintegrated circuit，ASIC)、现场可编程门阵列(field-programmable gate array，FPGA)或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件等，并且其数目可以根据实际需要来确定。如前所述，仅就本披露的计算装置201而言，其可以视为具有单核结构或者同构多核结构。然而，当将计算装置201和处理装置203整合共同考虑时，二者视为形成异构多核结构。

存储装置204用以存储待处理的数据，其可以是DRAM，为DDR内存，大小通常为16G或更大，用于保存计算装置201和/或处理装置203的数据。

图3示出了计算装置201为单核或多核装置时处理核的内部结构示意图。计算装置301用以处理计算机视觉、语音、自然语言、数据挖掘等输入数据，计算装置301包括三大模块：控制模块31、运算模块32及存储模块33。

控制模块31用以协调并控制运算模块32和存储模块33的工作，以完成深度学习的任务，其包括取指单元(instruction fetch unit，IFU)311及指令译码单元(instructiondecode unit，IDU)312。取指单元311用以获取来自处理装置203的指令，指令译码单元312则将获取的指令进行译码，并将译码结果作为控制信息发送给运算模块32和存储模块33。

运算模块32包括向量运算单元321及矩阵运算单元322。向量运算单元321用以执行向量运算，可支持向量乘、加、非线性变换等复杂运算；矩阵运算单元322负责深度学习算法的核心计算，即矩阵乘及卷积。

存储模块33用来存储或搬运相关数据，包括神经元存储单元(neuron RAM，NRAM)331、权值存储单元(weight RAM，WRAM)332、直接内存访问模块(direct memory access，DMA)333。NRAM 331用以存储输入神经元、输出神经元和计算后的中间结果；WRAM 332则用以存储深度学习网络的卷积核，即权值；DMA 333通过总线34连接DRAM 204，负责计算装置301与DRAM 204间的数据搬运。

以上结合图1-图3对本公开的硬件架构及其内部结构进行了详细的描述。可以理解的是上述描述仅仅是示例性的而非限制性的。根据不同的应用场景和硬件规格，本领域技术人员也可以对本公开的板卡及其内部结构进行改变，而这些改变依然落入本公开的保护范围内。本披露的实施例基于前述硬件环境，提供一种运算电路，其可以用于实现例如图3中的运算模块32中的各种电路，包括但不限于向量运算单元321和矩阵运算单元322。

如背景技术中所提到的，现有的针对多维数据的运算方式通常是将运算平铺开，采用二维结构甚至是一维结构进行运算。例如以具有WHC(宽度W、高度H、通道C)三维结构的神经元为例，往往以某一维度(例如W)优先，进行遍历循环展开，从而将W/H维度合并为一个维度。甚至可能定义维度优先顺序，例如C->W->H，从而将三个维度合并为一个维度进行运算。这样的运算过程与原有神经网络的含义解耦，导致一些可以利用的信息丢失，无法有效利用。

本披露实施例提供了一种多维运算电路阵列，其可以有效契合神经网络的多维数据结构，有助于提高程序员的使用效率，并进一步提高神经网络的运算速度。进一步地，本披露实施例还提供了一种利用多维运算电路阵列进行卷积运算的方案，其能够充分利用卷积运算中的数据复用特性和多维运算电路阵列与多维数据的映射关系，降低数据访存带宽需求，提高整体运算性能。

图4示出了根据本披露实施例的一种多维运算电路阵列的示意性结构图。在本披露实施例中，多维运算电路阵列具有至少三个维度，以与神经网络模型中常见的三维数据相映射。可以理解，当需要与更高维度的数据进行映射时，可以相应地构造更高维度的运算电路阵列。出于示例描述的目的，图4中以三维运算电路阵列为例进行图示和说明。

如图所示，三维运算电路阵列400包括三个维度，可以分别称为宽度W、高度H和深度D。每个维度包括至少一种运算元件(PE)401，这些运算元件可以包括乘法运算器和/或加法运算器。进一步地，运算电路阵列中的每个运算元件与至少一个维度上的至少一个相邻运算元件电性连接。

此处的“相邻”是指在同一维度上相邻，例如同宽度、同高度或同深度等。例如以X、Y、Z坐标来指示三维空间中的运算元件，则在一些实施例中，PE(X,Y,Z)可与PE(X-1,Y,Z)、PE(X+1,Y,Z)、PE(X,Y-1,Z)、PE(X,Y+1,Z)、PE(X,Y,Z-1)和PE(X,Y,Z+1)电性相连。

在图4所示的实施例中，三维运算电路阵列的每个维度包括多个运算元件，相邻的运算元件电性连接。

在一些实施例中，为了支持神经网络中的常用运算，例如乘累加运算，每个运算元件可以包括含有乘法运算器和加法运算器的乘累加器，以实现乘累加运算。

图5示出了可以应用本披露实施例的示例性卷积运算原理示例，以便更好地理解在本披露实施例的多维运算电路阵列上执行卷积运算的方案。如图所示，例如神经网络模型中的卷积层可以执行卷积运算，通过对输入特征图(也称为输入数据、神经元或输入神经元)应用卷积核(也称为滤波器、权值等)做卷积处理，从而进行特征提取。

图中示例性示出了大小为6×6×3的输入数据，其可以表示3个6×6大小的输入特征图(即6×6×3的三维矩阵)，分别表示三个不同的特征。此示例中特征图的宽度W为6，高度H也为6。输入特征图的数量也可以称为输入通道数Ci。例如图中示例输入有3个特征图，也称为3个特征通道或3个输入通道。

图中还示例性示出了大小为2×3×3×3的卷积核，其可以表示2个3×3×3大小的立体卷积核(即2个3×3×3的三维矩阵)，每个立体卷积核(又称为滤波器)又具有3个不同的3×3大小的二维卷积核，对应输入的3个不同的特征图。立体卷积核的数量可以称为输出通道数Co，此示例中为2。每个立体卷积核中，二维卷积核的数量可以称为输入通道数Ci，其与输入特征图的通道数一致。每个二维卷积核具有相应的宽度Kw和高度Kh，在此示例中Kw和Kh均为3。

输入特征图与滤波器的卷积结果输出2个4×4大小的特征图。其中，输入特征图与上方的立体卷积核的卷积结果得到上方的1个4×4的输出特征图，输入特征图与下方的立体卷积核的卷积结果得到下方的1个4×4的输出特征图。输出特征图中每个位置上的值由每个输入特征图的对应区块和对应卷积核做二维卷积运算之后再加和得到。例如，图中示出了上方的输出特征图上(0,0)位置的值(也即卷积输出点)由输入特征图中黑色立方体框出的区块与上方的立体卷积核进行二维卷积运算得到3个值，再加和得到最终值。

在本披露实施例中，每个卷积输出点具有对应的卷积窗口，或称为感受野，感受野的形状等于卷积核的形状，例如图中输出特征图上(0,0)位置的卷积输出点的感受野是图中的3×3×3的黑色立方体框。每个卷积输出点的值对应于其感受野内的输入特征图与权值的对位乘累加结果。可以理解，在本披露实施例中，感受野是相对于单个卷积层而言的，当前层的输入特征图中某个位置的特征向量是由前一层固定区域的输入计算出来的，这个区域就是这个位置的感受野。

为了得到其他位置的输出，可以在输入特征图上移动卷积核的位置，也即移动卷积输出点的感受野。在图中示例中，卷积步长(Sx，Sy)为(1,1)，当横向(宽度方向)向右或纵向(高度方向)向下移动一格后做卷积运算，可以分别得到上方的输出特征图上(0,1)或(1,0)位置的值。

从上面的描述可知，在神经网络的一个卷积层中，有一组输入特征图，共包含H×W×Ci个信息，其中H和W分别是输入特征图的高度和宽度，Ci是输入特征图的个数，也称为输入通道数。卷积层有Ci×Co个Kh×Kw大小的卷积核，其中Ci是输入通道数，Co是输出特征图的个数(或输出通道数)，Kh和Kw分别是卷积核的高度和宽度。输出特征图包含Ho×Wo×Co个信息，其中Ho和Wo分别是输出特征图的高度和宽度，Co是输出通道数。此外，在卷积运算中，还会涉及到卷积步长(Sx，Sy)，卷积步长的大小会影响输出特征图的尺寸。

从上述卷积运算的描述可以看出，由于输出通道Co维度的运算结果无需进行累加，因此当利用三维运算电路阵列来执行卷积运算时，可以根据输出通道Co维度来拆分卷积运算。

由此，在本披露的一些实施例中，当使用前述多维运算电路阵列进行卷积运算时，可以只启用运算电路阵列中与卷积运算的卷积核维度尺寸相同的运算元件阵列。此处的卷积核是指对应同一Co值的卷积核。例如，在图5的示例中，此时的卷积核维度尺寸是指3×3×3大小的立体卷积核的维度尺寸，因此可以仅启用3×3×3大小的运算元件阵列。

进一步地，在每个输出通道Co值的运算中，由于所启用的运算元件阵列的维度大小与卷积核维度大小匹配，因此在一些实施例中，可以将对应同一输出通道Co值的卷积核元素一一对应地加载到运算元件阵列中的各个运算元件。换言之，在针对每个Co值的运算中，各个运算元件中的卷积核元素是固定的，从而在同一Co值的不同卷积窗口之间复用相同的卷积核。

在一个实现中，运算元件阵列可以按如下映射关系分配同一Co值的卷积核元素：卷积核的宽度维度对应运算元件阵列的宽度维度；卷积核的高度维度对应运算元件阵列的高度维度；以及卷积核的输入通道维度对应运算元件阵列的深度维度。这种映射便于程序员对数据含义与运算关系的理解，从而提高程序员的使用效率。

进一步地，相邻的卷积窗口之间可以复用部分输入数据，由此可以减少频繁的片外访存。因此，在卷积核元素在各个运算元件中固定的情况下，可以通过将输入数据元素在各个运算元件上流动，来实现卷积运算中的卷积窗口移动的效果。

具体地，在一些实施例中，可以将输入数据元素在运算元件阵列中按指定方向传递。通过运算元件之间的这种数据传递来获得所需要的数据，而不需要从片上RAM或片外DDR获取数据，可以有效减少片外访存带宽，缓解访存压力。

进一步地，在一些实施例中，考虑卷积运算中的累加操作，运算元件阵列中的每个运算元件可以将分配的卷积核元素与传递的输入数据元素进行乘法运算，并与从其相邻运算元件传递的运算结果进行累加后按指定方向传递。

可选地或附加地，本披露实施例的运算电路还可以包括累加电路，此累加电路可以与所启用的运算元件阵列中深度维度上最后一面的各个运算元件电性连接，以将该最后一面的各个运算元件的运算结果进行累加，得到对应的输出数据元素。可以理解，此累加电路可以包括作为多维运算电路阵列的一部分，也可以位于多维运算电路阵列的外部，本披露实施例在此方面没有限制。

当针对当前输出通道Co值的遍历计算完成后，可以更新各个运算元件上的卷积核元素，加载对应下一输出通道Co值的卷积核元素，以执行针对下一输入通道Co值的卷积运算。

考虑到同一Co值的运算中，在一些实施例中输入数据元素是在运算元件上顺序流动，因此各个运算元件的运算也是顺序完成的。因此，在这些实施例中，可以顺次更新各个运算元件的卷积核元素。例如，当输入数据元素按照宽度和/或高度方向传递，而运算结果按照深度方向传递时，可以按照深度方向，顺次更新各个运算元件的卷积核元素。具体而言，对于运算元件阵列中同一深度维度值上的各个运算元件，在针对当前输出通道Co值的遍历计算完成后，更新各个运算元件上的卷积核元素，加载对应下一输出通道Co值的与该深度维度值对应的输入通道Ci值的卷积核元素。

以上描述了本披露实施例的基于多维运算阵列的卷积运算方案。为了更好地理解多维运算阵列上的卷积运算过程，以下结合一个具体示例来详细描述每一步骤中各个运算元件的数据加载/传递和计算。

在该示例中，假定每个Co上的卷积核维度大小为3×3×3，卷积运算的步长均为1。n(0,0,0)表示输入数据或神经元，其中第一个0表示是输入通道Ci方向上第0个、第二个0表示是宽度W方向上第0个，第三个0表示是高度H方向上第0个。w(0,0,0,0)表示卷积核或权值，其表示方式与输入数据类似，第四个0表示是第0组权值(即对应输出通道值Co＝0)。虽然该示例中将输入数据与卷积核的坐标按特定顺序示出，但是本披露实施例在此方面没有限制，其顺序可以交换，只需要约定一致即可。

基于上述符号表示，通过卷积运算计算输出数据或输出神经元的方式可表示如下：

其中out(0,0,0)表示输出数据或输出神经元，其中第一个0表示是输出通道Co方向上第0个、第二个0表示是宽度W方向上第0个，第三个0表示是高度H方向上第0个。

首先，可以对3×3×3大小的运算元件阵列进行初始化。

具体地，可以从存储电路中读取Co＝0的卷积核，并发送给3×3×3个运算元件。在一种实现中，可以将各个卷积核元素同时分配给各个运算元件。在另一种实现中，考虑到运算结果的定向传递顺序，也即下一运算元件的运算需要获取前一运算元件的运算结果，因此可以基于运算结果的定向传递顺序，顺次加载卷积核元素，这种加载方式可以降低访存带宽。例如，可以首先向三维运算元件阵列中深度D＝0上的3×3个运算元件(也称为第0面的运算元件)对应加载卷积核中Ci＝0的3×3个卷积元素，由此第0面的运算元件可以执行相应的运算。在下一时钟周期，可以向深度D＝1上的3×3个运算元件(也称为第1面的运算元件)对应加载卷积核中Ci＝1的3×3个卷积元素；以及在下一时钟周期，可以向深度D＝2上的3×3个运算元件(也称为第2面的运算元件)对应加载卷积核中Ci＝2的3×3个卷积元素。

对于输入数据元素，可以类似地进行初始化，也即可以从存储电路中读取首个输出数据元素的卷积窗口所覆盖的输入数据元素，将其一一对应地加载到3×3×3个运算元件。同样地，在一种实现中，可以将各个输入数据元素同时分配给各个运算元件。在另一种实现中，考虑到运算结果的定向传递顺序，也即下一运算元件的运算需要获取前一运算元件的运算结果，因此可以基于运算结果的定向传递顺序，顺次加载输入数据元素，从而降低访存带宽。

接着，各个运算元件将卷积核元素和对应的输入数据元素进行乘法运算，而后将运算结果向后传递，最后面的运算元件将运算结果传递至累加电路。具体地，在运算元件阵列的宽度或高度维度上，按照卷积运算的步长，从右向左或从下往上将输入数据元素传递给相邻运算元件，其中最右侧和最下方的运算元件的输入数据元素来自存储电路；在运算元件阵列的深度维度上，从前向后将各个运算元件的运算结果传递给相邻运算元件。最后一面的各个运算元件的运算结果传递给累加电路进行累加，得到对应的输出数据元素。

图6示出了根据本披露一个实施例的卷积运算过程。图中示出了各个步骤中各个运算元件的操作。

如图所示，在步骤S1中，第0面运算元件(也即D＝0的3×3的运算阵列面)进行乘法运算，得到n(0,i,j)*w(0,i,j)的乘积，其中i,j＝0,1,2，并向Ci＝1方向传递，也即向三维运算阵列中D＝1的方向传递。

在步骤S2中，第1面运算元件(也即D＝1的3×3的运算阵列面)进行乘法运算，得到n(1,i,j)*w(1,i,j)的乘积，其中i,j＝0,1,2，并将乘积与从第0面接收来的乘积相加得到部分和，并向Ci＝2方向传递，也即向三维运算阵列中D＝2的方向传递。

此时，第0面运算元件的输入数据元素可以向左移动，即第0列运算元件接受第1列运算元件的输入数据元素，第1列接受第2列，第2列则从存储单元中获取新的输入数据元素神经元。第0面运算元件进行乘积运算，得到n(0,i,j)*w(0,i,j)的乘积，其中i＝1,2,3；j＝0,1,2，并向Ci＝1方向传递。可以理解，由于输入数据元素发生了移动，因此此时第0面运算元件的运算结果对应于卷积核在输入数据的宽度方向上向右移动的卷积窗口。还可以理解，取决于卷积窗口的计算顺序，例如先宽度还是先高度，各个面上的输入数据元素可以横向移动(例如从右向左)，也可以纵向移动(例如从下向上)，本披露实施例在此方面没有限制。

在步骤S3中，第2面运算元件进行乘法运算，得到n(2,i,j)*w(2,i,j)的乘积，其中i,j＝0,1,2，并将乘积与从第1面接收来的运算结果相加，得到新的部分和，此时得到的为各输入通道(Ci)的运算结果，因此可以传递至累加电路进行最后的累加。累加电路将第2面上各个运算元件的运算结果相加，得到输出数据元素out(0,0,0)。

此时，第1面运算元件的输入数据元素向左移动，而后进行乘积运算，得到n(1,i,j)*w(1,i,j)的乘积，其中i＝1,2,3；j＝0,1,2，并将乘积与从第0面接收来的乘积相加得到部分和，并向Ci＝2方向传递。

与此同时，第0面运算元件的输入数据元素也向左移动，即第0列运算元件接受第1列运算元件的神经元，第1列接受第2列，第2列则从存储电路中获取新的输入数据元素。第0面运算元件进行乘积运算，得到n(0,i,j)*w(0,i,j)的乘积，其中i＝1,2,3；j＝0,1,2，并向Ci＝1方向传递。

依次类推，当宽度W方向运算完毕后，可输出对应的输出数据元素，从而可以接着计算输出数据的下一行。图6的表格中假设输出数据一行3个数据，则在步骤S4时，输入了新的输入数据元素。

从图6的表格中还可以看出，底色相同的运算代表对应同一输出数据元素的部分和，由此上述运算过程也是通过流水方式完成各个输出数据元素的运算。

本披露实施例还提供了一种芯片，其可以包括前面结合附图描述的任一实施例的运算电路。进一步地，本披露还提供了一种板卡，该板卡可以包括前述芯片。

根据不同的应用场景，本披露的电子设备或装置可以包括服务器、云端服务器、服务器集群、数据处理装置、机器人、电脑、打印机、扫描仪、平板电脑、智能终端、PC设备、物联网终端、移动终端、手机、行车记录仪、导航仪、传感器、摄像头、相机、摄像机、投影仪、手表、耳机、移动存储、可穿戴设备、视觉终端、自动驾驶终端、交通工具、家用电器、和/或医疗设备。所述交通工具包括飞机、轮船和/或车辆；所述家用电器包括电视、空调、微波炉、冰箱、电饭煲、加湿器、洗衣机、电灯、燃气灶、油烟机；所述医疗设备包括核磁共振仪、B超仪和/或心电图仪。本披露的电子设备或装置还可以被应用于互联网、物联网、数据中心、能源、交通、公共管理、制造、教育、电网、电信、金融、零售、工地、医疗等领域。进一步，本披露的电子设备或装置还可以用于云端、边缘端、终端等与人工智能、大数据和/或云计算相关的应用场景中。在一个或多个实施例中，根据本披露方案的算力高的电子设备或装置可以应用于云端设备(例如云端服务器)，而功耗小的电子设备或装置可以应用于终端设备和/或边缘端设备(例如智能手机或摄像头)。在一个或多个实施例中，云端设备的硬件信息和终端设备和/或边缘端设备的硬件信息相互兼容，从而可以根据终端设备和/或边缘端设备的硬件信息，从云端设备的硬件资源中匹配出合适的硬件资源来模拟终端设备和/或边缘端设备的硬件资源，以便完成端云一体或云边端一体的统一管理、调度和协同工作。

需要说明的是，为了简明的目的，本披露将一些方法及其实施例表述为一系列的动作及其组合，但是本领域技术人员可以理解本披露的方案并不受所描述的动作的顺序限制。因此，依据本披露的公开或教导，本领域技术人员可以理解其中的某些步骤可以采用其他顺序来执行或者同时执行。进一步，本领域技术人员可以理解本披露所描述的实施例可以视为可选实施例，即其中所涉及的动作或模块对于本披露某个或某些方案的实现并不一定是必需的。另外，根据方案的不同，本披露对一些实施例的描述也各有侧重。鉴于此，本领域技术人员可以理解本披露某个实施例中没有详述的部分，也可以参见其他实施例的相关描述。

在具体实现方面，基于本披露的公开和教导，本领域技术人员可以理解本披露所公开的若干实施例也可以通过本文未公开的其他方式来实现。例如，就前文所述的电子设备或装置实施例中的各个单元来说，本文在考虑了逻辑功能的基础上对其进行拆分，而实际实现时也可以有另外的拆分方式。又例如，可以将多个单元或组件结合或者集成到另一个系统，或者对单元或组件中的一些特征或功能进行选择性地禁用。就不同单元或组件之间的连接关系而言，前文结合附图所讨论的连接可以是单元或组件之间的直接或间接耦合。在一些场景中，前述的直接或间接耦合涉及利用接口的通信连接，其中通信接口可以支持电性、光学、声学、磁性或其它形式的信号传输。

在本披露中，作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元示出的部件可以是或者也可以不是物理单元。前述部件或单元可以位于同一位置或者分布到多个网络单元上。另外，根据实际的需要，可以选择其中的部分或者全部单元来实现本披露实施例所述方案的目的。另外，在一些场景中，本披露实施例中的多个单元可以集成于一个单元中或者各个单元物理上单独存在。

在另外一些实现场景中，上述集成的单元也可以采用硬件的形式实现，即为具体的硬件电路，其可以包括数字电路和/或模拟电路等。电路的硬件结构的物理实现可以包括但不限于物理器件，而物理器件可以包括但不限于晶体管或忆阻器等器件。鉴于此，本文所述的各类装置(例如计算装置或其他处理装置)可以通过适当的硬件处理器来实现，例如中央处理器、GPU、FPGA、DSP和ASIC等。进一步，前述的所述存储单元或存储装置可以是任意适当的存储介质(包括磁存储介质或磁光存储介质等)，其例如可以是可变电阻式存储器(Resistive Random Access Memory，RRAM)、动态随机存取存储器(Dynamic RandomAccess Memory，DRAM)、静态随机存取存储器(Static Random Access Memory，SRAM)、增强动态随机存取存储器(Enhanced Dynamic Random Access Memory，EDRAM)、高带宽存储器(High Bandwidth Memory，HBM)、混合存储器立方体(Hybrid Memory Cube，HMC)、ROM和RAM等。

依据以下条款可更好地理解前述内容：

条款1、一种运算电路，包括具有至少三个维度的运算电路阵列，其中：

所述运算电路阵列的每个维度包括至少一种运算元件，

所述运算电路阵列中的每个运算元件与至少一个维度上的至少一个相邻运算元件电性连接，并且

所述运算元件包括乘法运算器和/或加法运算器。

条款2、根据条款1所述的运算电路，其中所述运算电路阵列为三维运算电路阵列，并且每个维度包括多个运算元件，相邻的运算元件电性连接，每个运算元件包括含有乘法运算器和加法运算器的乘累加器，以实现乘累加运算。

条款3、根据条款2所述的运算电路，其中所述运算电路阵列用于按如下执行卷积运算：

启用所述运算电路阵列中与所述卷积运算的卷积核维度尺寸相同的运算元件阵列，其中所述卷积核为三维数组；

将对应同一输出通道Co值的卷积核元素一一对应地加载到所述运算元件阵列中的各个运算元件；

将输入数据元素在所述运算元件阵列中按指定方向传递；以及

所述运算元件阵列中的每个运算元件将分配的卷积核元素与传递的输入数据元素进行乘法运算，并与从其相邻运算元件传递的运算结果进行累加后按指定方向传递。

条款4、根据条款3所述的运算电路，其中所述运算元件阵列进一步按如下映射关系分配同一Co值的卷积核元素：

卷积核的宽度维度对应所述运算元件阵列的宽度维度；

卷积核的高度维度对应所述运算元件阵列的高度维度；以及

卷积核的输入通道维度对应所述运算元件阵列的深度维度。

条款5、根据条款4所述的运算电路，其中所述运算元件阵列进一步用于按如下将输入数据元素在所述运算元件阵列中按指定方向传递：

在所述运算元件阵列的宽度或高度维度上，按照所述卷积运算的步长，从右向左或从下往上将输入数据元素传递给相邻运算元件，其中最右侧和最下方的运算元件的输入数据元素来自存储电路。

条款6、根据条款5所述的运算电路，其中所述运算元件阵列进一步用于按如下进行初始化：

将对应首个输出数据元素的卷积窗口内的输入数据元素一一对应地加载到所述运算元件阵列中的各个运算元件。

条款7、根据条款6所述的运算电路，其中所述运算元件阵列进一步用于按如下将运算结果按指定方向传递：

在所述运算元件阵列的深度维度上，从前向后将各个运算元件的运算结果传递给相邻运算元件。

条款8、根据条款7所述的运算电路，还包括：

累加电路，与所述运算元件阵列中深度维度上最后一面的各个运算元件电性连接，以将所述最后一面的各个运算元件的运算结果进行累加，得到对应的输出数据元素。

条款9、根据条款3-8任一所述的运算电路，其中所述运算元件阵列进一步用于：

对于所述运算元件阵列中同一深度维度值上的各个运算元件，在针对当前输出通道Co值的遍历计算完成后，更新各个运算元件上的卷积核元素，加载对应下一输出通道Co值的与所述深度维度值对应的输入通道Ci值的卷积核元素。

条款10、一种芯片，包括根据条款1-9任一所述的运算电路。

条款11、一种板卡，包括根据条款10所述的芯片。

以上对本披露实施例进行了详细介绍，本文中应用了具体个例对本披露的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本披露的方法及其核心思想；同时，对于本领域的一般技术人员，依据本披露的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本披露的限制。

Claims (11)

1.一种运算电路，包括具有至少三个维度的运算电路阵列，其中：

所述运算电路阵列的每个维度包括至少一种运算元件，

所述运算电路阵列中的每个运算元件与至少一个维度上的至少一个相邻运算元件电性连接，并且

所述运算元件包括乘法运算器和/或加法运算器。

2.根据权利要求1所述的运算电路，其中所述运算电路阵列为三维运算电路阵列，并且每个维度包括多个运算元件，相邻的运算元件电性连接，每个运算元件包括含有乘法运算器和加法运算器的乘累加器，以实现乘累加运算。

3.根据权利要求2所述的运算电路，其中所述运算电路阵列用于按如下执行卷积运算：

启用所述运算电路阵列中与所述卷积运算的卷积核维度尺寸相同的运算元件阵列，其中所述卷积核为三维数组；

将对应同一输出通道Co值的卷积核元素一一对应地加载到所述运算元件阵列中的各个运算元件；

将输入数据元素在所述运算元件阵列中按指定方向传递；以及

所述运算元件阵列中的每个运算元件将分配的卷积核元素与传递的输入数据元素进行乘法运算，并与从其相邻运算元件传递的运算结果进行累加后按指定方向传递。

4.根据权利要求3所述的运算电路，其中所述运算元件阵列进一步按如下映射关系分配同一Co值的卷积核元素：

卷积核的宽度维度对应所述运算元件阵列的宽度维度；

卷积核的高度维度对应所述运算元件阵列的高度维度；以及

卷积核的输入通道维度对应所述运算元件阵列的深度维度。

5.根据权利要求4所述的运算电路，其中所述运算元件阵列进一步用于按如下将输入数据元素在所述运算元件阵列中按指定方向传递：

在所述运算元件阵列的宽度或高度维度上，按照所述卷积运算的步长，从右向左或从下往上将输入数据元素传递给相邻运算元件，其中最右侧和最下方的运算元件的输入数据元素来自存储电路。

6.根据权利要求5所述的运算电路，其中所述运算元件阵列进一步用于按如下进行初始化：

将对应首个输出数据元素的卷积窗口内的输入数据元素一一对应地加载到所述运算元件阵列中的各个运算元件。

7.根据权利要求6所述的运算电路，其中所述运算元件阵列进一步用于按如下将运算结果按指定方向传递：

在所述运算元件阵列的深度维度上，从前向后将各个运算元件的运算结果传递给相邻运算元件。

8.根据权利要求7所述的运算电路，还包括：

累加电路，与所述运算元件阵列中深度维度上最后一面的各个运算元件电性连接，以将所述最后一面的各个运算元件的运算结果进行累加，得到对应的输出数据元素。

9.根据权利要求3-8任一所述的运算电路，其中所述运算元件阵列进一步用于：

对于所述运算元件阵列中同一深度维度值上的各个运算元件，在针对当前输出通道Co值的遍历计算完成后，更新各个运算元件上的卷积核元素，加载对应下一输出通道Co值的与所述深度维度值对应的输入通道Ci值的卷积核元素。

10.一种芯片，包括根据权利要求1-9任一所述的运算电路。

11.一种板卡，包括根据权利要求10所述的芯片。

Images