CN113760807A - SerDes控制方法、装置及存储介质 - Google Patents

SerDes控制方法、装置及存储介质 Download PDF

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Abstract

本发明提供一种SerDes控制方法、装置及存储介质，属于通信领域。该方法包括：获取所述SerDes的速率变化时刻；当确定所述SerDes的工作时刻达到所述速率变化时刻时，控制所述SerDes的速率在第一预设速率与第二预设速率之间进行切换。本发明的技术方案，通过控制SerDes的速率在高速率与低速率之间进行切换，在保证SerDes正常运行的同时可以减少SerDes的功耗，进而减少FPGA或FPSC等器件的功耗，降低通信系统的散热压力，保证通信系统的正常运行。

Description

SerDes控制方法、装置及存储介质
技术领域
本发明涉及通信技术领域，尤其涉及一种SerDes控制方法、装置及存储介质。
背景技术
目前，随着第四代的移动信息系统4G和第五代的移动信息系统5G对多天线技术的普遍使用，为了快速交付通信系统，通过现场可编程逻辑门阵列(Field ProgrammableGate Array，FPGA)或现场可编程系统芯片(Field Programmable System Chip，FPSC)实现通信系统的很多重要功能，而FPGA或FPSC中内嵌较多数量的高速串行接口(SERializerDESerializer，SerDes)，因此FPGA或FPSC的功耗与SerDes的功耗有关。随着通信系统的迭代，通信系统所使用的FPGA或FPSC的规模也越来越大，因此，通信系统的功耗也越来越大，因而会产生较多的热量，给通信系统带来严重的散热问题，在散热不好的情况下，会导致FPGA等器件处于温度较高的状态下，影响FPGA或FPSC等器件的正常使用，进而影响通信系统的功能。
发明内容
本发明的主要目的在于提供一种SerDes控制方法、装置及存储介质，旨在减少FPGA或FPSC等器件的功耗，降低通信系统的散热压力。
第一方面，本发明提供一种SerDes控制方法，包括：
获取所述SerDes的速率变化时刻；
当确定所述SerDes的工作时刻达到所述速率变化时刻时，控制所述SerDes的速率在第一预设速率与第二预设速率之间进行切换，所述第一预设速率大于所述第二预设速率。
第二方面，本发明还提供一种SerDes控制装置，所述SerDes控制装置包括处理器、存储器、存储在所述存储器上并可被所述处理器执行的程序以及用于实现所述处理器和所述存储器之间的连接通信的数据总线，其中所述程序被所述处理器执行时，实现如本发明说明书提供的任一项SerDes控制方法的步骤。
第三方面，本发明还提供一种存储介质，用于计算机可读存储，其特征在于，所述存储介质存储有一个或者多个程序，所述一个或者多个程序可被一个或者多个处理器执行，以实现如本发明说明书提供的任一项SerDes控制的方法的步骤。
本发明提供一种SerDes控制方法、装置及存储介质，本发明通过获取SerDes的速率变化时刻，并当SerDes的工作时刻达到该速率变化时刻时，控制SerDes的速率在第一预设速率与第二预设速率之间进行切换，即控制SerDes的速率在高速率与低速率之间进行切换，能够在保证SerDes正常运行的同时可以减少SerDes的功耗，进而减少FPGA或FPSC等器件的功耗，降低通信系统的散热压力，保证通信系统的正常运行。
附图说明
图1是本发明实施例提供的一种SerDes控制方法的流程示意图；
图2是图1中的SerDes控制方法的子步骤流程示意图；
图3是图2中的SerDes控制方法的子步骤流程示意图；
图4是本发明实施例提供的一种SerDes控制装置的结构示意性框图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
附图中所示的流程图仅是示例说明，不是必须包括所有的内容和操作/步骤，也不是必须按所描述的顺序执行。例如，有的操作/步骤还可以分解、组合或部分合并，因此实际执行的顺序有可能根据实际情况改变。
应当理解，在此本发明说明书中所使用的术语仅仅是出于描述特定实施例的目的而并不意在限制本发明。如在本发明说明书和所附权利要求书中所使用的那样，除非上下文清楚地指明其它情况，否则单数形式的“一”、“一个”及“该”意在包括复数形式。
本发明实施例提供一种SerDes控制方法、装置及存储介质。其中，该SerDes控制方法可应用于安装有SerDes的装置、芯片和通信系统中，该芯片包括现场可编程逻辑门阵列(Field Programmable Gate Array，FPGA)和现场可编程系统芯片(Field ProgrammableSystem Chip，FPSC)等。
下面结合附图，对本发明的一些实施方式作详细说明。在不冲突的情况下，下述的实施例及实施例中的特征可以相互组合。
请参阅图1，图1是本发明的实施例提供的一种SerDes控制方法的流程示意图。
如图1所示，该SerDes控制方法包括步骤S101至步骤S102。
步骤S101、获取所述SerDes的速率变化时刻。
其中，所述速率变化时刻包括该SerDes的速率由第一预设速率降低为第二预设速率的第一时刻和该SerDes的速率由第二预设速率升高为第一预设速率的第二时刻，第一预设速率大于第二预设速率，第一预设速率和第二预设速率是根据SerDes所采用的协议确定的，本发明对此不做具体限定。例如，该SerDes所采用的协议为通用公共无线电接口(Common Public Radio Interface，CPRI)协议，则第一预设速率为24330.24Mbit/s，第二预设速率为614.4Mbit/s。
在一实施方式中，如图2所示，步骤S101包括以下步骤：
S1011，获取所述SerDes的低速时间段。
该低速时间段是根据SerDes的传输情况确定的，例如，在时分双工(TimeDivision Duplex，TDD)通信系统中，5ms帧格式为DDDDDDDSUU，在5ms周期内有7个下行slot(D时隙)、1个特殊slot(S下行上行转换时隙)和2个上行slot(U时隙)，当确认只有一个方向传输数据时，可以对SerDes进行降速处理，使得SerDes的速率处于低速，进而降低SerDes的功耗，通过5ms帧格式DDDDDDDSUU能够确定SerDes在下行(接收)方向的低速时间段的时间长度为7个D时隙+S时隙，共计4ms，SerDes在上行(发送)方向的低速时间段的时间长度为2个U时隙+S时隙，共计1.5ms，也即在下行方向传输数据时，在上行方向对SerDes进行降速，而在上行方向传输数据时，在下行方向对SerDes进行降速。又例如，某通信系统中的SerDes，在每10ms周期的前5ms传输数据，后5ms不传输数据，因此SerDes的低速时间段为每10ms周期内的后5ms，即在每10ms周期内的后5ms同时在接收和发送方向对SerDes进行降速处理，使得SerDes的速率处于低速，进而降低SerDes的功耗。
S1012、根据所述低速时间段确定所述第一时刻和所述第二时刻。
其中，第一时刻为SerDes的速率由第一预设速率降低为第二预设速率的时刻，第二时刻为SerDes的速率由第二预设速率恢复为第一预设速率的时刻。
在一实施方式中，如图3所示，步骤S1012包括以下步骤：
S1012a、获取所述低速时间段中的起始时刻和结束时刻，并将所述起始时刻作为所述第一时刻；
S1012b、获取所述SerDes的速率由第二预设速率恢复为第一预设速率所需的时长；
S1012c、根据所述结束时刻和所述时长，确定所述第二时刻。
其中，记SerDes的速率由第一预设速率降低为第二预设速率所需的时长为第一时长，记SerDes的速率由第二预设速率恢复为第一预设速率所需的时长为第二时长，第一时长与第二时长之和小于该低速时间段的时间长度，SerDes的速率在起始时刻+第一时长与结束时刻-第二时长之间始终为第二预设速率，第二时刻为结束时刻-第二时长。
例如，SerDes的速率由第一预设速率降低为第二预设速率所需的时长，即第一时长为0.5ms，SerDes的速率由第二预设速率恢复为第一预设速率所需的时长，即第二时长为0.5ms，SerDes的低速时间段为每10ms周期的后5ms，记为t1～t2，时间长度为5ms，起始时刻为t1，结束时刻为t2，低速时间段的时间长度5ms大于第一时长0.5ms与第二时长0.5ms之和，因此，将起始时刻t1作为第一时刻，即SerDes的速率由第一预设速率降低为第二预设速率的时刻，将结束时刻t2-0.5ms作为第二时刻，即SerDes的速率由第二预设速率升高为第一预设速率的时刻，能够知道SerDes的速率在t1+0.5ms～t2-0.5ms之间始终为第二预设速率，即SerDes在t1+0.5ms～t2-0.5ms之间(共计4ms)处于低速状态。
又例如，SerDes的低速时间段为5ms内的上行方向，记为t1～t2，且低速时间段的时间长度为1.5ms，起始时刻为t1，结束时刻为t2，低速时间段的时间长度1.5ms大于第一时长0.5ms与第二时长0.5ms之和，因此将起始时刻t1作为第一时刻，即SerDes的速率由第一预设速率降低为第二预设速率的时刻，将结束时刻t2-0.5ms作为第二时刻，即SerDes的速率由第二预设速率升高为第一预设速率的时刻，能够知道SerDes的速率在t1+0.5ms-t2-0.5ms之间始终为第二预设速率，即SerDes在t1+0.5ms～t2-0.5ms之间(共计0.5ms)处于低速状态。
又例如，SerDes的低速时间段为5ms内的下行方向，记为t1～t2，且低速时间段的时间长度为4ms，起始时刻为t1，结束时刻为t2，低速时间段的时间长度4ms大于第一时长0.5ms与第二时长0.5ms之和，因此将起始时刻t1作为第一时刻，即SerDes的速率由第一预设速率降低为第二预设速率的时刻，将结束时刻t2-0.5ms作为第二时刻，即SerDes的速率由第二预设速率升高为第一预设速率的时刻，能够知道SerDes的速率在t1+0.5ms-t2-0.5ms之间始终为第二预设速率，即SerDes在t1+0.5ms～t2-0.5ms之间(共计3ms)处于低速状态。
在一实施方式中，SerDes的速率由第一预设速率降低为第二预设速率所需的时长，即第一时长和SerDes的速率由第二预设速率恢复为第一预设速率所需的时长，即第二时长是通过测试得到的，示例性的，控制SerDes的速率由第一预设速率降低为第二预设速率，并记录降低速率的开始时刻和降低为第二预设速率的完成时刻，根据降低速率的开始时刻和降低为第二预设速率的完成时刻，确定第一时长；类似的，控制SerDes的速率由第二预设速率恢复为第一预设速率，并记录恢复速率的开始时刻和恢复为第一预设速率的完成时刻，根据恢复速率的开始时刻和恢复为第一预设速率的完成时刻，确定第二时长。其中，可以按照上述方式多次测试第一时长和第二时长，最后取最大的第一时长和第二时长。
步骤S102、当确定所述SerDes的工作时刻达到所述速率变化时刻时，控制所述SerDes的速率在第一预设速率与第二预设速率之间进行切换，所述第一预设速率大于所述第二预设速率。
在获取到SerDes的速率变化时刻后，当确定SerDes的工作时刻达到该速率变化时刻时，控制SerDes的速率在第一预设速率与第二预设速率之间进行切换，即通常情况下，SerDes以第一预设速率工作，当确定SerDes的工作时刻达到第一时刻时，控制SerDes的速率由第一预设速率降低为第二预设速率，并保持一段时间，在将SerDes的速率由第一预设速率降低为第二预设速率后，当确定SerDes的工作时刻达到第二时刻时，控制SerDes的速率由第二预设速率恢复为第一预设速率。其中，设低速时间段为t1～t2，SerDes的速率由第一预设速率降低为第二预设速率所需的第一时长为T1，SerDes的速率由第二预设速率恢复为第一预设速率所需的第二时长为T2，则在t1+T1～t2-T2之间，SerDes的速率保持第二预设速率，即在t1+T1～t2-T2之间SerDes以低速率工作。
在一实施方式中，当确定SerDes的工作时刻未达到速率变化时刻时，控制SerDes的速率保持在第一预设速率或者第二预设速率，即当SerDes的速率为第一预设速率时，控制SerDes的速率保持在第一预设速率不变，而当SerDes的速率为第二预设速率时，控制SerDes的速率保持在第二预设速率不变。
在一实施方式中，当确定SerDes的工作时刻达到速率变化时刻时，控制SerDes的发送方向的速率在第一预设速率与第二预设速率之间进行切换；和/或控制SerDes的接收方向的速率在第一预设速率与第二预设速率之间进行切换。例如，在SerDes的发送方向传输数据，而SerDes的接收方向不传输数据的场景下，当确定SerDes的工作时刻达到第一时刻时，控制SerDes的接收方向的速率由第一预设速率降低为第二预设速率，当确定SerDes的工作时刻达到第二时刻时，控制SerDes的接收方向的速率由第二预设速率恢复为第二预设速率。
又例如，在SerDes的接收方向传输数据，而SerDes的发送方向不传输数据的场景下，当确定SerDes的工作时刻达到第一时刻时，控制SerDes的发送方向的速率由第一预设速率降低为第二预设速率，当确定SerDes的工作时刻达到第二时刻时，控制SerDes的发送方向的速率由第二预设速率恢复为第二预设速率。又例如，在每10ms周期的前5ms，SerDes传输数据，而后5ms不传输数据的场景下，当确定SerDes的工作时刻达到第一时刻时，控制SerDes的发送和接收方向的速率同时由第一预设速率降低为第二预设速率，当确定SerDes的工作时刻达到第二时刻时，控制SerDes的发送和接收方向的速率同时由第二预设速率恢复为第二预设速率。
本发明实施例提供的SerDes控制方法，通过获取SerDes的速率变化时刻，并当SerDes的工作时刻达到该速率变化时刻时，控制SerDes的速率在第一预设速率与第二预设速率之间进行切换，即控制SerDes的速率在高速率与低速率之间进行切换，能够在保证SerDes正常运行的同时可以减少SerDes的功耗，进而减少FPGA或FPSC等器件的功耗，降低通信系统的散热压力，保证通信系统的正常运行。
请参阅图4，图4是本发明实施例提供的一种SerDes控制装置的结构示意性框图。
如图4所示，SerDes控制装置200包括处理器201和存储器202，处理器201和存储器202通过总线203连接，该总线比如为I2C(Inter-integrated Circuit)总线，该SerDes控制装置200可以应用于现场可编程逻辑门阵列(Field Programmable Gate Array，FPGA)和现场可编程系统芯片(Field Programmable System Chip，FPSC)等。
具体地，处理器201用于提供计算和控制能力，支撑整个SerDes控制装置的运行。处理器201可以是中央处理单元(Central Processing Unit，CPU)，该处理器201还可以是其他通用处理器、数字信号处理器(Digital Signal Processor，DSP)、专用集成电路(Application Specific Integrated Circuit，ASIC)、分立硬件组件等。其中，通用处理器可以是微处理器或者该处理器也可以是任何常规的处理器等。
具体地，存储器202可以是Flash芯片、只读存储器(ROM，Read-Only Memory)磁盘、光盘、U盘或移动硬盘等。
本领域技术人员可以理解，图4中示出的结构，仅仅是与本发明方案相关的部分结构的框图，并不构成对本发明方案所应用于其上的SerDes控制装置的限定，具体的服务器可以包括比图中所示更多或更少的部件，或者组合某些部件，或者具有不同的部件布置。
其中，所述处理器用于运行存储在存储器中的程序，并在执行所述程序时实现本发明实施例提供的任意一种所述的SerDes控制方法。
在一实施方式中，所述处理器用于运行存储在存储器中的程序，并在执行所述程序时实现如下步骤：
获取所述SerDes的速率变化时刻；
当确定所述SerDes的工作时刻达到所述速率变化时刻时，控制所述SerDes的速率在第一预设速率与第二预设速率之间进行切换，所述第一预设速率大于所述第二预设速率。
在一实施方式中，所述速率变化时刻包括所述SerDes的速率由第一预设速率降低为第二预设速率的第一时刻和所述SerDes的速率由第二预设速率升高为第一预设速率的第二时刻。
在一实施方式中，所述处理器在实现获取所述SerDes的速率变化时刻时，用于实现：
获取所述SerDes的低速时间段；
根据所述低速时间段确定所述第一时刻和所述第二时刻。
在一实施方式中，所述处理器在实现根据所述低速时间段确定所述第一时刻和第二时刻时，用于实现：
获取所述低速时间段中的起始时刻和结束时刻，并将所述起始时刻作为所述第一时刻；
获取所述SerDes的速率由第二预设速率恢复为第一预设速率所需的时长；
根据所述结束时刻和所述时长，确定所述第二时刻。
在一实施方式中，所述SerDes的速率由第一预设速率降低为第二预设速率所需的第一时长与所述SerDes的速率由第二预设速率恢复为第一预设速率所需的第二时长之和小于所述低速时间段的时间长度。
在一实施方式中，所述处理器在实现当确定所述SerDes的工作时刻达到所述速率变化时刻时，控制所述SerDes的速率在第一预设速率与第二预设速率之间进行切换时，用于实现：
当确定所述SerDes的工作时刻达到所述第一时刻时，控制所述SerDes的速率由第一预设速率降低为第二预设速率；
当确定所述SerDes的工作时刻达到所述第二时刻时，控制所述SerDes的速率由第二预设速率恢复为第一预设速率。
在一实施方式中，所述第一预设速率和第二预设速率是根据所述SerDes所采用的协议确定的。
在一实施方式中，所述处理器在实现控制所述SerDes的速率在第一预设速率与第二预设速率之间进行切换时，用于实现：
控制所述SerDes的发送方向的速率在第一预设速率与第二预设速率之间进行切换；和/或
控制所述SerDes的接收方向的速率在第一预设速率与第二预设速率之间进行切换。
需要说明的是，所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，上述描述的SerDes控制装置的具体工作过程，可以参考前述SerDes控制方法实施例中的对应过程，在此不再赘述。
本发明实施例还提供一种存储介质，所述存储介质存储有一个或者多个程序，所述一个或者多个程序可被一个或者多个处理器执行，以实现以下步骤：
获取所述SerDes的速率变化时刻；
当确定所述SerDes的工作时刻达到所述速率变化时刻时，控制所述SerDes的速率在第一预设速率与第二预设速率之间进行切换，所述第一预设速率大于所述第二预设速率。
在一实施方式中，所述速率变化时刻包括所述SerDes的速率由第一预设速率降低为第二预设速率的第一时刻和所述SerDes的速率由第二预设速率升高为第一预设速率的第二时刻。
在一实施方式中，所述处理器在实现获取所述SerDes的速率变化时刻时，用于实现：
获取所述SerDes的低速时间段；
根据所述低速时间段确定所述第一时刻和所述第二时刻。
在一实施方式中，所述处理器在实现根据所述低速时间段确定所述第一时刻和第二时刻时，用于实现：
获取所述低速时间段中的起始时刻和结束时刻，并将所述起始时刻作为所述第一时刻；
获取所述SerDes的速率由第二预设速率恢复为第一预设速率所需的时长；
根据所述结束时刻和所述时长，确定所述第二时刻。
在一实施方式中，所述SerDes的速率由第一预设速率降低为第二预设速率所需的第一时长与所述SerDes的速率由第二预设速率恢复为第一预设速率所需的第二时长之和小于所述低速时间段的时间长度。
在一实施方式中，所述处理器在实现当确定所述SerDes的工作时刻达到所述速率变化时刻时，控制所述SerDes的速率在第一预设速率与第二预设速率之间进行切换时，用于实现：
当确定所述SerDes的工作时刻达到所述第一时刻时，控制所述SerDes的速率由第一预设速率降低为第二预设速率；
当确定所述SerDes的工作时刻达到所述第二时刻时，控制所述SerDes的速率由第二预设速率恢复为第一预设速率。
在一实施方式中，所述第一预设速率和第二预设速率是根据所述SerDes所采用的协议确定的。
在一实施方式中，所述处理器在实现控制所述SerDes的速率在第一预设速率与第二预设速率之间进行切换时，用于实现：
控制所述SerDes的发送方向的速率在第一预设速率与第二预设速率之间进行切换；和/或
控制所述SerDes的接收方向的速率在第一预设速率与第二预设速率之间进行切换。
其中，所述存储介质可以是前述实施例所述的SerDes控制装置的内部存储单元，例如所述SerDes控制装置的硬盘或内存。所述存储介质也可以是所述SerDes控制装置的外部存储设备，例如所述SerDes控制装置上配备的插接式硬盘，智能存储卡(Smart MediaCard，SMC)，安全数字(Secure Digital，SD)卡，闪存卡(Flash Card)等。在一些实施方式中，所述存储介质也可以是现场可编程逻辑门阵列(Field Programmable Gate Array，FPGA)和现场可编程系统芯片(Field Programmable System Chip，FPSC)等。
本领域普通技术人员可以理解，上文中所公开方法中的全部或某些步骤、系统、装置中的功能模块/单元可以被实施为软件、固件、硬件及其适当的组合。在硬件实施方式中，在以上描述中提及的功能模块/单元之间的划分不一定对应于物理组件的划分；例如，一个物理组件可以具有多个功能，或者一个功能或步骤可以由若干物理组件合作执行。某些物理组件或所有物理组件可以被实施为由处理器，如中央处理器、数字信号处理器或微处理器执行的软件，或者被实施为硬件，或者被实施为集成电路，如专用集成电路。这样的软件可以分布在计算机可读介质上，计算机可读介质可以包括计算机存储介质(或非暂时性介质)和通信介质(或暂时性介质)。如本领域普通技术人员公知的，术语计算机存储介质包括在用于存储信息(诸如计算机可读指令、数据结构、程序模块或其他数据)的任何方法或技术中实施的易失性和非易失性、可移除和不可移除介质。计算机存储介质包括但不限于RAM、ROM、EEPROM、闪存或其他存储器技术、CD-ROM、数字多功能盘(DVD)或其他光盘存储、磁盒、磁带、磁盘存储或其他磁存储装置、或者可以用于存储期望的信息并且可以被计算机访问的任何其他的介质。此外，本领域普通技术人员公知的是，通信介质通常包含计算机可读指令、数据结构、程序模块或者诸如载波或其他传输机制之类的调制数据信号中的其他数据，并且可包括任何信息递送介质。
应当理解，在本发明说明书和所附权利要求书中使用的术语“和/或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者系统不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者系统所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者系统中还存在另外的相同要素。
上述本发明实施例序号仅仅为了描述，不代表实施例的优劣。以上所述，仅是本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到各种等效的修改或替换，这些修改或替换都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。

Claims (10)

1.一种SerDes控制方法，其特征在于，包括：
获取所述SerDes的速率变化时刻；
当确定所述SerDes的工作时刻达到所述速率变化时刻时，控制所述SerDes的速率在第一预设速率与第二预设速率之间进行切换，所述第一预设速率大于所述第二预设速率。
2.根据权利要求1所述的SerDes控制方法，其特征在于，所述速率变化时刻包括所述SerDes的速率由第一预设速率降低为第二预设速率的第一时刻和所述SerDes的速率由第二预设速率升高为第一预设速率的第二时刻。
3.根据权利要求2所述的SerDes控制方法，其特征在于，所述获取所述SerDes的速率变化时刻，包括：
获取所述SerDes的低速时间段；
根据所述低速时间段确定所述第一时刻和所述第二时刻。
4.根据权利要求3所述的SerDes控制方法，其特征在于，所述根据所述低速时间段确定所述第一时刻和第二时刻，包括：
获取所述低速时间段中的起始时刻和结束时刻，并将所述起始时刻作为所述第一时刻；
获取所述SerDes的速率由第二预设速率恢复为第一预设速率所需的时长；
根据所述结束时刻和所述时长，确定所述第二时刻。
5.根据权利要求3所述的SerDes控制方法，其特征在于，所述SerDes的速率由第一预设速率降低为第二预设速率所需的第一时长与所述SerDes的速率由第二预设速率恢复为第一预设速率所需的第二时长之和小于所述低速时间段的时间长度。
6.根据权利要求2所述的SerDes控制方法，其特征在于，所述当确定所述SerDes的工作时刻达到所述速率变化时刻时，控制所述SerDes的速率在第一预设速率与第二预设速率之间进行切换，包括：
当确定所述SerDes的工作时刻达到所述第一时刻时，控制所述SerDes的速率由第一预设速率降低为第二预设速率；
当确定所述SerDes的工作时刻达到所述第二时刻时，控制所述SerDes的速率由第二预设速率恢复为第一预设速率。
7.根据权利要求1至6中任一项所述的SerDes控制方法，其特征在于，所述第一预设速率和第二预设速率是根据所述SerDes所采用的协议确定的。
8.根据权利要求1至6中任一项所述的SerDes控制方法，其特征在于，所述控制所述SerDes的速率在第一预设速率与第二预设速率之间进行切换，包括：
控制所述SerDes的发送方向的速率在第一预设速率与第二预设速率之间进行切换；和/或
控制所述SerDes的接收方向的速率在第一预设速率与第二预设速率之间进行切换。
9.一种SerDes控制装置，其特征在于，所述SerDes控制装置包括处理器、存储器、存储在所述存储器上并可被所述处理器执行的程序以及用于实现所述处理器和所述存储器之间的连接通信的数据总线，其中所述程序被所述处理器执行时，实现如权利要求1至8中任一项所述的SerDes控制方法的步骤。
10.一种存储介质，其特征在于，所述存储介质存储有一个或者多个程序，所述一个或者多个程序可被一个或者多个处理器执行，以实现权利要求1至8中任一项所述的SerDes控制的方法的步骤。
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