CN113608919B - 通过复用缓冲内存提高关键配置码流可靠性的fpga - Google Patents
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Abstract
本发明公开了一种通过复用缓冲内存提高关键配置码流可靠性的FPGA，涉及FPGA技术领域，该FPGA利用配置缓存存储关键配置链，通过配置缓存的ECC校验功能保证关键配置链内容的正确，从而在FPGA在正常运行时，控制电路每隔预定时间将所述配置缓存中的关键配置链读出写入对应的配置区块对关键配置链进行更新，从而保证关键配置链内容的准确性，提高FPGA的运行可靠性。
Description
技术领域
本发明涉及FPGA技术领域，尤其是一种通过复用缓冲内存提高关键配置码流可靠性的FPGA。
背景技术
随着超大规模集成电路技术的发展，FPGA芯片(Field Programmable GateArray，现场可编程门阵列)依靠其优越的接口性能、丰富的逻辑和IP资源以及灵活方便的现场可编程能力得到了广泛的使用。
FPGA芯片内部具有可配置模块以及绕线资源，当用户设计映射到FPGA芯片时，用户设计可以通过定义配置内容(配置位的内容)来决定FPGA芯片内部可配置模块所实现的功能以及绕线资源所选择的绕线路径，从而定义FPGA芯片实现的功能。FPGA设计软件将用户设计输入经綜合、布局、布线处理，映射到FPGA芯片后，根据使用到可配置模块及绕线资源的配置内容，按预定的格式生成码流文件。码流经下载到FPGA器件，可正确的填写各配置内容，定义FPGA芯片功能，下载完成后，运行FPGA芯片即可实现用户设计功能。
FPGA芯片受供电、辐射、电磁、粒子等外在因素影响，容易出现单粒子翻转(SEU，Single Event Upset)问题，从而导致配置内容翻转出错，而使电路功能出现故障，因此在高可靠性FPGA应用领域，提高配置内容的可靠性是重要的课题。
发明内容
本发明人针对上述问题及技术需求，提出了一种通过复用缓冲内存提高关键配置码流可靠性的FPGA，本发明的技术方案如下：
一种通过复用配置缓存提高关键配置码流可靠性的FPGA，该FPGA内部包括配置缓存、配置内存和控制电路，配置内存至少包括N个配置区块，配置缓存具有ECC校验功能，配置缓存连接各个配置区块的写入端；
FPGA以配置链为单位依次写入用户设计对应的配置码流，每个配置链包括配置码流中连续的具有预定位数的配置位，且配置码流中包含一个预设的关键配置链；每个配置链覆盖写入配置缓存进行缓存后，再写入配置内存中对应的一个配置区块内进行存储，所有配置码流写入完成后、FPGA正常运行用户设计之前，配置缓存中保存有关键配置链；
在FPGA正常运行用户设计过程中，配置缓存对保存的关键配置链进行ECC校验，控制电路每隔预定时间将配置缓存中的关键配置链读出写入对应的配置区块对关键配置链进行更新。
其进一步的技术方案为，FPGA在写入配置码流时，写入的最后一个配置链为关键配置链；
每个配置链在由配置缓存写入对应的配置区块时、配置缓存中保存配置链直至被写入的下一个配置链覆盖，则所有配置链写入完成后，配置缓存中保存最后一个配置链并直接作为关键配置链。
其进一步的技术方案为，配置缓存至少与存储关键配置链的配置区块的读出端相连；
每个配置链在由配置缓存写入对应的配置区块时、配置缓存中保存配置链直至被写入的下一个配置链覆盖，则所有配置链写入完成后，配置缓存中保存最后一个配置链；
所有配置码流写入完成后、FPGA正常运行用户设计之前，控制电路将关键配置链读出并写入配置缓存中覆盖最后一个配置链。
其进一步的技术方案为，配置缓存由ECC内存实现，ECC内存存储关键配置链及对应的校验码，并通过自带的ECC校验功能对关键配置链进行ECC校验。
其进一步的技术方案为，配置缓存由内存和ECC检纠错电路实现，内存用于存储关键配置链及对应的校验码，ECC检纠错电路从内存中读取关键配置链及其对应的校验码进行校验，并在检测到故障时纠错并覆盖写入至内存中。
其进一步的技术方案为，FPGA内部还包括与控制电路相连的定时器，控制电路根据定时器的延时时长对关键配置链进行更新，定时器的输入时钟来自于FPGA外部或者来自于FPGA内部。
其进一步的技术方案为，定时器接收到即时使能信号时立即触发控制电路对关键配置链进行更新，即时使能信号来自于FPGA外部或者来自于FPGA内部的用户设计。
其进一步的技术方案为，定时器的延时时长小于FPGA的设计指标参数，设计指标参数包括平均无故障工作时间MTBF和修复前平均时间MTTF中的至少一种。
其进一步的技术方案为，定时器的输入时钟来自于FPGA内部的环振器，且输入时钟的频率可调。
其进一步的技术方案为，控制电路与FPGA的内建边界扫描链相连，控制电路通过内建边界扫描链获取FPGA的外部控制信号并对关键配置链进行更新。
其进一步的技术方案为，配置缓存的ECC校验功能基于汉明码实现。
本发明的有益效果为：
本申请公开了一种通过复用缓冲内存提高关键配置码流可靠性的FPGA，该FPGA利用配置缓存存储关键配置链，通过配置缓存的ECC校验功能保证关键配置链内容的正确，从而在FPGA在正常运行时，可用于定期更新配置内存中的关键配置链的内容，从而保证关键配置链内容的准确性，提高FPGA的运行可靠性。
附图说明
图1是本申请的FPGA的一种内部结构部。
图2是本申请的FPGA的另一种内部结构部。
具体实施方式
下面结合附图对本发明的具体实施方式做进一步说明。
本申请公开了一种通过复用缓冲内存提高关键配置码流可靠性的FPGA，如图1，该FPGA内部包括配置缓存、配置内存和控制电路，配置内存包括N个配置区块，如图1以配置内存包括配置区块1～N为例，配置缓存连接各个配置区块的写入端。
FPGA以配置链为单位依次写入用户设计对应的配置码流，每个配置链包括配置码流中连续的具有预定位数的配置位，比如1024位或2048位或任意自定义的位数。配置链的数量不超过配置区块的数量，本申请以配置链的数量扥估配置区块的数量为例。配置码流中包含一个预设的关键配置链，关键配置链即包含预设的关键配置码流的配置链，该关键配置链可以对应FPGA上的任意可配置模块/绕线资源。FPGA写入的配置码流主要包括两种封包，第一种封包指定对应存储的配置区块、起始配置位、长度以及其他相关控制指令，第二种封包包含实际的配置位内容。
每个配置链在写入FPGA内后，首先覆盖写入配置缓存进行缓存，再写入配置内存中对应的一个配置区块内进行存储，因此可选的，配置区块的宽度大于等于配置链的宽度，各个配置区块的宽度可以相同也可以不同，通常是相同的。每个配置链在由配置缓存写入对应的配置区块时、配置缓存中保存配置链直至被写入的下一个配置链覆盖，比如：配置链1写入配置缓存进行缓存，然后写入配置区块1内存储，此时配置缓存中保存配置链1。配置链2写入配置缓存替换配置链1进行缓存，然后写入配置区块2内存储，此时配置缓存中保存配置链2，以此类推，直至配置链N写入配置缓存进行缓存，继而写入配置区块N内存储，所有配置链写入完成后，配置缓存中保存最后一个配置链也即配置链N，如图1所示。可选的，如图2所示，FPGA内部还包括解密电路，写入FPGA内的配置码流可以是加密后的配置码流，则以配置链为单位写入FPGA内的配置码流经解密电路进行解密后写入配置缓存进行缓存。
在本申请中，所有配置码流写入完成后、FPGA正常运行用户设计之前，配置缓存中保存有关键配置链，具有两种实现方式：
1、在生成用户设计对应的配置码流时，调整配置链的顺序，使得关键配置链位于配置码流的最后一个配置链，比如图1中，配置链N即为关键配置链。则FPGA在写入配置码流时，写入的最后一个配置链即为关键配置链，由于各个配置链在覆盖写入配置缓存进行缓存再写入配置内存后，配置缓存中会保存最后一个配置链，因此在所有配置链写入完成后，配置缓存中保存最后一个配置链并直接作为关键配置链，由于配置缓存中保存的是直接下载写入的配置码流，因此配置缓存中保存的关键配置链也是正确无错误的。
2、在生成用户设计对应的配置码流时，无需预先调整配置链的顺序，关键配置链可以位于任意位置处，则此时特殊的情况下可能关键配置链恰好位于最后一个配置链的位置，与第一个实施例类似。更通常的情况是，关键配置链位于第一个或中间位置处，比如按顺序写入的第三条配置链也即配置链3是关键配置链，则在所有配置链写入完成后，配置缓存中保存的最后一个配置链是配置链N而并不是关键配置链。在这种情况中，配置缓存至少与存储关键配置链的配置区块的读出端相连，可以仅与一个配置区块的读出端相连，也可以通过多路选择器MUX与多个配置区块的读出端相连，比如图2以配置缓存通过多路选择器MUX与N个配置区块相连的情况。则同样的，每个配置链在由配置缓存写入对应的配置区块时、配置缓存中保存配置链直至被写入的下一个配置链覆盖，则所有配置链写入完成后，配置缓存中保存最后一个配置链、也即配置链N，然后在所有配置码流写入完成后、FPGA正常运行用户设计之前，控制电路将关键配置链读出并写入配置缓存中覆盖最后一个配置链，如图2所示，读出配置链3写入配置缓存中覆盖配置链N，从而使得配置缓存中保存关键配置链，此时由于配置码流刚下载完、还没有出现错误，因此配置缓存中保存的关键配置链也是正确无错误的。这种实现方式也可以使得配置缓存中保存关键配置链，但相比于第一种实现方式需要付出额外的电路结构，付出的代价比第一种实现方式更高。
由于配置缓存中保存正确的关键配置链，因此在FPGA正常运行用户设计过程中，可以利用配置缓存中正确的关键配置链对配置内存中的关键配置链进行更新，从而保证配置内存中的关键配置链的准确性和可靠性。而在此过程中，需要保证配置缓存中保存的关键配置链的准确性，因此在本申请中，配置缓存具有ECC校验功能，在FPGA正常运行用户设计过程中，配置缓存对保存的关键配置链进行ECC校验，可以是每隔一段时间进行ECC校验，为了实现ECC校验，实际配置缓存除了保存关键配置链之外，还包括按照ECC算法生成的对应的校验码，而校验码的宽度按照ECC编码的规范确定并与关键配置链的位数相关，比如由于常规的需求时检纠错1位，因此当关键配置链的位宽为1024时、对应的校验码位宽为11，关键配置链的位宽为2048时、对应的校验码位宽为12，从而校验码可对关键配置链检纠错1位。但若需要实现检错2位、纠错1位的功能，则可以增加一位校验码，也即当关键配置链的位宽为1024时、对应的校验码位宽为12。因此配置缓存的内存空间至少大于关键配置链及其对应的校验码所需的总的内存空间，实际操作时，还要匹配配置缓存的写入读出带宽，确保持续不间断运行，以提高读写效率。具有ECC校验功能的配置缓存具有两种实现方式：
实现方式一、配置缓存由专门的ECC内存实现，如图2所示，ECC内存存储关键配置链及对应的校验码，实际实现时，可以在所有配置码流写入完成后、FPGA正常运行用户设计之前，ECC内存对所存储的关键配置链进行ECC编码生成对应的校验码进行存储。并在FPGA正常运行用户设计过程中，通过自带的ECC校验功能定期对关键配置链进行ECC校验，当检测到关键配置链和/或校验码故障时纠错并覆盖存储。
实现方式二、配置缓存由普通的内存和ECC检纠错电路实现，如图1所示，内存用于存储关键配置链及对应的校验码，实际实现时，可以在所有配置码流写入完成后、FPGA正常运行用户设计之前，ECC检纠错电路对内存中所存储的关键配置链进行ECC编码生成对应的校验码存储至内存中。并在FPGA正常运行用户设计过程中，ECC检纠错电路从内存中读取关键配置链及其对应的校验码进行校验，当检测到关键配置链和/或校验码故障时纠错并覆盖写入至内存中。
在上述两种实现方式中，所采用的ECC编码基于汉明码实现，汉明距离至少为3。通过上述机制，可以保证配置缓存中始终保存正确的关键配置链，在FPGA正常运行用户设计过程中，控制电路每隔预定时间将配置缓存中的关键配置链读出写入关键配置链对应的配置区块对关键配置链进行更新，在将配置缓存中的关键配置链读出时不影响配置缓存中的关键配置链，从而可以保证关键配置链的配置位内容维持原有的写入值，不受运行情况及外在环境因素影响。
可选的，FPGA内部还包括与控制电路相连的定时器，控制电路根据定时器的延时时长对关键配置链进行更新，定时器的输入时钟来自于FPGA外部或者来自于FPGA内部。当定时器的输入时钟来自于FPGA内部时，在一个实施例中，定时器的输入时钟来自于FPGA内部的环振器，且输入时钟的频率可调。定时器的延时时长可以根据实际需要自定义配置，在一个实施例中，定时器的延时时长小于FPGA的设计指标参数，设计指标参数包括平均无故障工作时间MTBF和修复前平均时间MTTF中的至少一种，从而可以在预定系统故障前先自行纠错。在另一个实施例中，定时器在按照延时时长触发控制电路的过程中，当定时器接收到即时使能信号时、不再继续延时计算，而是立即触发控制电路将配置缓存中的关键配置链读出写入关键配置链对应的配置区块对关键配置链进行更新，即时使能信号来自于FPGA外部或者来自于FPGA内部的用户设计。
在另一个实施例中，控制电路与FPGA的内建边界扫描链相连，控制电路通过内建边界扫描链获取FPGA的外部控制信号，并根据外部控制信号将配置缓存中的关键配置链读出并写入关键配置链对应的配置区块对关键配置链进行更新。
Claims (11)
1.一种通过复用配置缓存提高关键配置码流可靠性的FPGA，其特征在于，所述FPGA内部包括配置缓存、配置内存和控制电路，所述配置内存至少包括N个配置区块，所述配置缓存具有ECC校验功能，所述配置缓存连接各个配置区块的写入端；
所述FPGA以配置链为单位依次写入用户设计对应的配置码流，每个配置链包括所述配置码流中连续的具有预定位数的配置位，且所述配置码流中包含一个预设的关键配置链；每个配置链覆盖写入所述配置缓存进行缓存后，再写入所述配置内存中对应的一个配置区块内进行存储，所有配置码流写入完成后、所述FPGA正常运行用户设计之前，所述配置缓存中保存有所述关键配置链；
在所述FPGA正常运行用户设计过程中，所述配置缓存对保存的所述关键配置链进行ECC校验，所述控制电路每隔预定时间将所述配置缓存中的所述关键配置链读出写入对应的配置区块对所述关键配置链进行更新。
2.根据权利要求1所述的FPGA，其特征在于，所述FPGA在写入配置码流时，写入的最后一个配置链为所述关键配置链；
每个配置链在由配置缓存写入对应的配置区块时、配置缓存中保存所述配置链直至被写入的下一个配置链覆盖，则所有配置链写入完成后，所述配置缓存中保存最后一个配置链并直接作为所述关键配置链。
3.根据权利要求1所述的FPGA，其特征在于，所述配置缓存至少与存储所述关键配置链的配置区块的读出端相连；
每个配置链在由配置缓存写入对应的配置区块时、配置缓存中保存所述配置链直至被写入的下一个配置链覆盖，则所有配置链写入完成后，所述配置缓存中保存最后一个配置链；
所有配置码流写入完成后、所述FPGA正常运行用户设计之前，所述控制电路将所述关键配置链读出并写入所述配置缓存中覆盖最后一个配置链。
4.根据权利要求1所述的FPGA，其特征在于，所述配置缓存由ECC内存实现，所述ECC内存存储所述关键配置链及对应的校验码，并通过自带的ECC校验功能对所述关键配置链进行ECC校验。
5.根据权利要求1所述的FPGA，其特征在于，所述配置缓存由内存和ECC检纠错电路实现，所述内存用于存储所述关键配置链及对应的校验码，所述ECC检纠错电路从所述内存中读取所述关键配置链及其对应的校验码进行校验，并在检测到故障时纠错并覆盖写入至所述内存中。
6.根据权利要求1-5任一所述的FPGA，其特征在于，所述FPGA内部还包括与所述控制电路相连的定时器，所述控制电路根据所述定时器的延时时长对所述关键配置链进行更新，所述定时器的输入时钟来自于FPGA外部或者来自于FPGA内部。
7.根据权利要求6所述的FPGA，其特征在于，
所述定时器接收到即时使能信号时立即触发所述控制电路对所述关键配置链进行更新，所述即时使能信号来自于所述FPGA外部或者来自于FPGA内部的用户设计。
8.根据权利要求6所述的FPGA，其特征在于，
所述定时器的延时时长小于所述FPGA的设计指标参数，所述设计指标参数包括平均无故障工作时间MTBF和修复前平均时间MTTF中的至少一种。
9.根据权利要求6所述的FPGA，其特征在于，
所述定时器的输入时钟来自于FPGA内部的环振器，且所述输入时钟的频率可调。
10.根据权利要求1-5任一所述的FPGA，其特征在于，
所述控制电路与所述FPGA的内建边界扫描链相连，所述控制电路通过所述内建边界扫描链获取所述FPGA的外部控制信号并对所述关键配置链进行更新。
11.根据权利要求1-5任一所述的FPGA，其特征在于，所述配置缓存的ECC校验功能基于汉明码实现。
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| GR01 | Patent grant | ||
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