CN113556301A - 一种信号处理方法及装置 - Google Patents
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Abstract
本发明提供一种信号处理方法及装置，用以解决现有技术中存在的干扰消除效率低下的问题。该方法包括：确定接收信号在指定时频资源区域内的干扰自相关矩阵；根据第一比特数对干扰自相关矩阵包括的多个有符号数进行去冗余处理，确定去冗余的干扰自相关矩阵；其中，第一比特数为表征多个有符号数中任一有符号数所需的最小比特数；根据去冗余的干扰自相关矩阵，对接收信号进行干扰消除。
Description
技术领域
本发明涉及通信技术领域，尤其涉及一种信号处理方法及装置。
背景技术
在移动通信系统中，基站通过物理上行共享信道(physical uplink sharedchannel，PUSCH)接收用户设备(user equipment，UE)随上行业务数据发送解调参考信号(demodulation reference signal，DMRS)，基站使用DMRS对于物理上行共享信道的传输特性进行信道估计，但由于相邻小区下的UE可能使用相同的时频资源在PUSCH上发送上行业务数据，产生同频干扰影响数据传输通信，一般基站会先进行信道估计并确定DMRS的干扰自相关矩阵，基于干扰自相关矩阵进行干扰消除。
DMRS的干扰自相关矩阵中包括的有符号数，存在符号位冗余的情况。为确保干扰消除的效果，需去掉其中冗余的符号位。现有技术中，通常针对干扰自相关矩阵中每个有符号数，从最高比特位开始依次判断相邻的两个比特位是否相同，确定不同时将相邻比特位中较高比特位确定为符号位，从而将高于其的比特位去掉来完成去冗余。然而这样的方式会受到比特位数目的影响，对于字节较长的有符号数或者是数量较多的有符号数去冗余处理耗时较久，导致干扰消除的效率低下。
发明内容
本发明提供一种信号处理方法及装置，用以解决现有技术中存在的干扰消除效率低下的问题。
第一方面，本发明实施例提供一种信号处理方法，包括：
确定接收信号在指定时频资源区域内的干扰自相关矩阵；
根据第一比特数对所述干扰自相关矩阵包括的多个有符号数进行去冗余处理，确定去冗余的干扰自相关矩阵；其中，所述第一比特数为表征所述多个有符号数中任一有符号数所需的最小比特数；
根据所述去冗余的干扰自相关矩阵，对所述接收信号进行干扰消除。
在一种可选的实现方式中，所述方法还包括：
确定所述干扰自相关矩阵包括的多个有符号数对应的第一比特序列；所述第一比特序列用于指示表征第一有符号数所需的最小比特数，所述第一有符号数为所述多个有符号数中绝对值最大的有符号数；
根据所述第一比特序列，确定所述第一比特数。
在一种可选的实现方式中，所述多个有符号数包括的比特位的数量相同，确定所述干扰自相关矩阵包括的多个有符号数对应的第一比特序列，包括：
当所述多个有符号数均为正数时，对所述多个有符号数进行按位或运算，确定所述第一比特序列；或者，
当所述多个有符号数包括至少一个负数时，针对所述至少一个负数中每个负数，确定负数对应的第一正数；其中，所述第一正数为所述负数的绝对值减1后的正数；
对确定出的至少一个第一正数和所述多个有符号数包括的正数进行按位或运算，确定所述第一比特序列。
在一种可选的实现方式中，所述根据所述第一比特序列，确定所述第一比特数，包括：
对所述第一比特序列进行转换，确定第二比特序列，所述第二比特序列用于指示表征所述第一有符号数所需的最少数值位中的最高比特位；
根据所述第二比特序列，确定所述第一比特数。
在一种可选的实现方式中，所述第一比特序列包括N个比特位，所述方法还包括：
针对所述N个比特位中第i个比特位，执行：
当i小于N时，对第i+1个比特位至第N个比特位进行规约或运算，并对规约或运算的结果进行取反运算，确定所述第i个比特位对应的第一比特；或者，
当i等于N时，对第i个比特位进行取反运算，确定所述第i个比特位对应的第一比特；
对所述第一比特和所述第i个比特位进行逻辑与运算，确定所述第i个比特位对应的第二比特；
所述确定第二比特序列，包括：
根据所述第一比特序列中每个比特位对应的第二比特，将所述第一比特序列转换为所述第二比特序列；其中，所述第二比特序列的第i个比特位为所述第一比特序列中第i个比特位对应的第二比特。
在一种可选的实现方式中，所述根据所述第一比特数，对所述干扰自相关矩阵进行去冗余处理，包括：
根据所述多个有符号数包括的比特数与所述第一比特数的差值，确定所述多个有符号数对应的最小冗余比特数；
根据所述最小冗余比特数，对所述多个有符号数进行去冗余处理。
在一种可选的实现方式中，所述指定时频资源区域内包括一个或多个时频资源单元RE。
第二方面，本发明实施例提供一种信号处理装置，包括：
矩阵确定模块，用于确定接收信号在指定时频资源区域内的干扰自相关矩阵；
去冗余处理模块，用于根据第一比特数对所述干扰自相关矩阵包括的多个有符号数进行去冗余处理，确定去冗余的干扰自相关矩阵；其中，所述第一比特数为表征所述多个有符号数中任一有符号数所需的最小比特数；
干扰消除模块，用于根据所述去冗余的干扰自相关矩阵，对所述接收信号进行干扰消除。
在一种可选的实现方式中，所述去冗余处理模块，还用于：
确定所述干扰自相关矩阵包括的多个有符号数对应的第一比特序列；所述第一比特序列用于指示表征第一有符号数所需的最小比特数，所述第一有符号数为所述多个有符号数中绝对值最大的有符号数；
根据所述第一比特序列，确定所述第一比特数。
在一种可选的实现方式中，所述多个有符号数包括的比特位的数量相同，所述去冗余处理模块，还用于：
当所述多个有符号数均为正数时，对所述多个有符号数进行按位或运算，确定所述第一比特序列；或者，
当所述多个有符号数包括至少一个负数时，针对所述至少一个负数中每个负数，确定负数对应的第一正数；其中，所述第一正数为所述负数的绝对值减1后的正数；
对确定出的至少一个第一正数和所述多个有符号数包括的正数进行按位或运算，确定所述第一比特序列。
在一种可选的实现方式中，所述去冗余处理模块，还用于：
对所述第一比特序列进行转换，确定第二比特序列，所述第二比特序列用于指示表征所述第一有符号数所需的最少数值位中的最高比特位；
根据所述第二比特序列，确定所述第一比特数。
在一种可选的实现方式中，所述第一比特序列包括N个比特位，所述去冗余处理模块，还用于：
针对所述N个比特位中第i个比特位，执行：
当i小于N时，对第i+1个比特位至第N个比特位进行规约或运算，并对规约或运算的结果进行取反运算，确定所述第i个比特位对应的第一比特；或者，
当i等于N时，对第i个比特位进行取反运算，确定所述第i个比特位对应的第一比特；
对所述第一比特和所述第i个比特位进行逻辑与运算，确定所述第i个比特位对应的第二比特；
所述去冗余处理模块，在确定第二比特序列时，具体用于：
根据所述第一比特序列中每个比特位对应的第二比特，将所述第一比特序列转换为所述第二比特序列；其中，所述第二比特序列的第i个比特位为所述第一比特序列中第i个比特位对应的第二比特。
在一种可选的实现方式中，所述去冗余处理模块，还用于：
根据所述多个有符号数包括的比特数与所述第一比特数的差值，确定所述多个有符号数对应的最小冗余比特数；
根据所述最小冗余比特数，对所述多个有符号数进行去冗余处理。
在一种可选的实现方式中，所述指定时频资源区域内包括一个或多个时频资源单元RE。
第三方面，本发明实施例提供一种信号处理装置，包括：
存储器以及处理器；
存储器，用于存储程序指令；
处理器，用于调用所述存储器中存储的程序指令，按照获得的程序执行第一方面的任一实现方式所述的方法。
第四方面，本发明实施例提供一种计算机可读存储介质，所述计算机可读存储介质存储有计算机指令，当所述计算机指令在计算机上运行时，使得计算机执行第一方面的任一实现方式所述的方法。
本发明实施例中，确定表征干扰自相关矩阵中任一有符号数所需的最小比特数，基于该最小比特数对干扰自相关矩阵包括的多个有符号数进行去冗余处理，无需对每个有符号数包括的每个比特位进行判断，不受有符号数的数量以及有符号数包括的比特位数影响，能够有效减少去冗余处理的耗时，有助于提升干扰消除的效率。
附图说明
图1为本发明实施例提供的一种通信系统架构示意图；
图2为本发明实施例提供的一种信号处理方法流程示意图；
图3为本发明实施例提供的一种信号处理装置的结构示意图；
图4为本发明实施例提供的一种去冗余处理模块的结构示意图；
图5为本发明实施例提供的一种并行处理子模块的结构示意图；
图6为本发明实施例提供的另一种信号处理装置的结构示意图。
具体实施方式
本发明实施例可以应用于4G系统，或者5G系统，或者未来产生的新系统。4G系统可以是长期演进(Long Term Evolution，LTE)系统，5G系统可以是新空口(New Radio，NR)系统。
图1示例一种通信系统架构，通信系统中包括基站和用户设备。
用户设备UE，又称之为终端、终端设备、移动台(Mobile Station，MS)、移动终端(Mobile Terminal，MT)等，是一种向用户提供语音和/或数据连通性的设备，例如，具有无线连接功能的手持式设备、车载设备等。目前，一些终端的举例为：手机(mobile phone)、平板电脑、笔记本电脑、掌上电脑、移动互联网设备(Mobile Internet Device，MID)、可穿戴设备，虚拟现实(Virtual Reality，VR)设备、增强现实(Augmented Reality，AR)设备、工业控制(Industrial Control)中的无线终端、无人驾驶(self driving)中的无线终端、远程手术(remote medical surgery)中的无线终端、智能电网(smart grid)中的无线终端、运输安全(transportation safety)中的无线终端、智慧城市(smart city)中的无线终端、智慧家庭(smart home)中的无线终端等。
本发明实施例中涉及的基站还可以称为接入网设备或者接入节点(英文：AccessNode，简称：AN)，为终端提供无线接入服务。接入节点具体可以是全球移动通信(GlobalSystem for Mobile communication，GSM)系统或码分多址(Code Division MultipleAccess，CDMA)系统中的基站(Base Transceiver Station，BTS)，也可以是宽带码分多址(Wideband Code Division Multiple Access，WCDMA)系统中的基站(NodeB)，还可以是LTE系统中的演进型基站(英文：Evolutional Node B，简称：eNB或eNodeB)，或者是未来5G网络中的基站设备(gNB)、小基站设备、无线访问节点(WiFi AP)、无线互通微波接入基站(Worldwide Interoperability for Microwave Access Base Station，WiMAX BS)等，本发明对此并不限定。
以下对本发明实施例涉及到的术语进行解释，便于本领域技术人员理解。
(1)干扰自相关矩阵
一般的，基站通过多个接收天线在PUSCH中接收目标小区的UE发送的上行业务数据以及DMRS，会受到干扰。采用基于干扰自相关矩阵的最大比合并(Maximum RatioCombining，MRC)算法和干扰抑制合并(InterferenceRejection Combining，IRC)算法来进行信号干扰消除，首要的需确定接收信号在某个时频区域上的干扰自相关矩阵，也即在DMRS的天线端口中计算DMRS在相关时频资源区域上DMRS的干扰自相关矩阵。
(2)有符号数
在数字信号处理技术中，定点数分为有符号数(signed)和无符号数(unsigned)。其中，有符号数的表示方法有三种：二进制原码、二进制反码和二进制补码。定点整数、定点小数通常采用二进制补码表示，字长为N的二进制补码数IN-1IN-2IN-3...I2I1I0能表示[-2N-1,2N-1-1]共2N个有符号十进制整数，其中IN-1为符号位，IN-2IN-3...I2I1I0为表示数值的比特位，可以称为数值位。当IN-1＝’0’时，IN-1IN-2IN-3...I2I1I0表示正数，当IN-1＝’1’时IN-1IN- 2IN-3...I2I1I0表示负数。本发明实施例中涉及的干扰自相关矩阵包括多个元素，当各个元素为复数形式时，其中复数的实部和虚部系数均为有符号数，采用二进制补码表示，也即干扰自相关矩阵包括的多个有符号数包含元素的实部和虚部系数。
对一个二进制补码表示的有符号数进行符号位扩展，可使得表示该有符号二进制补码数的字长变大但并不会改变其数值本身的大小，字长变大使得可表示数的动态范围增大,以避免运算过程中的溢出错误。例如，4比特的二进制补码可表示范围为-8到+7之间共16个十进制整数，4比特的二进制补码“1010”表示十进制数-6，将“1010”的符号位进行扩展使其变为8比特的“11111010”，仍表示十进制整数-6，但是扩展到8比特后，二进制补码可表示到-128到+127之间共256个十进制整数，可表示数的动态范围增大。
(3)冗余符号位
冗余符号位是指有符号数符号位扩展处理后所引入冗余的符号位。计算DMRS在相关时频资源区域上DMRS的干扰自相关矩阵时，涉及到其中多个有符号数的乘累加运算，为避免累加运算过程中产生溢出错误，通常会对乘积结果进行符号位扩展再进行累加，导致最终计算得到的干扰自相关矩阵存在符号位冗余的情况，也即干扰自相关矩阵包括的有符号数存在冗余符号位。
(4)需要说明的是，本发明中涉及的多个，是指两个或两个以上。“和/或”，描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。字符“/”一般表示前后关联对象是一种“或”的关系。另外，应当理解，尽管在本发明实施例中可能采用术语第一、第二等来描述各数据、但这些数据不应限于这些术语。这些术语仅用来将各数据彼此区分开。
本发明实施例提供一种信号处理方法及装置，以期提升干扰消除的效率。其中，方法和装置是基于同一发明构思的，由于方法及装置解决问题的原理相似，因此装置与方法的实施可以相互参见，重复之处不再赘述。
参见图2所示，为本发明实施例提供一种信号处理方法流程示意图。该方法可应用于基站，包括：
步骤S201，确定接收信号在指定时频资源区域内的干扰自相关矩阵。
其中，指定时频资源区域内包括一个或多个时频资源单元RE，指定时频资源区域可以是接收信号中解调参考信号DMRS对应的时频资源区域。具体实施时，可以是针对某个特定小区，或称目标小区的接收信号，确定其在DMRS对应的时频资源区域内的干扰自相关矩阵。
步骤S202，根据第一比特数对干扰自相关矩阵包括的多个有符号数进行去冗余处理，确定去冗余的干扰自相关矩阵；其中，第一比特数为表征多个有符号数中任一有符号数所需的最小比特数。
步骤S203，根据去冗余的干扰自相关矩阵，对接收信号进行干扰消除。
具体实施时，基于去冗余的干扰自相关矩阵和信道估计结果，对接收信号由于传输信道非理想状态引起的信号失真进行补偿。
本发明实施例中，确定表征干扰自相关矩阵中任一有符号数所需的最小比特数，基于该最小比特数对干扰自相关矩阵包括的多个有符号数进行去冗余处理，无需对每个有符号数包括的每个比特位进行判断，不受有符号数的数量以及有符号数包括的比特位数影响，能够有效减少去冗余处理的耗时，有助于提升干扰消除的效率。
在一种可选的实现方式中，上述方法还包括：
A1，确定干扰自相关矩阵包括的多个有符号数对应的第一比特序列；第一比特序列用于指示表征第一有符号数所需的最小比特数，第一有符号数为多个有符号数中绝对值最大的有符号数，也即第一有符号数的绝对值大于多个有符号数中除第一有符号数之外任一有符号数的绝对值。
A2，根据第一比特序列，确定第一比特数。
本发明实施例中，针对干扰自相关矩阵包括的多个有符号数中绝对值最大的第一有符号数，确定表征第一有符号数所需的最小比特数，从而得到表征多个有符号数中任一有符号数所需的最小比特数，无需针对每个有符号数确定其对应的最小比特数，能够减少耗时，有助于提升去冗余处理的效率。
在一种可选的实施方式中，多个有符号数包括的比特位的数量相同，确定干扰自相关矩阵包括的多个有符号数对应的第一比特序列，包括：当多个有符号数均为正数时，对多个有符号数进行按位或运算，确定第一比特序列。
在另一种可选的实施方式中，多个有符号数包括的比特位的数量相同，确定干扰自相关矩阵包括的多个有符号数对应的第一比特序列，包括：
A11，当多个有符号数包括至少一个负数时，针对至少一个负数中每个负数，确定负数对应的第一正数；其中，第一正数为负数的绝对值减1后的正数。
A12，对确定出的至少一个第一正数和多个有符号数包括的正数进行按位或运算，确定第一比特序列。
本发明实施例中，通过将负数转换为其对应的第一正数，即该负数的绝对值减1后的正数，表征第一正数所需的最小比特数可以表征该负数。通过正数间的按位或运算，得到第一比特序列能够指示出干扰自相关矩阵中绝对值最大的有符号数所需的最小比特数。
具体实施时，确定第一比特序列可参照如下预处理过程实施：
对于任意有符号数：如果符号位，即有符号数的最高比特位是0，保持不变；如果符号位为1，则将该有符号数转化为绝对值减1后的正数。具体的，假设多个有符号数为N比特的二进制补码，表示为：PN-1PN-2...P1P0，若PN-1＝’0’，保持不变，或者描述其转换后的输出结果M’N-1M’N-2...M’1M’0等于PN-1PN-2...P1P0；若PN-1＝’1’，将PN-1PN-2...P1P0的每一比特位进行取反(即原始比特位比特’1’，则取反后变为’0’；原始比特位比特’0’，则取反后变为’1’)转换后的数据结果M’N-1M’N-2...M’1M’0表示的正数即为PN-1PN-2...P1P0绝对值减1的正数。对多个有符号数对应的M’N-1M’N-2...M’1M’0进行按位或运算，运算结果即为第一比特序列，表示为X’N-1X’N-2...X’1X’0。
例如，针对两个8比特位(bit)的二进制补码，第一个二进制补码数为00101011(对应十进制数43)，则转换输出结果仍为00101011(对应十进制数43)；第二个二进制补码数为10101011(对应十进制数-85)，则转换输出结果为01010100(对应十进制数为84)；对两个二进制补码转换结果进行按位或运算得到第一比特序列为：01111111，如下表1所示：
表1
| bit7 | bit6 | bit5 | bit4 | bit3 | bit2 | bit1 | bit0 | |
| 0 | 0 | 1 | 0 | 1 | 0 | 1 | 1 | 43 |
| 0 | 1 | 0 | 1 | 0 | 1 | 0 | 0 | 84 |
| 0 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 按位或 |
在一种可选的实施方式中，根据第一比特序列，确定第一比特数，包括：
A21，对第一比特序列进行转换，确定第二比特序列，第二比特序列用于指示表征第一有符号数所需的最少数值位中的最高比特位；
A22，根据第二比特序列，确定第一比特数。
本发明实施例中，通过确定表征多个有符号数中绝对值最大的第一有符号数最少数值位中的最高比特位，或称最高有效位，比该最高有效位高一位的为符号位，从而能够确定出表征第一有符号数所需的最少比特数，也即第一比特数。
在一种可选的实施方式中，第一比特序列包括N个比特位，确定第二比特序列，可参照如下方式(1)～(2)实施：
(1)针对N个比特位中第i个比特位，执行：
当i小于N时，对第i+1个比特位至第N个比特位进行规约或运算，并对规约或运算的结果进行取反运算，确定第i个比特位对应的第一比特；或者，
当i等于N时，对第i个比特位进行取反运算，确定第i个比特位对应的第一比特；
对第一比特和第i个比特位进行逻辑与运算，确定第i个比特位对应的第二比特。
具体实施时，可采用并行处理的方法，通过N个并行处理分路，同时针对N个比特位中各个比特位，确定其对应的第二比特。
可选的，以将上述预处理过程的输出结果X’N-1X’N-2...X’1X’0为例。在一种实施方式中，首先将从最低比特位X’0开始至最高比特位X’N-1结束的N比特分成共N路进行并行处理，一路对应处理N个比特位中的一个比特位。如对于第P+1路，即针对X’P，将X”N-2X”N- 3...X”1X”0分为两个输入部分，第1输入部分为X’P，第2输入部分为比X’P比特位高的比特X’N-1X’N-2...X’p+1；其中，P＝0,1...N-2；对于第N路，即针对X’N-1，确定第1输入部分为X’N-1，第2输入部分为对X’N-1取反操作后的二进制比特。例如，对于第1路，第1部分为X0，第2输入部分为X’N-1X’N-2...X’2X’1；对于第2路，第1部分为X’1，第2输入部分为X’N-1X’N-2...X’3X’2；依此类推……，对于第N-1路，第1部分为X’N-2，第2输入部分为X’N-1。
对于第P+1路，即针对X’P，首先将其对应的第2输入部分X’N-1X’N-2...X’p+1的所有比特位进行规约或运算得到二进制比特YP，然后将YP进行取反操作得到
最后将
与第1部分X’P进行逻辑与运算得到X”P，X”P即为X’P对应的第二比特。如果第2输入部分X’N-1X’N-2...X’p+1的所有比特位不全为二进制比特0，则该路输出结果X”P为二进制比特0，否则，如果第2输入部分X’N-1X’N-2...X’p+1所有比特位全为二进制比特0，则输出的结果X”P为X’P。则同理可推，若X’N-1X’N-2...X’1X’0所有比特位全为零比特，则并行处理得到N比特处理结果X”N-1X”N-2...X”1X”0所有比特位全为零比特；如果输入X’N-1X’N-2...X’1X’0所有比特位不全为零比特，则并行处理得到N比特处理结果X”N-1X”N-2...X”1X”0中有且只有一个比特位为比特1，其它比特位全为零比特；且，输入X’N-1X’N-2...X’1X’0中从最高比特位X’N-1开始数向最低比特位X’0方向第1个比特“1”的位置与X”N-1X”N-2...X”1X”0中比特1的位置对应。
其中，对于第P+1路中，第2输入部分X’N-1X’N-2...X’p+1所有比特位进行规约或运算，包括：按从高比特位到低比特位或从低比特位到高比特位的顺序，将顺序中第一个比特位与第二个比特位先进行逻辑或运算(两个二进制比特中只要有1个比特为1，则或运算结果为二进制比特“1”；只有两个二进制比特中两个比特全为比特0，则或运算输出结果为比特0)，运算结果再与顺序中下一个比特位进行逻辑或运算，得到运算结果再与顺序中下一个比特位进行逻辑或运算，循环直到X’N-1X’N-2...X’p+1的所有比特位都被执行过逻辑或运算停止即得到最终的规约或结果值，如果X’N-1X’N-2...X’p+1所有比特位全为比特0，规约或结果值为二进制比特0，否则，规约或运算结果为二进制比特1。
本发明实施例中，对于预处理得到包括N个比特位的第一比特序列，分为N路进行并行处理对第一比特序列中每个比特位进行转化，能够快速的判断出第一比特序列中的比特位是否全为比特0、哪个比特位为数值位中的最高比特位；进而可依据判断的结果确定出表征多个有符号数中绝对值最大的第一有符号数最少数值位中的最高比特位。
(2)根据第一比特序列中每个比特位对应的第二比特，将第一比特序列转换为第二比特序列；其中，第二比特序列的第i个比特位为第一比特序列中第i个比特位对应的第二比特。
在一种可选的实施方式中，根据第一比特数，对干扰自相关矩阵进行去冗余处理，包括：
根据多个有符号数包括的比特数与第一比特数的差值，确定多个有符号数对应的最小冗余比特数；
根据最小冗余比特数，对多个有符号数进行去冗余处理，也即将多个有符号数据中的冗余符号位去除，减少其所包括的比特位的数量。
进一步，为便于理解，本申请实施例以对4*4的矩阵A中多个元素仅包含实部，实部对应的有符号数均采用6比特表示为例，对于去冗余处理的过程进行详细说明。如下表2示意出了矩阵A中各个采用二进制补码表示的元素。
表2
(一)按照前述预处理操作的过程，对上述16个元素进行预处理:
步骤(1)，根据符号位是’0’还是’1’分别进行转化，即若符号位是’0’确定为正数保持原值；若符号位是’1’，则转换将其转换为绝对值减1的正数，如下表3：
表3
| 001100(12) | 000101(5) | 000110(6) | 000110(6) |
| 000100(4) | 000110(6) | 000010(2) | 000011(3) |
| 000011(3) | 000111(7) | 000011(3) | 000101(5) |
| 000011(3) | 000011(3) | 000111(7) | 000100(4) |
步骤(2)，将经过步骤(1)转换后的16个二进制比特数进行按位或运算，得到预处理结果的第一比特序列为：001111。
示例性的，按位或运算可参照如下方式实施：首先将第一行四个二进制比特数按位或运算得到001111；然后将第二行四个二进制比特数按位或运算得到000111，将第三行四个二进制比特数按位或运算得到000101，将第四行四个二进制比特数按位或运算得到000111；进而将前述四个按位或结果进一步进行按位或运算得到第一比特序列如下表4所示：
表4
| bit5 | bit4 | bit3 | bit2 | bit1 | bit0 |
| 0 | 0 | 1 | 1 | 1 | 1 |
需要说明的是，上述过程也可先按列求出每一列四个二进制比特数的按位或结果，然后把得到的四个按位或结果再按位或运算，其目的都是把对元素转换后确定的二进制比特数都按位或后，确定最终的按位或结果也即前述第一比特序列。对于按位或的操作过程在此不进行限定。
此外，若是每个元素中既包含实部又包含虚部，那么对于元素的实部、虚部可以分别列出一个4*4的矩阵，先分别预处理实部、虚部对应的矩阵得到两个6比特的按位或结果，然后把这两个按位或结果再按位或得到最终一个6比特的结果，即最终得到的按位或结果为对矩阵元素所有实部和所有虚部进行预处理后的结果。
(二)按照前述并行处理操作的过程，对前述预处理的结果进行并行处理:
对于(一)预处理得到的第一比特序列(001111)，确定其包括6个比特位(bit0～bit5)。则针对bit0～bit5并行执行如下操作：
对于bit0：对bit5bit4bit3bit2bit1(00111)进行规约或操作得到二进制比特“1”，取反得到二进制比特“0”，然后将二进制比特“0”与bit0即“1”进行逻辑与运算得到bit0对应的第二比特：“0”。
对于bit1：对bit5bit4bit3bit2(0011)进行规约或操作得到二进制比特“1”，取反得到二进制比特“0”，然后将二进制比特“0”与bit1即“1”进行逻辑与运算得到bit1对应的第二比特：“0”。
对于bit2：对bit5bit4bit3(001)进行规约或操作得到二进制比特“1”，取反得到二进制比特“0”，然后将二进制比特“0”与bit2即“1”进行逻辑与运算得到bit2对应的第二比特：“0”。
对于bit3：对bit5bit4(00)进行规约或操作得到二进制比特“0”，取反得到二进制比特“1”，然后将二进制比特“1”与bit3即“1”进行逻辑与运算得到bit3对应的第二比特：“1”。
对于bit4：对bit5(0)进行规约或操作得到二进制比特“0”，取反得到二进制比特“1”，然后将二进制比特“1”与bit4即“0”进行逻辑与运算得到bit4对应的第二比特：“0”。
对于bit5：对bit5(0)取反得到二进制比特“1”，然后将二进制比特“1”与bit5即“0”进行逻辑与运算得到bit5对应的第二比特：“0”。
从而确定出第一比特序列对应的第二比特序列为“001000”。该第二比特序列对应十进制数8，而8＝23，从而可确定矩阵包括任一符号数所需的最少数值位中的最高比特位为bit3，进而可确定表示矩阵中任一符号数所需的最少比特数为5，则bit4为符号位，bit5为冗余符号位，即确定矩阵存在1个冗余符号位，将其中所有元素当前包括的比特位去掉最高比特位，即完成对矩阵中多个有符号数的去冗余处理。
基于与方法实施例同样的发明构思，参见图3，本发明实施例提供一种信号处理装置300，包括：
矩阵确定模块301，用于确定接收信号在指定时频资源区域内的干扰自相关矩阵；
去冗余处理模块302，用于根据第一比特数对干扰自相关矩阵包括的多个有符号数进行去冗余处理，确定去冗余的干扰自相关矩阵；其中，第一比特数为表征多个有符号数中任一有符号数所需的最小比特数；
干扰消除模块303，用于根据去冗余的干扰自相关矩阵，对接收信号进行干扰消除。
在一种可选的实现方式中，去冗余处理模块302，还用于：
确定干扰自相关矩阵包括的多个有符号数对应的第一比特序列；第一比特序列用于指示表征第一有符号数所需的最小比特数，第一有符号数为多个有符号数中绝对值最大的有符号数；
根据第一比特序列，确定第一比特数。
在一种可选的实现方式中，多个有符号数包括的比特位的数量相同，去冗余处理模块302，还用于：
当多个有符号数均为正数时，对多个有符号数进行按位或运算，确定第一比特序列；或者，
当多个有符号数包括至少一个负数时，针对至少一个负数中每个负数，确定负数对应的第一正数；其中，第一正数为负数的绝对值减1后的正数；
对确定出的至少一个第一正数和多个有符号数包括的正数进行按位或运算，确定第一比特序列。
在一种可选的实现方式中，去冗余处理模块302，还用于：
对第一比特序列进行转换，确定第二比特序列，第二比特序列用于指示表征第一有符号数所需的最少数值位中的最高比特位；
根据第二比特序列，确定第一比特数。
在一种可选的实现方式中，第一比特序列包括N个比特位，去冗余处理模块302，还用于：
针对N个比特位中第i个比特位，执行：
当i小于N时，对第i+1个比特位至第N个比特位进行规约或运算，并对规约或运算的结果进行取反运算，确定第i个比特位对应的第一比特；或者，
当i等于N时，对第i个比特位进行取反运算，确定第i个比特位对应的第一比特；
对第一比特和第i个比特位进行逻辑与运算，确定第i个比特位对应的第二比特；
去冗余处理模块302，在确定第二比特序列时，具体用于：
根据第一比特序列中每个比特位对应的第二比特，将第一比特序列转换为第二比特序列；其中，第二比特序列的第i个比特位为第一比特序列中第i个比特位对应的第二比特。
在一种可选的实施方式中，第一比特序列包括N个比特位。参见图4示意的一种去冗余处理模块302的结构示意图，去冗余处理模块302包括预处理子模块以及N个并行处理子模块；其中，预处理模块，用于确定前述第一比特序列；N个中第i个并行处理子模块用于针对N个比特位中第i个比特位，确定第i个比特位对应的第二比特。
在一种可选的实施方式中，第i个并行处理子模块还用于将N个比特位分为第1输入部分：第i个比特位，以及第2输入部分：第i+1个比特位至第N个比特位。
如图5所示的一种并行处理子模块的结构示意图，第i个并行处理子模块包括规约或运算单元、取反运算单元和逻辑与运算单元；
其中，规约或运算单元，用于对第2输入部分进行规约或运算，确定第2输入部分对应的规约或运算结果。
取反运算单元，用于对第2输入部分对应的规约或运算结果进行取反运算，确定第i个比特位对应的第一比特。
逻辑与运算单元，用于对第1输入部分和第一比特进行逻辑与运算，确定第i个比特位对应的第二比特。
在一种可选的实现方式中，去冗余处理模块502，还用于：
根据多个有符号数包括的比特数与第一比特数的差值，确定多个有符号数对应的最小冗余比特数；
根据最小冗余比特数，对多个有符号数进行去冗余处理。
在一种可选的实现方式中，指定时频资源区域内包括一个或多个时频资源单元RE。
对应上述方法，参见图6，本发明实施例提供了另一种信号处理装置600，包括：
通信接口601，存储器602以及处理器603；
其中，处理器603通过通信接口601与其它设备进行通信，比如，其它设备可以是前述终端设备，如UE。
处理器603可以通过通信接口601接收UE发送的上行数据/信号；存储器602，用于存储程序指令；处理器603，用于调用所述存储器602中存储的程序指令，按照获得的程序执行上述实施例中的方法。
在本申请实施例中，处理器可以是通用处理器、数字信号处理器、专用集成电路、现场可编程门阵列或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件，可以实现或者执行本申请实施例中的公开的各方法、步骤及逻辑框图。通用处理器可以是微处理器或者任何常规的处理器等。结合本申请实施例所公开的方法的步骤可以直接体现为硬件处理器执行完成，或者用处理器中的硬件及软件模块组合执行完成。
在本申请实施例中，存储器，用于存储程序指令，存储器可以是非易失性存储器，比如硬盘(hard disk drive，HDD)或固态硬盘(solid-state drive，SSD)等，还可以是易失性存储器(volatile memory)，例如随机存取存储器(random-access memory，RAM)。存储器还可以是能够用于携带或存储具有指令或数据结构形式的期望的程序代码并能够由计算机存取的任何其他介质，但不限于此。本申请实施例中的存储器还可以是电路或者其它任意能够实现存储功能的装置，用于存储程序指令和/或数据。本申请实施例中不限定上述通信接口、存储器以及处理器之间的具体连接介质，比如总线，总线可以分为地址总线、数据总线、控制总线等。
进一步，本发明实施例提供了一种计算机可读存储介质，该计算机可读存储介质存储有计算机指令，当计算机指令在计算机上运行时，使得计算机执行上述方法。
本领域内的技术人员应明白，本发明的实施例可提供为方法、系统、或计算机程序产品。因此，本发明可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本发明可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。
本发明是参照根据本发明实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (16)
1.一种信号处理方法，其特征在于，包括：
确定接收信号在指定时频资源区域内的干扰自相关矩阵；
根据第一比特数对所述干扰自相关矩阵包括的多个有符号数进行去冗余处理，确定去冗余的干扰自相关矩阵；其中，所述第一比特数为表征所述多个有符号数中任一有符号数所需的最小比特数；
根据所述去冗余的干扰自相关矩阵，对所述接收信号进行干扰消除。
2.如权利要求1所述的方法，其特征在于，所述方法还包括：
确定所述干扰自相关矩阵包括的多个有符号数对应的第一比特序列；所述第一比特序列用于指示表征第一有符号数所需的最小比特数，所述第一有符号数为所述多个有符号数中绝对值最大的有符号数；
根据所述第一比特序列，确定所述第一比特数。
3.如权利要求2所述的方法，其特征在于，所述多个有符号数包括的比特位的数量相同，确定所述干扰自相关矩阵包括的多个有符号数对应的第一比特序列，包括：
当所述多个有符号数均为正数时，对所述多个有符号数进行按位或运算，确定所述第一比特序列；或者，
当所述多个有符号数包括至少一个负数时，针对所述至少一个负数中每个负数，确定负数对应的第一正数；其中，所述第一正数为所述负数的绝对值减1后的正数；
对确定出的至少一个第一正数和所述多个有符号数包括的正数进行按位或运算，确定所述第一比特序列。
4.如权利要求3所述的方法，其特征在于，所述根据所述第一比特序列，确定所述第一比特数，包括：
对所述第一比特序列进行转换，确定第二比特序列，所述第二比特序列用于指示表征所述第一有符号数所需的最少数值位中的最高比特位；
根据所述第二比特序列，确定所述第一比特数。
5.如权利要求4所述的方法，其特征在于，所述第一比特序列包括N个比特位，所述方法还包括：
针对所述N个比特位中第i个比特位，执行：
当i小于N时，对第i+1个比特位至第N个比特位进行规约或运算，并对规约或运算的结果进行取反运算，确定所述第i个比特位对应的第一比特；或者，
当i等于N时，对第i个比特位进行取反运算，确定所述第i个比特位对应的第一比特；
对所述第一比特和所述第i个比特位进行逻辑与运算，确定所述第i个比特位对应的第二比特；
所述确定第二比特序列，包括：
根据所述第一比特序列中每个比特位对应的第二比特，将所述第一比特序列转换为所述第二比特序列；其中，所述第二比特序列的第i个比特位为所述第一比特序列中第i个比特位对应的第二比特。
6.如权利要求1至5任一项所述的方法，其特征在于，所述根据所述第一比特数，对所述干扰自相关矩阵进行去冗余处理，包括：
根据所述多个有符号数包括的比特数与所述第一比特数的差值，确定所述多个有符号数对应的最小冗余比特数；
根据所述最小冗余比特数，对所述多个有符号数进行去冗余处理。
7.如权利要求1至5任一项所述的方法，其特征在于，所述指定时频资源区域内包括一个或多个时频资源单元RE。
8.一种信号处理装置，其特征在于，包括：
矩阵确定模块，用于确定接收信号在指定时频资源区域内的干扰自相关矩阵；
去冗余处理模块，用于根据第一比特数对所述干扰自相关矩阵包括的多个有符号数进行去冗余处理，确定去冗余的干扰自相关矩阵；其中，所述第一比特数为表征所述多个有符号数中任一有符号数所需的最小比特数；
干扰消除模块，用于根据所述去冗余的干扰自相关矩阵，对所述接收信号进行干扰消除。
9.如权利要求8所述的装置，其特征在于，所述去冗余处理模块，还用于：
确定所述干扰自相关矩阵包括的多个有符号数对应的第一比特序列；所述第一比特序列用于指示表征第一有符号数所需的最小比特数，所述第一有符号数为所述多个有符号数中绝对值最大的有符号数；
根据所述第一比特序列，确定所述第一比特数。
10.如权利要求9所述的装置，其特征在于，所述多个有符号数包括的比特位的数量相同，所述去冗余处理模块，还用于：
当所述多个有符号数均为正数时，对所述多个有符号数进行按位或运算，确定所述第一比特序列；或者，
当所述多个有符号数包括至少一个负数时，针对所述至少一个负数中每个负数，确定负数对应的第一正数；其中，所述第一正数为所述负数的绝对值减1后的正数；
对确定出的至少一个第一正数和所述多个有符号数包括的正数进行按位或运算，确定所述第一比特序列。
11.如权利要求10所述的装置，其特征在于，所述去冗余处理模块，还用于：
对所述第一比特序列进行转换，确定第二比特序列，所述第二比特序列用于指示表征所述第一有符号数所需的最少数值位中的最高比特位；
根据所述第二比特序列，确定所述第一比特数。
12.如权利要求11所述的装置，其特征在于，所述第一比特序列包括N个比特位，所述去冗余处理模块，还用于：
针对所述N个比特位中第i个比特位，执行：
当i小于N时，对第i+1个比特位至第N个比特位进行规约或运算，并对规约或运算的结果进行取反运算，确定所述第i个比特位对应的第一比特；或者，
当i等于N时，对第i个比特位进行取反运算，确定所述第i个比特位对应的第一比特；
对所述第一比特和所述第i个比特位进行逻辑与运算，确定所述第i个比特位对应的第二比特；
所述去冗余处理模块，在确定第二比特序列时，具体用于：
根据所述第一比特序列中每个比特位对应的第二比特，将所述第一比特序列转换为所述第二比特序列；其中，所述第二比特序列的第i个比特位为所述第一比特序列中第i个比特位对应的第二比特。
13.如权利要求8至12任一项所述的装置，其特征在于，所述去冗余处理模块，还用于：
根据所述多个有符号数包括的比特数与所述第一比特数的差值，确定所述多个有符号数对应的最小冗余比特数；
根据所述最小冗余比特数，对所述多个有符号数进行去冗余处理。
14.如权利要求8至12任一项所述的装置，其特征在于，所述指定时频资源区域内包括一个或多个时频资源单元RE。
15.一种信号处理装置，其特征在于，包括：
存储器以及处理器；
存储器，用于存储程序指令；
处理器，用于调用所述存储器中存储的程序指令，按照获得的程序执行权利要求1～7任一项所述的方法。
16.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质存储有计算机指令，当所述计算机指令在计算机上运行时，使得计算机执行权利要求1～7中任一项所述的方法。
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