CN113467609A - 脑机接口bci设备的架构方法、装置、终端及介质 - Google Patents
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Abstract
本申请公开了一种脑机接口BCI设备的架构方法、装置、终端及介质。其中方法包括：基于脑机接口BCI设备所采用的FPGA芯片，确定预配置在FPGA芯片上的精简指令集RISC‑V的内核框架；依据内核框架在FPGA芯片上进行底层架构部署；在FPGA芯片上部署对脑电信号进行预处理的算法，以使脑机接口BCI设备在完成对脑电信号的预处理后发送至目标设备。本申请通过设置指令数量少的RISC‑V的内核框架，不仅起到了缩小FPGA芯片的内核面积，降低FPGA芯片的功耗的效果，还因RISC‑V的内核框架的开源性，既降低了脑机接口BCI设备成本，又实现了脑机接口BCI设备进行多通道同步采样的目的，最终达到通过脑机接口BCI设备和目标设备完成对脑电信号的分析目的。
Description
技术领域
本申请涉及计算机技术领域，具体涉及一种脑机接口BCI设备的架构方法、装置、终端及介质。
背景技术
脑机接口(Brain Computer Interface，简称BCI)是一种在大脑与外部设备之间发送和接收信号的技术。相关技术中，主要通过脑机接口BCI设备对数据进行预处理。由于由脑接接口BCI设备采用的ARM存在不开放RTL时序，也不支持RTL时序的改动的问题，因此，对大脑信号进行预处理的脑机接口BCI设备存在不支撑多通道数据处理，且需要向ARM服务商支付高昂费用的问题。
发明内容
为了解决上述至少一个技术问题，本申请提供一种脑机接口BCI设备的架构方法、装置、终端及介质。
根据本申请的第一方面，提供了一种脑机接口BCI设备的架构方法，该方法包括：
基于脑机接口BCI设备所采用的FPGA芯片，确定预配置在FPGA芯片上的精简指令集RISC-V的内核框架；
依据内核框架在FPGA芯片上进行底层架构部署；
在FPGA芯片上部署对脑电信号进行预处理的算法，以使脑机接口BCI设备在完成对脑电信号的预处理后发送至目标设备。
根据本申请的第二方面，提供了一种脑机接口BCI设备的架构装置，该装置包括：
核框架确定模块，用于基于脑机接口BCI设备所采用的FPGA芯片，确定预配置在FPGA芯片上的精简指令集RISC-V的内核框架；
底层架构部署模块，用于依据内核框架在FPGA芯片上进行底层架构部署；
上层算法部署模块，用于在FPGA芯片上部署对脑电信号进行预处理的算法，以使脑机接口BCI设备在完成对脑电信号的预处理后发送至目标设备。
根据本申请的第三方面，提供了一种终端，该终端包括：存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，处理器执行计算机程序时以实现上述脑机接口BCI设备的架构方法。
根据本申请的第四方面，提供了一种计算机可读存储介质，其上存储有计算机程序，该程序被处理器执行时实现上述脑机接口BCI设备的架构方法。
本申请通过预先在基于脑机接口BCI设备所采用的FPGA芯片上配置精简指令集RISC-V的内核框架，起到了依据该内核框架在FPGA芯片上进行底层架构部署的效果，这种通过设置指令数量少的RISC-V的内核框架的方式，不仅起到了缩小FPGA芯片的内核面积，降低FPGA芯片的功耗的效果，还方便了对FPGA芯片底层的门级电路的验证的目的；同时，还因RISC-V的内核框架的开源性，既降低了脑机接口BCI设备成本，又实现了脑机接口BCI设备进行多通道同步采样的目的，使脑机接口BCI设备通过在FPGA芯片上部署的算法对脑电信号进行预处理，以使脑机接口BCI设备在完成对脑电信号的预处理后发送至目标设备，最终通过脑机接口BCI设备和目标设备完成对脑电信号的分析目的。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对本申请实施例描述中所需要使用的附图作简单地介绍。
图1为根据本申请实施例提供的一种脑机接口BCI设备的架构方法的流程示意图；
图2为根据本申请实施例提供的一种脑机接口BCI设备的架构方法的应用系统的结构示意图；
图3为根据本申请实施例提供的一种脑机接口BCI设备的架构装置的框图结构示意图。
具体实施方式
为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本申请，并不用于限定本申请。
需要说明的是，虽然在装置示意图中进行了功能模块划分，在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于装置中的模块划分，或流程图中的顺序执行所示出或描述的步骤。
首先对本申请涉及的几个名词进行介绍和解释：
在本申请实施例中，RISC-V是一个开源的处理器指令集架构(ISA)，可以直接用硬件来实现，该指令集可以划分为更小的模块，用户可以自定义配置，可选的标准扩展；支持并行多核实现，包括异构多核处理器。
为使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请实施方式作进一步地详细描述。
根据本申请的一个实施例，提供了一种脑机接口BCI设备的架构方法，如图1所示，该方法包括步骤S101、步骤S102和步骤S103。
步骤S101：基于脑机接口BCI设备所采用的FPGA芯片，确定预配置在FPGA芯片上的精简指令集RISC-V的内核框架。
本申请实施例提供的脑机接口BCI设备通过FPGA芯片来对脑电信号进行处理。应用时，通过在该内核框架内的编译，得到各类汇编指令。
步骤S102：依据内核框架在FPGA芯片上进行底层架构部署。
具体地，底层架构包括FPGA芯片的kernel内核的生成。应用时，FPGA芯片的kernel内核可以通过在内核框架中导入针对RISC-V汇编指令的文件的方式生成；也可也通过内核框架获取用户输入的编辑信息的方式来生成。
步骤S103：在FPGA芯片上部署对脑电信号进行预处理的算法，以使脑机接口BCI设备在完成对脑电信号的预处理后发送至目标设备。
具体地，目标设备可以为与脑机接口BCI设备连接的PC机、云服务器等电子设备，即有PC机或云服务器来对预处理后的脑电信号进行进一步分析。
具体地，对脑电信号进行预处理的算法可以包括滤波、基线校准、插值、运动、运动伪影消除等至少一种，以降低PC机或云端对脑电信号的分析步骤。
本申请实施例通过预先在基于脑机接口BCI设备所采用的FPGA芯片上配置精简指令集RISC-V的内核框架，起到了依据该内核框架在FPGA芯片上进行底层架构部署的效果，这种通过设置指令数量少的RISC-V的内核框架的方式，不仅起到了缩小FPGA芯片的内核面积，降低FPGA芯片的功耗的效果，还方便了对FPGA芯片底层的门级电路的验证的目的；同时，因RISC-V的内核框架的开源性，既能降低脑机接口BCI设备成本，还实现了脑机接口BCI设备进行多通道同步采样的目的，使脑机接口BCI设备通过在FPGA芯片上部署的算法对脑电信号进行预处理，以使脑机接口BCI设备在完成对脑电信号的预处理后发送至目标设备，最终达到通过脑机接口BCI设备和目标设备完成对脑电信号的分析目的。
在一些实施例中，步骤S102进一步包括：
步骤S1021(图中未示出)：确定针对内核框架的流水线；
步骤S1022(图中未示出)：基于内核框架，获取针对流水线的编译信息；
步骤S1023(图中未示出)：对编译信息进行封装处理，得到FPGA芯片的内核层，以使FPGA芯片调用内核层。
具体地，针对内核框架的流水线可以通过预设在内核框架内的配置来确定，也可以通过对FPGA芯片上的门级电路来确定。
具体地，内核框架可以通过预设的接口来编译文件，从而得到针对流水线的编译信息。
在一些实施例中，流水线包括以下至少一项：
取指、译码、执行、访问、写回。
具体地，FPGA芯片对一条指令的整个执行过程包括取指、译码、执行、访问、写回几个阶段。
具体地，可以根据业务需要来确定FPGA芯片执行一条指令包括的阶段。例如，FPGA芯片的流水线包括取指、译码、执行几个阶段，也可以包括取指、译码、执行和写回几个阶段，还可以同时包括上述5个阶段。
在一些实施例中，步骤S1023包括：
依据编译信息进行封装处理，得到针对取指的静态库、针对译码的静态库、针对执行的静态库、针对访存的静态库和针对写回的静态库，以将针对取指的静态库、针对译码的静态库、针对执行的静态库、针对访存的静态库和针对写回的静态库，作为FPGA芯片的内核层。
本申请实施例通过封装处理，来得到FPGA芯片对一条指令的整个执行过程包括的各个阶段各自对应的静态库，无需从静态库中分别提取整个执行过程包括的各个阶段的静态库的步骤，缩短了静态库的确定速度，提高了对指令的执行效率。
在一些实施例中，步骤S1022包括以下至少一个步骤：
基于内核框架，获取针对取指的编译信息；
基于内核框架，获取针对译码的编译信息；
基于内核框架，获取针对执行的编译信息；
基于内核框架，获取针对访存的编译信息；以及
基于内核框架，获取针对写回的编译信息。
具体地，内核框架框架中一般通过预设的注释内容来标记流水线包括的各个阶段分别对应的编译区域，方便用户在相应编译区域进行编辑，得到流水线包括的各个阶段的编译信息。
在一些实施例中，步骤S1021包括：
基于预烧录在FPGA芯片上的门级电路配置信息，确定针对内核框架的流水线。
具体地，门级电路配置信息包括流水线包括的各级阶段分别对应的结构。
应用前，根据门级电路配置信息在FPGA芯片上进行烧录处理，以得到由流水线包括的各级阶段分别对应的结构组成的门级电路。
在一些实施例中，步骤S103进一步包括：
基于预设的算法模板，获取对脑电信号进行预处理的算法配置信息。
具体地，可以通过算法模板来获取用户输入的对脑电信号进行预处理的算法配置信息，以使脑电接口BCI设备的FPGA芯片在获取到待处理的脑电信号后，根据该算法配置信息进行处理。
为了进一步说明本申请实施例提供的方法，下面结合图2所示的系统进行详细说明。图2所示的系统包括脑电信号EEG采集设备10、FGPA芯片20和云服务器30。应用时，将脑电信号EEG采集设备10的电极11放置于被测用户的头部。脑电信号EEG采集设备10一般包括4通道到1024通道不等的电极，采样率也从250Hz到32KHz的范围。应用时，电极11将采集到的脑电信号传输至脑电信号EEG采集设备10，脑电信号EEG采集设备10检测到的该脑电信号从外设ADC通过总线传输到FPGA芯片，FPGA芯片首先对数据进行重组，以一维数组的方式存取数据，然后通过数据滑窗移动技术，每512个浮点数进行FIR滤波处理，包括高通、低通、Notch工频滤波，滤波之后的干净EEG数据通过FIFO缓冲与高速接口进行通讯，之后将数据传输到云服务器30。本申请实施例中，由于一片ADC最多支持8通道的数据同步采集，FPGA芯片通过总线连接数片ADC，因此，根据使用场景，FPGA芯片可并行连接32片ADC，从而实现256个通道的同步采集。
本申请的又一实施例提供了一种脑机接口BCI设备的架构装置，如图3所示，该装置30包括：内核框架确定模块301、底层架构部署模块302以及上层算法部署模块303。
内核框架确定模块301，用于基于脑机接口BCI设备所采用的FPGA芯片，确定预配置在FPGA芯片上的精简指令集RISC-V的内核框架；
底层架构部署模块302，用于依据内核框架在FPGA芯片上进行底层架构部署；
上层算法部署模块303，用于在FPGA芯片上部署对脑电信号进行预处理的算法，以使脑机接口BCI设备在完成对脑电信号的预处理后发送至目标设备。
本申请实施例通过预先在基于脑机接口BCI设备所采用的FPGA芯片上配置精简指令集RISC-V的内核框架，起到了依据该内核框架在FPGA芯片上进行底层架构部署的效果，这种通过设置指令数量少的RISC-V的内核框架的方式，不仅起到了缩小FPGA芯片的内核面积，降低FPGA芯片的功耗的效果，还方便了对FPGA芯片底层的门级电路的验证的目的；同时，还因RISC-V的内核框架的开源性，既能降低脑机接口BCI设备成本，还实现了脑机接口BCI设备进行多通道同步采样的目的，使脑机接口BCI设备通过在FPGA芯片上部署的算法对脑电信号进行预处理，以使脑机接口BCI设备在完成对脑电信号的预处理后发送至目标设备，最终达到通过脑机接口BCI设备和目标设备完成对脑电信号的分析目的。
进一步地，底层架构部署模块包括：
流水线确定子模块，用于确定针对内核框架的流水线；
编译信息获取子模块，用于基于内核框架，获取针对流水线的编译信息；
内核层生成子模块，用于对编译信息进行封装处理，得到FPGA芯片的内核层，以使FPGA芯片调用内核层。
进一步地，流水线包括以下至少一项：
取指、译码、执行、访问、写回。
进一步地，内核层生成子模块包括：
静态库生成单元，用于依据编译信息进行封装处理，得到针对取指的静态库、针对译码的静态库、针对执行的静态库、针对访存的静态库和针对写回的静态库，以将针对取指的静态库、针对译码的静态库、针对执行的静态库、针对访存的静态库和针对写回的静态库，作为FPGA芯片的内核层。
进一步地，编译信息获取子模块包括：
基于内核框架，获取针对取指的编译信息；
基于内核框架，获取针对译码的编译信息；
基于内核框架，获取针对执行的编译信息；
基于内核框架，获取针对访存的编译信息；
基于内核框架，获取针对写回的编译信息。
进一步地，流水线确定子模块包括：
基于预烧录在FPGA芯片上的门级电路，确定针对内核框架的流水线。
进一步地，上层算法部署模块包括：
算法部署子模块，用于基于预设在FPGA芯片上的算法框架，获取针对脑电信号的预处理算法。
本实施例的脑机接口BCI设备的架构装置可执行本申请实施例提供的脑机接口BCI设备的架构方法，其实现原理相类似，此处不再赘述。
本申请又一实施例提供了一种终端，包括：存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，该处理器执行计算机程序时以实现上述脑机接口BCI设备的架构方法。
具体地，处理器可以是CPU，通用处理器，DSP，ASIC，FPGA或者其他可编程逻辑器件、晶体管逻辑器件、硬件部件或者其任意组合。其可以实现或执行结合本申请公开内容所描述的各种示例性的逻辑方框，模块和电路。处理器也可以是实现计算功能的组合，例如包含一个或多个微处理器组合，DSP和微处理器的组合等。
具体地，处理器通过总线与存储器连接，总线可包括一通路，以用于传送信息。总线可以是PCI总线或EISA总线等。总线可以分为地址总线、数据总线、控制总线等。
存储器可以是ROM或可存储静态信息和指令的其他类型的静态存储设备，RAM或者可存储信息和指令的其他类型的动态存储设备，也可以是EEPROM、CD-ROM或其他光盘存储、光碟存储(包括压缩光碟、激光碟、光碟、数字通用光碟、蓝光光碟等)、磁盘存储介质或者其他磁存储设备、或者能够用于携带或存储具有指令或数据结构形式的期望的程序代码并能够由计算机存取的任何其他介质，但不限于此。
可选的，存储器用于存储执行本申请方案的计算机程序的代码，并由处理器来控制执行。处理器用于执行存储器中存储的应用程序代码，以实现上述实施例提供的脑机接口BCI设备的架构装置的动作。
本申请又一实施例提供了一种计算机可读存储介质，存储有计算机可执行指令，该计算机可执行指令用于执行上述脑机接口BCI设备的架构方法。
以上所描述的装置实施例仅是示意性的，其中作为分离部件说明的单元可以是或者也可以不是物理上分开的，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。
本领域普通技术人员可以理解，上文中所公开方法中的全部或某些步骤、系统可以被实施为软件、固件、硬件及其适当的组合。某些物理组件或所有物理组件可以被实施为由处理器，如中央处理器、数字信号处理器或微处理器执行的软件，或者被实施为硬件，或者被实施为集成电路，如专用集成电路。这样的软件可以分布在计算机可读介质上，计算机可读介质可以包括计算机存储介质(或非暂时性介质)和通信介质(或暂时性介质)。如本领域普通技术人员公知的，术语计算机存储介质包括在用于存储信息(诸如计算机可读指令、数据结构、程序模块或其他数据)的任何方法或技术中实施的易失性和非易失性、可移除和不可移除介质。计算机存储介质包括但不限于RAM、ROM、EEPROM、闪存或其他存储器技术、CD-ROM、数字多功能盘(DVD)或其他光盘存储、磁盒、磁带、磁盘存储或其他磁存储装置、或者可以用于存储期望的信息并且可以被计算机访问的任何其他的介质。此外，本领域普通技术人员公知的是，通信介质通常包含计算机可读指令、数据结构、程序模块或者诸如载波或其他传输机制之类的调制数据信号中的其他数据，并且可包括任何信息递送介质。
以上是对本申请的较佳实施进行了具体说明，但本申请并不局限于上述实施方式，熟悉本领域的技术人员在不违背本申请精神的前提下还可做出种种的等同变形或替换，这些等同的变形或替换均包含在本申请权利要求所限定的范围内。
Claims (10)
1.一种脑机接口BCI设备的架构方法，其特征在于，包括：
基于脑机接口BCI设备所采用的FPGA芯片，确定预配置在所述FPGA芯片上的精简指令集RISC-V的内核框架；
依据所述内核框架在所述FPGA芯片上进行底层架构部署；
在所述FPGA芯片上部署对脑电信号进行预处理的算法，以使脑机接口BCI设备在完成对脑电信号的预处理后发送至目标设备。
2.根据权利要求1所述的方法，其特征在于，所述依据所述内核框架在所述FPGA芯片上进行底层架构部署的步骤，包括：
确定针对所述内核框架的流水线；
基于所述内核框架，获取针对所述流水线的编译信息；
对所述编译信息进行封装处理，得到所述FPGA芯片的内核层，以使所述FPGA芯片调用所述内核层。
3.根据权利要求1所述的方法，其特征在于，所述流水线包括以下至少一项：
取指、译码、执行、访问、写回。
4.根据权利要求3所述的方法，其特征在于，所述对所述编译信息进行封装处理，得到所述FPGA芯片的内核层的步骤，包括：
依据所述编译信息进行封装处理，得到针对所述取指的静态库、针对所述译码的静态库、针对所述执行的静态库、针对所述访存的静态库和针对所述写回的静态库，以将针对所述取指的静态库、针对所述译码的静态库、针对所述执行的静态库、针对所述访存的静态库和针对所述写回的静态库，作为所述FPGA芯片的内核层。
5.根据权利要求3所述的方法，其特征在于，所述基于所述内核框架，获取针对所述流水线的编译信息，包括以下至少一个步骤：
基于所述内核框架，获取针对所述取指的编译信息；
基于所述内核框架，获取针对所述译码的编译信息；
基于所述内核框架，获取针对所述执行的编译信息；
基于所述内核框架，获取针对所述访存的编译信息；以及
基于所述内核框架，获取针对所述写回的编译信息。
6.根据权利要求2所述的方法，其特征在于，所述确定针对所述内核框架的流水线的步骤，包括：
基于预烧录在所述FPGA芯片上的门级电路配置信息，确定针对所述内核框架的流水线。
7.根据权利要求1所述的方法，其特征在于，所述在所述FPGA芯片上部署对脑电信号进行预处理的算法的步骤，包括：
基于预设的算法模板，获取对脑电信号进行预处理的算法配置信息。
8.一种脑机接口BCI设备的架构装置，其特征在于，包括：
内核框架确定模块，用于基于脑机接口BCI设备所采用的FPGA芯片，确定预配置在所述FPGA芯片上的精简指令集RISC-V的内核框架；
底层架构部署模块，用于依据所述内核框架在所述FPGA芯片上进行底层架构部署；
上层算法部署模块，用于在所述FPGA芯片上部署对脑电信号进行预处理的算法，以使脑机接口BCI设备在完成对脑电信号的预处理后发送至目标设备。
9.一种终端，包括：存储器、处理器及存储在该存储器上并可在该处理器上运行的计算机程序，其特征在于，所述处理器执行所述计算机程序以实现权利要1至7中任一项所述的方法。
10.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，该程序被处理器执行时实现权利要求1-7任一项所述的方法。
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