CN113395285B - 一种cpu与fpga间的网络层通信方法 - Google Patents
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Abstract
本发明公开了一种CPU与FPGA间的网络层通信方法，包括以下过程：主机CPU或设备FPGA按照SDIO/eMMC协议向通信对方传输数据，按照传输的数据量进行单帧和多帧传输；数据传输过程中的数据帧包括协议控制信息和数据两个部分，协议控制信息包括帧类型，所述帧类型用于区分单帧和多帧中的不同帧。本发明在SDIO/eMMC协议的基础上提出再封装一层数据帧格式，以实现大数据的可靠传输。
Description
技术领域
本发明属于网络层通讯技术领域，涉及基于SDIO/eMMC协议的FPGA和CPU间的网络层通讯，具体涉及一种CPU与FPGA间的网络层通信方法。
背景技术
FPGA（Field Programmable Gate Array）是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。
中央处理器（central processing unit，简称CPU）作为计算机系统的运算和控制核心，是信息处理、程序运行的最终执行单元。CPU自产生以来，在逻辑结构、运行效率以及功能外延上取得了巨大发展。
如果将FPGA和CPU组合起来，在两个芯片之间实现了高带宽、低延迟的连接，这意味着处理器和逻辑部分各自都可以发挥最佳的用途。例如FPGA部分用来实现高速逻辑、算术和数据流子系统，而CPU支持软件程序和操作系统。
但CPU对通信协议的支持也存在着限制。例如FPGA和CPU的通信接口有的速率太低如SPI，IIC等不能满足应用需求，有的协议复杂如USB等FPGA端难于实现，有些单帧传输字节过少等。
专利CN108920193A描述了一种基于SDIO/eMMC协议的FPGA和CPU的通信方法，但仅针对专门的CPU，仅使用标准SDIO/eMMC协议。
因此，保证大数据的高速率、高可靠性成为了当前需要解决的问题。另外市场上一些基于SDIO/eMMC协议的FPGA和CPU间通信，CPU由于限制只能作为主机，通信结束只能由CPU判断，当需要FPGA向CPU传递数据时，按照标准SDIO/eMMC协议命令无法解决CPU如何判断FPGA的传输结束。
发明内容
本发明的目的在于克服现有技术中的不足，提供了一种CPU与FPGA间的网络层通信方法，主机CPU或设备FPGA按照SDIO/eMMC协议向通信对方传输数据，数据传输过程中的数据帧包括协议控制信息和数据两个部分，协议控制信息包括用于区分单帧和多帧中的不同帧的帧类型，实现大数据的可靠传输。
为解决上述技术问题，本发明提供了一种CPU与FPGA间的网络层通信方法，包括以下过程：
主机CPU或设备FPGA按照SDIO/eMMC协议向通信对方传输数据；
其中，需传输的数据按照数据量分为单帧或多帧传输；数据传输过程中的数据帧包括协议控制信息和数据两个部分，协议控制信息包括帧类型，所述帧类型用于区分单帧和多帧中的不同帧。
可选的，所述帧类型包括单帧、首帧、连续帧、末帧四种类型。
可选的，对于单帧类型：协议控制信息占用2个字节，其他是数据，其中协议控制信息第1字节前4位为0b0000，代表该帧为单帧，即主机CPU和设备FPGA之间的通信有效数据量小于510字节。第1字节后4位与第2字节的8位组合起来代表有效数据的字节数，超过有效数据字节数后续的字节是自动填充的无效字节。
可选的，对于首帧，协议控制信息占用3个字节，其他是数据，其中协议控制信息第1字节前4位为0b0001，代表该帧为首帧，即主机CPU和设备FPGA之间的通信有效数据量大于510字节且该帧为首帧，第1字节后4位与第2，3字节的16位组合起来代表有效数据的字节数。
对于连续帧，协议控制信息占用1个字节，其他是数据，其中协议控制信息第1字节前4位为0b0010，代表该帧为连续帧，第1字节后4位为序列号，用于循环计数，通常记首帧序列号为0，之后的第一个连续帧序列号为1，之后一直到15，下一个连续帧从0开始循环。
末帧，协议控制信息占用1个字节，其他是数据，其中协议控制信息第1字节前4位为0b0011，代表该帧为末帧，第1字节后4位为序列号，继承前序连续帧序列号。超过有效数据字节数后续的字节是自动填充的无效字节。
可选地，所述主机CPU向设备FPGA单帧传输过程为：
1）主机CPU通过IO2口硬线电平的变化通知设备FPGA有数据需要传输，设备FPGA通过另外一路IO1口硬线电平的变化响应；
2）主机CPU通过CMD线按照SDIO/eMMC协议传输命令，设备FPGA通过CMD线按照SDIO/eMMC协议响应命令；
3）主机CPU通过数据线D0~D7按照SDIO/eMMC协议传输单帧。
可选地，所述主机CPU向设备FPGA多帧传输过程为：
1）主机CPU通过IO2口硬线电平的变化通知设备FPGA有数据需要传输，设备FPGA通过另外一路IO1口硬线电平的变化响应；
2）主机CPU通过CMD线按照SDIO/eMMC协议传输命令，设备FPGA通过CMD线按照SDIO/eMMC协议响应命令；
3）主机CPU通过数据线D0~D7按照SDIO/eMMC协议传输首帧；
4）主机CPU通过CMD线按照SDIO/eMMC协议传输命令，设备FPGA通过CMD线按照SDIO/eMMC协议响应命令；
5）主机CPU通过数据线D0~D7按照SDIO/eMMC协议传输连续帧和末帧；
6）主机CPU通过CMD线按照SDIO/eMMC协议传输停止传输命令，设备FPGA通过CMD线按照SDIO/eMMC协议响应命令。
可选地，所述设备FPGA向主机CPU单帧传输过程为：
1）设备FPGA通过IO1口硬线电平的变化通知主机CPU有数据需要传输，主机CPU通过另外一路IO2口硬线电平的变化响应；
2）主机CPU通过CMD线按照SDIO/eMMC协议传输命令，设备FPGA通过CMD线按照SDIO/eMMC协议响应命令；
3）设备FPGA通过数据线D0~D7按照SDIO/eMMC协议传输单帧。
可选地，所述设备FPGA向主机CPU多帧传输过程为：
1）设备FPGA通过IO1口硬线电平的变化通知主机CPU有数据需要传输，主机CPU通过另外一路IO2口硬线电平的变化响应；
2）主机CPU通过CMD线按照SDIO/eMMC协议传输命令，设备FPGA通过CMD线按照SDIO/eMMC协议响应命令；
3）设备FPGA通过数据线按照SDIO/eMMC协议传输首帧；
4）主机CPU通过CMD线按照SDIO/eMMC协议传输命令，设备FPGA通过CMD 线按照SDIO/eMMC协议响应命令；
5）设备FPGA通过数据线按照SDIO/eMMC协议传输连续帧和末帧；
6）主机CPU通过CMD线按照SDIO/eMMC协议传输停止传输命令，设备FPGA通过CMD线按照SDIO/eMMC协议响应命令。
与现有技术相比，本发明所达到的有益效果是：利用SDIO/eMMC高速率高可靠性的特点作为基础，在SDIO/eMMC协议的基础上提出再软件封装一层数据帧格式，数据帧包括协议控制信息和数据两个部分，协议控制信息包括用于区分单帧和多帧中的不同帧的帧类型，以实现大数据的可靠传输。具有的效果有：
1）本发明主机CPU和设备FPGA任一方均可发起通讯进行数据传输，解决了基于SDIO/eMMC只能主机CPU发起通讯；
2）通过封装数据帧格式，可以传输首帧、连续帧、末帧，解决了大数据传输；
3）通过封装数据帧格式，在单帧和首帧中都可以设定传输的数据量，传输对方都可以根据此数据量来判断传输是否结束。
附图说明
图1为基于SDIO/eMMC协议的CPU和FPGA的通信示意图；
图2为SDIO/eMMC协议的CPU和FPGA的通信数据传输示意图；
图3为大数据传输示意图；
图4为单帧传输示意图；
图5为首帧传输示意图；
图6为连续帧传输示意图；
图7为末帧传输示意图；
图8为主机CPU向设备FPGA单帧传输示意图；
图9为主机CPU向设备FPGA多帧传输示意图；
图10为设备FPGA向主机CPU单帧传输示意图；
图11为设备FPGA向主机CPU多帧传输示意图。
具体实施方式
下面结合附图对本发明作进一步描述。以下实施例仅用于更加清楚地说明本发明的技术方案，而不能以此来限制本发明的保护范围。
本发明利用SDIO/eMMC高速率高可靠性的特点作为基础，在SDIO/eMMC协议的基础上提出再软件封装一层网络层协议，以实现大数据的可靠传输。
实施例1
本发明的一种CPU与FPGA间的网络层通信方法，参见图1所示，应用于CPU和FPGA的通信，在本发明中CPU作为主机，FPGA作为设备进行数据的通信。主机CPU和设备FPGA任一方均可发起通讯进行数据传输。
如图1所示，主机CPU和设备FPGA的通信接口定义如下：
1）IO1：用于设备FPGA唤醒主机CPU线；
2）IO2：用于主机CPU唤醒设备FPGA线；
3）CMD：命令控制线，主机CPU通过该线发送命令给设备FPGA；
4）D0~D7：数据线，用于传输数据；
5）CLK：时钟信号线，用于发送主机CPU给设备FPGA的时钟信号。
如图2所示，定义主机CPU和设备FPGA的交互数据以数据帧的方式传输，数据可以从主机到设备，可以是从设备到主机。通讯由一个起始位(“0”)开始，由一个停止位(“1”)终止。每个数据帧需要CRC位来保证数据传输成功，本发明规定每1个数据帧的数据长度固定为512字节。
如图3所示，网络层最主要的目的就是把数据转换成能适应SDIO/eMMC总线规范的单一数据帧，从而进行传输。如果将要传输的报文长度超过了数据帧的长度，则需要将报文信息进行拆分后传输。
如图4，图5，图6，图7所示，对SDIO/eMMC协议的每一帧数据划分为协议控制信息和数据两个部分，协议控制信息包括帧类型和数据量或帧序列号。根据数据的大小，将帧类型划分为四种类型，即单帧、首帧、连续帧、末帧，用于建立主机CPU与设备的FPGA网络层的通信。
如图4所示，对于小于510字节的数据，本发明规定，协议控制信息占用2个字节，其他是数据，其中协议控制信息第1字节前4位为0b0000，代表该帧为单帧，即主机CPU和设备FPGA之间的通信有效数据量小于510字节。第1字节后4位与第2字节的8位组合起来代表有效数据的字节数，超过有效数据字节数后续的字节是自动填充的无效字节。
如图5，图6，图7所示，对于超过510字节的数据，本发明规定需要将报文信息进行拆分后进行多帧传输。
如图5所示，对于多帧传输第一帧需要定义为首帧，协议控制信息占用3个字节，其他是数据，其中协议控制信息第1字节前4位为0b0001，代表该帧为首帧，即主机CPU和设备FPGA之间的通信有效数据量大于510字节且该帧为首帧，第1字节后4位与第2，3字节的16位组合起来代表有效数据的字节数。
如图6所示，对于多帧传输第一帧后的数据定义为连续帧，协议控制信息占用1个字节，其他是数据，其中协议控制信息第1字节前4位为0b0010，代表该帧为连续帧，第1字节后4位为序列号，用于循环计数，通常记首帧序列号为0，之后的第一个连续帧序列号为1，之后一直到15，下一个连续帧从0开始循环。
如图7所示，对于多帧传输最后一帧的数据定义为末帧，协议控制信息占用1个字节，其他是数据，其中协议控制信息第1字节前4位为0b0011，代表该帧为末帧，第1字节后4位为序列号，继承前序连续帧序列号。超过有效数据字节数后续的字节是自动填充的无效字节。
如8所示主机CPU向设备FPGA单帧传输示意图：
1）主机CPU通过IO2口硬线电平的变化通知设备FPGA有数据需要传输，设备FPGA通过另外一路IO1口硬线电平的变化响应；
2）主机CPU通过CMD线按照SDIO/eMMC协议传输命令，设备FPGA通过CMD线按照SDIO/eMMC协议响应命令；
3）主机CPU通过数据线D0~D7按照SDIO/eMMC协议传输单帧。
由于在单帧中设置了类型和数据量，因此设备FPGA可知传输结束。
如9所示主机CPU向设备FPGA多帧传输示意图：
1）主机CPU通过IO2口硬线电平的变化通知设备FPGA有数据需要传输，设备FPGA通过另外一路IO1口硬线电平的变化响应；
2）主机CPU通过CMD线按照SDIO/eMMC协议传输命令，设备FPGA通过CMD线按照SDIO/eMMC协议响应命令；
3）主机CPU通过数据线D0~D7按照SDIO/eMMC协议传输首帧；
4）主机CPU通过CMD线按照SDIO/eMMC协议传输命令，设备FPGA通过CMD线按照SDIO/eMMC协议响应命令；
5）主机CPU通过数据线D0~D7按照SDIO/eMMC协议传输连续帧和末帧；
6）主机CPU通过CMD线按照SDIO/eMMC协议传输停止传输命令，设备FPGA通过CMD线按照SDIO/eMMC协议响应命令。
如10所示设备FPGA向主机CPU单帧传输示意图：
1）设备FPGA通过IO1口硬线电平的变化通知主机CPU有数据需要传输，主机CPU通过另外一路IO2口硬线电平的变化响应；
2）主机CPU通过CMD线按照SDIO/eMMC协议传输命令，设备FPGA通过CMD线按照SDIO/eMMC协议响应命令；
3）设备FPGA通过数据线D0~D7按照SDIO/eMMC协议传输单帧。
由于在单帧中设置了类型和数据量，因此主机CPU可知传输结束。
如11所示设备FPGA向主机CPU多帧传输示意图：
1）设备FPGA通过IO1口硬线电平的变化通知主机CPU有数据需要传输，主机CPU通过另外一路IO2口硬线电平的变化响应；
2）主机CPU通过CMD线按照SDIO/eMMC协议传输命令，设备FPGA通过CMD线按照SDIO/eMMC协议响应命令；
3）设备FPGA通过数据线按照SDIO/eMMC协议传输首帧；
4）主机CPU通过CMD线按照SDIO/eMMC协议传输命令，设备FPGA通过CMD 线按照SDIO/eMMC协议响应命令；
5）设备FPGA通过数据线按照SDIO/eMMC协议传输连续帧和末帧；
6）主机CPU通过CMD线按照SDIO/eMMC协议传输停止传输命令，设备FPGA通过CMD线按照SDIO/eMMC协议响应命令。
由于在首帧中设置了数据量，因此主机CPU接收到末帧后可知传输结束，因此主机CPU发送CMD命令停止传输。
图8-图11中，CMD属于SDIO/eMMC协议规定内容：
CMD16 设置块大小
CMD24 写入单个块
CMD25 写入多个块
CMD12 停止传输
CMD17 读取单个块
CMD18 读取多个块
本发明主机CPU和设备FPGA任一方均可发起通讯进行数据传输，并且通过封装，可以传输首帧、连续帧、末帧，解决了大数据传输；在单帧和首帧中都可以设定传输的数据量，传输对方都可以根据此数据量来判断传输是否结束。
本领域内的技术人员应明白，本申请的实施例可提供为方法、系统、或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质（包括但不限于磁盘存储器、CD-ROM、光学存储器等）上实施的计算机程序产品的形式。
本申请是参照根据本申请实施例的方法、设备（系统）、和计算机程序产品的流程图和／或方框图来描述的。应理解可由计算机程序指令实现流程图和／或方框图中的每一流程和／或方框、以及流程图和／或方框图中的流程和／或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和／或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和／或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和／或方框图一个方框或多个方框中指定的功能的步骤。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变型，这些改进和变型也应视为本发明的保护范围。
Claims (5)
1.一种CPU与FPGA间的网络层通信方法，其特征是，包括以下过程：
主机CPU和设备FPGA任一方均可发起通知对方按照SDIO/eMMC协议进行数据传输，按照传输的数据量分为单帧和多帧传输；
数据传输过程中数据以划分为协议控制信息和数据两个部分的数据帧形式传输，协议控制信息包括帧类型和数据量或帧序列号；
所述帧类型包括单帧、首帧、连续帧、末帧四种类型；
对于单帧类型：帧格式为协议控制信息占用2个字节，其他是数据；其中协议控制信息第1字节前4位为0b0000，代表该帧为单帧；第1字节后4位与第2字节的8位组合起来代表有效数据的字节数，超过有效数据字节数后续的字节是自动填充的无效字节；
对于首帧类型：帧格式为协议控制信息占用3个字节，其他是数据；其中协议控制信息第1字节前4位为0b0001，代表该帧为首帧，即主机CPU和设备FPGA之间的通信有效数据量大于510字节且该帧为首帧，第1字节后4位与第2，3字节的16位组合起来代表有效数据的字节数；
对于连续帧类型：帧格式为协议控制信息占用1个字节，其他是数据；其中协议控制信息第1字节前4位为0b0010，代表该帧为连续帧，第1字节后4位为序列号，用于循环计数，记首帧序列号为0，之后的第一个连续帧序列号为1，之后一直到15，下一个连续帧从0开始循环；
对于末帧类型，帧格式为协议控制信息占用1个字节，其他是数据；其中协议控制信息第1字节前4位为0b0011，代表该帧为末帧，第1字节后4位为序列号，继承前序连续帧序列号；超过有效数据字节数后续的字节是自动填充的无效字节。
2.根据权利要求1所述的一种CPU与FPGA间的网络层通信方法，其特征是，所述主机CPU向设备FPGA单帧传输过程为：
1）主机CPU通过IO2口硬线电平的变化通知设备FPGA有数据需要传输，设备FPGA通过另外一路IO1口硬线电平的变化响应；
2）主机CPU通过CMD线按照SDIO/eMMC协议传输命令，设备FPGA通过CMD线按照SDIO/eMMC协议响应命令；
3）主机CPU通过数据线D0~D7按照SDIO/eMMC协议传输单帧。
3.根据权利要求1所述的一种CPU与FPGA间的网络层通信方法，其特征是，所述主机CPU向设备FPGA多帧传输过程为：
1）主机CPU通过IO2口硬线电平的变化通知设备FPGA有数据需要传输，设备FPGA通过另外一路IO1口硬线电平的变化响应；
2）主机CPU通过CMD线按照SDIO/eMMC协议传输命令，设备FPGA通过CMD线按照SDIO/eMMC协议响应命令；
3）主机CPU通过数据线D0~D7按照SDIO/eMMC协议传输首帧；
4）主机CPU通过CMD线按照SDIO/eMMC协议传输命令，设备FPGA通过CMD线按照SDIO/eMMC协议响应命令；
5）主机CPU通过数据线D0~D7按照SDIO/eMMC协议传输连续帧和末帧；
6）主机CPU通过CMD线按照SDIO/eMMC协议传输停止传输命令，设备FPGA通过CMD线按照SDIO/eMMC协议响应命令。
4.根据权利要求1所述的一种CPU与FPGA间的网络层通信方法，其特征是，所述设备FPGA向主机CPU单帧传输过程为：
1）设备FPGA通过IO1口硬线电平的变化通知主机CPU有数据需要传输，主机CPU通过另外一路IO2口硬线电平的变化响应；
2）主机CPU通过CMD线按照SDIO/eMMC协议传输命令，设备FPGA通过CMD线按照SDIO/eMMC协议响应命令；
3）设备FPGA通过数据线D0~D7按照SDIO/eMMC协议传输单帧。
5.根据权利要求1所述的一种CPU与FPGA间的网络层通信方法，其特征是，所述设备FPGA向主机CPU多帧传输过程为：
1）设备FPGA通过IO1口硬线电平的变化通知主机CPU有数据需要传输，主机CPU通过另外一路IO2口硬线电平的变化响应；
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3）设备FPGA通过数据线按照SDIO/eMMC协议传输首帧；
4）主机CPU通过CMD线按照SDIO/eMMC协议传输命令，设备FPGA通过CMD 线按照SDIO/eMMC协议响应命令；
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Legal Events
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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