CN113346900A - 环形配置的电路、操作电路的方法以及锁相环 - Google Patents

Abstract

本发明公开了环形配置的电路、操作电路的方法以及锁相环。根据实施方式，环形振荡器包括以环形配置耦接的多个级，其中多个级中的每个级具有耦接至多个级中的前一级的输出节点的输入节点。多个级中的每个级包括：环形振荡器晶体管，其具有耦接至输入节点的控制节点和耦接至输出节点的负载路径；以及直接注入电路，其具有耦接在环形振荡器晶体管的控制节点与输出节点之间的负载路径和耦接至第一振荡器输入节点的控制节点；尾注入电路，其具有耦接在输出节点与第一电源节点之间的负载路径和耦接至第二振荡器输入节点的控制节点。

Description

环形配置的电路、操作电路的方法以及锁相环

技术领域

本发明总体上涉及注入电路系统和方法。

背景技术

锁相环(PLL)电路经常被用在射频(RF)系统中，以生成高频信号，该高频信号在雷达系统的情况下直接发射或者用于对发射的RF信号进行调制和对接收到的RF信号进行解调。基本上，PLL电路是通过将较低频率的参考信号的相位与高频振荡器的分频输出进行比较来控制高频振荡器诸如压控振荡器(VCO)的频率的反馈环路。例如，10MHz晶体振荡器可以用于通过将1GHz VCO的频率除以100，并且使用相位检测器电路将10MHz晶体振荡器信号与经分频的VCO信号进行比较来控制1GHz VCO的频率。

用于对VCO的频率进行分频的电路通常包括预分频器(prescaler)，然后是可编程分频器。预分频器的设计特别具有挑战性，因为预分频器的至少一部分以与VCO相同的频率操作。许多系统使用电流模式逻辑(CML)预分频器，然而，基于CML的预分频器易于产生高功耗，功耗随频率增加而增加。预分频器的低功耗的选项是注入锁定分频器(ILFD)；然而，与基于CML的预分频器相比，使用基于ILFD的预分频器(也称为注入锁定预分频器)的问题是频率工作范围减小。

发明内容

根据实施方式，一种环形振荡器包括：以环形配置耦接的多个级，其中多个级中的级具有耦接至多个级中的前一级的输出节点的输入节点。多个级中的每个级包括：环形振荡器晶体管，其具有耦接至输入节点的控制节点和耦接至输出节点的负载路径；直接注入电路，其具有耦接在输出节点与环形振荡器晶体管的控制节点之间的负载路径和耦接至第一振荡器输入节点的控制节点；以及尾注入电路，其具有耦接在输出节点与第一电源节点之间的负载路径和耦接至第二振荡器输入节点的控制节点。

根据另一实施方式，提供了一种操作电路的方法，该电路包括具有以环形配置耦接的多个级的注入锁定分频器(ILFD)，该方法包括：使用耦接在多个级中的每个级的输入节点与输出节点之间的相应的直接注入电路，在多个级中的每个级中注入振荡器信号；以及使用耦接在第一电源节点与多个级中的每个级的输出节点之间的相应的尾注入电路，在多个级中的每个级的输出节点处注入振荡器信号。

根据另外的实施方式，一种锁相环包括：注入锁定预分频器，其包括环形振荡器，其中，环形振荡器的每个相应级包括耦接在每个相应级的输入端与输出端之间的相应的直接注入电路，以及耦接在每个相应级的输出端与电源节点之间的尾注入电路；相位检测器，其具有耦接至环形振荡器的至少一级的输出端的输入端；以及压控振荡器，其具有耦接至每个相应的直接注入电路并且耦接至每个相应的尾注入电路的振荡器信号输出端和耦接至相位检测器的输出端的频率控制输入端。

附图说明

为了更完整地理解本发明及其优点，现在参照结合附图给出的下列描述，在附图中：

图1是PLL的一种实施方式的框图；

图2A是注入锁定分频器(ILFD)的一种实施方式的框图；图2B是图2A的ILFD的级的电路实现方式的示意图；以及图2C是说明图2A的ILFD的操作的波形图；

图3A是ILFD的另一实施方式的框图；图3B和图3C是图3A的ILFD级的电路实现方式的示意图；

图4A是利用移相器的ILFD的另一实施方式的框图；并且图4B是移相器的一种实施方式的示意图；

图5A示出了根据另一实施方式的ILFD的示意图；并且图5B是示出图5A的ILFD的操作的波形图；

图6A和图6B示出了根据另一实施方式的ILFD的示意图；

图7示出了利用一种实施的ILFD的雷达系统；以及

图8示出了方法的实施方式的框图。

除非另外指出，否则不同图中的相应的附图标记通常指代相应的部分。附图被绘制成清楚地示出优选实施方式的相关方面，并且不一定按比例绘制。为了更清楚地示出某些实施方式，指示相同结构、材料或处理步骤的变型的字母可以在附图标记之后。

具体实施方式

下面详细讨论当前优选实施方式的制造和使用。然而，应当理解，本发明提供了可以在各种特定上下文中实施的许多可应用的发明构思。所讨论的特定实施方式仅说明制造和使用本发明的特定方式，并且不限制本发明的范围。

将在特定的上下文中关于优选实施方式、用于锁相环中的预分频器的系统和方法来描述本发明，该锁相环使用注入锁定分频器(ILFD)来实现。然而，本发明可以应用于在其他应用中使用的注入锁定振荡器。

在本发明的实施方式中，环形振荡器包括以环形配置布置的多个级。除了包括环形振荡器的电路之外，还使用其他设备来提供进入环形振荡器的注入信号路径。例如，在一些实施方式中，环形振荡器的每一级包括耦接在每一级的输入端与输出端之间的直接注入电路，以及耦接至每一级的输出端的尾注入电路。通过针对环形振荡器的每一级使用多个注入路径，可以增加环形振荡器的锁定范围。因此，本发明的实施方式提供了一种实现具有小型芯片面积、低功耗和宽锁定范围的预分频器电路的方式。例如，一些实施方式ILFD电路具有小于10mW的功耗和至少30％的锁定范围。

图1示出了PLL电路100的框图，该PLL电路100包括相位检测器102、低通滤波器104、VCO 106、预分频器108和N分频计数器110。在本发明的实施方式中，PLL电路100可以被用于在节点OUT处提供VCO信号，该VCO信号的频率高于在节点REF处的参考时钟信号的频率。在操作期间，相位检测器102将节点REF处的参考时钟信号的相位与节点DIV处的分频振荡器信号进行比较，并将相位检测信号提供给VCO 106的输入中的频率控制。如果节点REF处的参考时钟信号的相位领先于节点DIV处的分频振荡器信号的相位，则相位检测器102的输出信号(也称为“相位检测信号”)增加，这导致VCO 106的频率相应增加。到VCO的输入可以被称为“VCO控制信号”或“频率控制输入”。另一方面，如果节点REF处的参考时钟信号的相位滞后于节点DIV处的分频振荡器信号的相位，则相位检测器102的输出信号减小，这导致VCO106的频率相应减小。可以使用本领域中已知的相位检测器电路和/或相频检测器电路来实现相位检测器102。一种常用的相频检测器电路包括一个或更多个数字锁存器电路，其后跟随电荷泵。在这样的电路中，电荷泵被配置成在当断言分频振荡器信号时与当断言参考时钟信号时之间的时间段(当节点REF处的参考时钟信号领先于节点DIV处的分频时钟信号时)期间提供第一极性的电流，并且被配置成在当断言分频振荡器信号时与当断言参考时钟信号时之间的时间段(当节点REF处的参考时钟信号滞后于节点DIV处的分频时钟信号时)期间提供与第一极性相反的第二极性的电流。

在一些实施方式中，由相位检测器102的电荷泵提供的电流脉冲由低通滤波器104滤波，该低通滤波器也可以被称为环路滤波器。可以使用本领域中已知的任何合适的低通滤波器电路来实现低通滤波器104。例如，可以使用至少一个电容器来对电流脉冲进行滤波来实现低通滤波器104。低通滤波器104还可以包括附加部件，例如用于对PLL的环路动态进行成形的附加电容器和一个或更多个电阻器。在一些实施方式中，可以使用有源环路滤波器。

可以使用本领域中已知的任何合适的RF VCO信号来实现用于在振荡器信号输出端处生成RF振荡器信号的VCO 106。例如，在一些实施方式中，可以使用包括LC振荡电路的考毕兹(Colpitts)振荡器或负电阻振荡器来实现VCO 106。在一些实施方式中，VCO 106被配置成以约30GHz和更高的频率振荡，尽管更低频率也是可能的。

预分频器108被配置成将RF振荡器信号的频率分频为较低的频率。例如，在一些实施方式中，预分频器108被实现为被配置成以因子五或七分频的ILFD，但是可以实现其他分频比。在一些实施方式中，预分频器108可以具有可编程的分频比，并且可以用作双模预分频器。将进一步针对本文所公开的实施方式对预分频器108的电路实现方式进行描述。

N分频计数器110被配置成提供由预分频器108提供的分频的RF振荡器信号的进一步分频，并且可以使用本领域中已知的分频器电路来实现。在一个示例中，使用计数器来实现N分频计数器110，使得N分频计数器110的输入端处的频率是N分频计数器110的输出端处的频率的整数倍。在一些实施方式中，可以使用脉冲吞咽计数器(pulse-swallowingcounter)、双模计数器或其组合以形成分数N计数器来实现N分频计数器110。在一些实施方式中，N分频计数器110的分频比是可编程的。

在各个实施方式中，PLL 100的全部或一部分可以被实现为布置在信号半导体衬底诸如硅衬底上的集成电路。在其他实施方式中，PLL 100的各种部件可以在多个集成电路和无源部件上被划分。在一个特定实施方式中，相位检测器102、VCO 106、预分频器108和N分频计数器在集成电路上实现，而低通滤波器104的至少一部分是使用外部部件(例如一个或更多个外部电容器)实现的。在一些实施方式中，PLL 100所包括的部件被布置在印刷电路板(PCB)上。PLL 100也可以与RF系统的其他部件集成在一起。

图2A示出了可以用于实现图1所示的预分频器108的ILFD 200。如图所示，ILFD200被实现为环形振荡器，并且包括以环形配置耦接的多个环形振荡器级206。例如，每个环形振荡器级206的输出端耦接至紧接在后的环形振荡器级的输入端。在图2A的实施方式中，示出了五个环形振荡器级。然而，在本发明的替选实施方式中，可以使用任何奇数级。每个环形振荡器级206耦接至相应的直接注入电路204和尾注入电路202。每个相对应的直接注入电路连接在其相对应的环形振荡器级的输入端与其相应的环形振荡器级的输出端之间。每个尾注入电路202耦接至其相对应的环形振荡器级206的输出端。

在操作期间，将VCO信号诸如由图1所示的VCO 106提供的RF振荡器信号提供给尾注入电路202和直接注入电路204。这些注入电路中的每一个注入电路注入在节点INJ(也称为“振荡器输入节点”)处提供的RF振荡器信号的一部分。因此，ILFD 200的频率被锁定为RF振荡器信号的次谐波。在图2A的实施方式的特定情况下，ILFD 200的操作频率是RF振荡器信号的频率的五分之一。因此，相对于RF振荡器信号，ILFD200用作五分频预分频器。例如，如果RF振荡器信号为30GHz，则ILFD200会以6GHz的频率振荡。

在一些实施方式中，直接注入电路204和尾注入电路202被配置成具有相对于RF振荡器信号变化的阻抗。例如，当在节点INJ处的RF振荡器信号处于较低电压时，尾注入电路202可以被配置成具有低阻抗，而当在节点INJ处的RF振荡器信号接近其峰值电压时，直接注入电路204可以被配置成具有低阻抗。这样的电路配置的一个示例在图2B中示出，其示出了实现环形振荡器级206及其相关联的直接注入电路204和尾注入电路202的电路220。

在图2B的实施方式中，使用NMOS晶体管M2实现环形振荡器元件206，使用PMOS晶体管M1实现尾注入电路202，并且使用NMOS晶体管M3实现直接注入电路204。在节点INJ1和INJ2处提供RF振荡器信号。如图所示，INJ1处的RF振荡器信号经由交流耦合电容器C1提供给PMOS晶体管M1的栅极。类似地，INJ2处的RF振荡器信号经由交流耦合电容器C2提供给NMOS晶体管M3的栅极。电阻器R1用于向PMOS晶体管M1的栅极提供DC偏置，电阻器R2用于向NMOS晶体管M3的栅极提供DC偏置。

尽管本文中使用可以利用在半导体衬底(例如硅衬底)上制造的CMOS技术来实现的NMOS器件和PMOS器件描述了本发明的实施方式，但是应该理解，可以在使用其他器件类型的其他技术中实现本发明的实施方式。例如，可以使用JFET和/或双极结型晶体管BJT代替MOS器件。本文所描述的NMOS晶体管和PMOS晶体管的栅极也可以被称为“控制节点”，并且NMOS晶体管和PMOS晶体管的漏极与源极之间的电路路径可以被称为“负载路径”。“控制节点”和“负载路径”的术语也适用于非MOS器件。例如，双极结型晶体管的基极也可以被称为“控制节点”，而集电极与发射极之间的电路路径可以被称为“负载路径”。

在操作期间，NMOS晶体管M2(也称为“环形振荡器晶体管”)对输入节点IN处的输入信号进行放大，并且在输出节点OUT处提供放大的且反相的信号。该放大的信号在环形振荡器周围传播。对于由PMOS晶体管M1实现的尾注入电路202，随着节点INJ1处的RF振荡器信号的电压降低，PMOS晶体管M1开始导通并在输出节点OUT与电源端子VDD之间提供低阻抗路径。另一方面，随着节点INJ1处的RF振荡器信号的电压增加，PMOS晶体管M1截止并且在输出节点OUT与电源端子VDD之间提供较高的阻抗路径。因此，环形振荡器的操作变成使得节点OUT处的峰值电压的定时变得与耦接至节点INJ1的RF振荡器信号的负峰值同步。

对于由NMOS晶体管M3实现的直接注入电路202，随着节点INJ2处的RF振荡器信号的电压增加，NMOS晶体管M3开始导通并在输入节点IN与输出端子OUT之间提供低阻抗路径。随着节点INJ2处的RF振荡器信号的电压降低，NMOS晶体管M3截止并且在输入节点IN与输出节点OUT之间提供较高的阻抗路径。因此，环形振荡器的操作变成使得在节点OUT处的电压等于节点IN处的电压的振荡周期期间的时间变得与耦接至节点INJ2的RF振荡器信号的正峰值同步。

在一些实施方式中，节点INJ1和INJ2都耦接至输出VCO 106，并且被配置成具有相同的相位。在其他实施方式中，可以使用一个或更多个移相器来调整节点INJ1和INJ2处的信号的相对相位。例如，在一些实施方式中，节点INJ1处的RF振荡器信号可以与节点INJ2处的RF振荡器信号异相180度。应当理解，图2B所示的电路电平实现方式仅仅是实现图2A所示的ILFD 200的各种部件的许多方式之一。在替选实施方式中，可以使用其他电路。例如，环形振荡器级206可以使用PMOS晶体管而不是NMOS晶体管M2来实现，或者可以使用本领域中已知的其他晶体管类型来实现；用于实现直接注入电路204的NMOS晶体管M3可以使用PMOS晶体管或其他类型的晶体管来实现；用于实现尾注入电路202的PMOS晶体管M1可以使用其他晶体管来实现。在一些实施方式中，尾注入电路202可以使用耦接在节点OUT与地之间的NMOS晶体管来实现。

图2C说明示出了当图2B的电路用于实现环形振荡器的每一级时，图2A中所示的ILFD 200的节点INJ处的RF振荡器信号与环形振荡器级206的各个输出电压o1、o2、o3、o4和o5之间的关系的波形图。由于尾注入电路202经由PMOS晶体管M1在电源节点与环形振荡器输出端o1、o2、o3、o4和o5之间提供较低的阻抗，所以节点INJ处的RF振荡器信号的每个负峰值对应于节点o1、o2、o3、o4和o5处的环形振荡器输出信号之一的正峰值。例如，在时间t1、t3、t5、t7和t9在节点INJ处的RF振荡器信号的负峰值分别对应于节点o1、o3、o5、o2和o4处的环形振荡器输出信号的正峰值。

关于经由NMOS晶体管M3在环形振荡器的每个级206的输入端与输出端之间提供较低阻抗的直接注入电路204，每次环形振荡器级206的输入端与输出端之间的电压大致相等时，对应于节点INJ处的RF振荡信号的正峰值。例如，在时间t2处，与第五振荡器级206的输入端和输出端相对应的o4和o5的信号大致相等；在时间t4处，与第一振荡器级206的输入端和输出端相对应的o1和o2的信号大致相等；在时间t6处，与第五振荡器级206的输入端和输出端相对应的o3和o4的信号大致相等；在时间t8处，与第五振荡器级206的输入端和输出端相对应的o4和o5的信号大致相等。

图3A示出了还可以用于实现图1所示的预分频器108的ILFD 300。ILFD类似于图2A中所示的ILFD 200，其中增加了与每个直接注入电路204串联耦接的侧注入电路306。在各种实施方式中，通过使用环形振荡器内的较低分频信号来调制所注入的RF振荡器信号的增益来实现侧注入。在一个实施方式中，侧注入电路306的阻抗根据其相应的环形振荡器级206的输入端处的信号电平而变化。因此，在ILFD 300中，在直接注入电路204与侧注入电路306串联耦接的情况下，直接注入电路204的有效增益由特定的直接注入电路204和侧注入电路306所连接的环形振荡器级206的输入电压或输出电压控制。

在一些实施方式中，侧注入电路306被配置成在输入电压和输出电压可能彼此交叉的波形周期的部分期间有效地增加直接注入电路204的增益，并在输入电压和输出电压彼此不太可能交叉的其相关联的环形振荡器周期期间减小直接注入电路204的增益。因此，通过在侧注入电路306上施加一定的输出序列，可以优化增益转换，并且在一些实施方式中可以优化系统的有用注入。

应该理解，图3A的ILFD 300只是利用侧注入的ILFD的许多可能的配置之一。在替选实施方式中，直接注入电路204和侧注入电路306的相对位置可以颠倒。例如，侧注入电路306可以使其输入端耦接至环形振荡器元件206的输入端，并且直接注入电路204可以使其输入端耦接至侧注入电路306的输出端并且其输出端耦接至其相应的环形振荡器元件206的输出端。除了或代替与直接注入电路204串联耦接的侧注入电路306，侧注入电路还可以与尾注入电路202串联耦接。还应该理解，ILFD 300可以具有比所描绘的五个的环形振荡器元件206更多或更少的环形振荡器元件以实现其他分频比。

图3B示出了电路320的示意图，其是图3A中所示的直接注入电路204、尾注入电路202、侧注入电路306和环形振荡器元件206的示例实现方式。如图所示，使用NMOS晶体管M2实现环形振荡器元件206，使用PMOS晶体管M1实现尾注入电路202，使用NMOS晶体管M3实现直接注入电路204，并且使用PMOS晶体管M4实现侧注入电路306。INJ1处的RF振荡器信号经由交流耦合电容器C1提供给PMOS晶体管M1的栅极，电阻器R1用于向PMOS晶体管M1的栅极提供直流偏置。用于实现侧注入电路306的PMOS晶体管的栅极耦接至节点IN。

图3B的电路320的操作类似于图2B所示的电路220的操作，除了当节点IN处的电压为低(从而导通PMOS晶体管M4)并且节点INJ1处的电压为高(从而导通NMOS晶体管M3)时，使用NMOS晶体管M3和PMOS晶体管M4的串联组合来提供节点IN与节点OUT之间的低阻抗路径。应当理解，在本发明的替选实施方式中，可以使用PMOS晶体管来实现NMOS晶体管M3和/或可以使用NMOS晶体管来实现PMOS晶体管M4。此外，信号侧注入电路306可以与图3A和图3B的特定示例中所示的信号侧注入电路不同。例如，晶体管M4的栅极可以由与紧接的前一级不同的级来驱动，和/或驱动晶体管M4的栅极的信号可以被相移。

图3C示出了电路330的示意图，其是直接注入电路204、侧注入电路306和环形振荡器元件206的示例实施方式，其中侧注入电路306与尾注入电路202串联耦接。如图所示，使用NMOS晶体管M2实现环形振荡器元件206，使用PMOS晶体管M1实现尾注入电路202，使用NMOS晶体管M3实现直接注入电路204，并且使用PMOS晶体管M5实现侧注入电路306。INJ1处的RF振荡器信号经由交流耦合电容器C1提供给PMOS晶体管M1的栅极，电阻器R1用于向PMOS晶体管M1的栅极提供直流偏置。用于实现侧注入电路306的PMOS晶体管M5的栅极耦接至节点IN。

图3B的电路320的操作类似于图2B中所示的电路220的操作，除了当节点IN处的电压为低(从而导通PMOS晶体管M5)并且节点INJ1处的电压为高(从而导通NMOS晶体管M4)时，PMOS晶体管M1和PMOS晶体管M5的串联组合被用于提供电源节点VDD与节点OUT之间的低阻抗路径。

在本发明的一些实施方式中，所注入的RF振荡器信号可以在被注入到环形振荡器之前被相移。在图4A中示出了这样的系统的示例，其示出了包括环形振荡器402和移相器404的ILFD 400。如图所示，移相器404基于节点INJin处的输入RF振荡器信号来产生n个相移注入信号INJ1至INJn。在一个实施方式中，INJin的相位基于选择信号SEL被选择性地偏移0°或180°。因此，n个相移信号中的每一个相移信号可以具有0°或180°的相移。在本发明的替选实施方式中，移相器404可以实现除0°或180°之外的其他相移。

图4B示出了可以用于对单个相移信号进行相移的移相器电路406。在一些实施方式中，移相器电路406可以用于实现图4A所示的移相器404的一个移相通道。在实施方式中，移相器电路406包括多路复用器410和反相器412。在操作期间，选择信号SEL使多路复用器410选择在节点INJin处的RF振荡器信号(这表示0°的相移)或者由反相器412产生的RF振荡器信号的反相版本(这表示180°的相移)。在各个实施方式中，总共n个移相器电路406可以用于实现图4A所示的移相器404。应当理解，移相器电路406仅仅是可以用于实现实施方式的移相功能的许多示例性移相器电路之一。

图5A示出了根据本发明的又一实施方式的ILFD 500，其可以用于实现图1所示的预分频器108。如图所示，ILFD 500包括以环形配置耦接的七个级504。每个级504包括在上述实施方式中描述的执行尾注入电路202的功能的PMOS晶体管M1、执行直接注入电路204的功能的NMOS晶体管M3和实现环形振荡器级206的功能的NMOS晶体管M2。除了七个级504之外，还包括移相器502以执行对节点INJin处的RF振荡器信号的180°相移。在一些实施方式中，使用以上关于图4B描述的移相器406来实现移相器502。ILFD 500的操作类似于上面讨论的图2A中所示的ILFD 200的操作，除了ILFD 500由于其七个级而用作七分频预分频器以外，这与具有五个级的作为五分频预分频器的ILFD 200不同。此外，由于移相器502，节点INJin处的RF振荡器信号与输出端o1、o2、o3、o4、o5、o6和o7的峰值偏移之间的关系被修改，如下面关于图5B的波形图所示。

图5B示出了波形图，该波形图示出了节点INJin处的RF振荡器信号与图5A所示的ILFD 500的级504的o1、o2、o3、o4、o5、o6和o7的各个输出电压之间的关系。由于PMOS晶体管M1在电源节点与环形振荡器输出端o1、o2、o3、o4、o5，o6之间提供了较低的阻抗，因此节点INJin处的RF振荡器信号的每个正峰值对应于o1、o2、o3、o4，o5，o6和o7的环形振荡器输出信号之一的正峰值。因为移相器502在驱动PMOS晶体管M1的栅极之前将RF振荡器信号的相位反相，所以RF振荡器信号的峰值与输出信号的峰值之间的关系不同于图2B的波形图，在图2B的波形图中，输出信号的正峰值对应于RF振荡器信号的负峰值。

如图5B所示，在时间t1处，当节点INJin处的RF振荡器信号处于其峰值电压电平时，由于PMOS晶体管M1导通，输出端o1处于其峰值信号电平，并且由于NMOS晶体管M3被导通，输出端o4和o5具有基本相等的电压电平。类似地，在时间t2处，当INJin处于其峰值电压电平时，输出端o3处于其峰值电压电平，并且输出端o6和o7具有基本相等的电压电平；在时间t3处，输出端o5处于其峰值电压电平，并且输出端o1和o2具有基本相等的电压电平；在时间t4处，输出端o7处于其峰值电压电平，并且输出端o3和o4具有基本相等的电压电平；在时间t5处，输出端o2处于其峰值电压电平，并且输出端o5和o6具有基本相等的电压电平；在时间t6处，输出端o4处于其峰值电压电平，并且输出端o7和o1具有基本相等的电压电平；在时间t7处，输出端o6处于其峰值电压电平，并且输出端o2和o3具有基本相等的电压电平。

在一些实施方式中，相移电路502还可以被配置成经由选择信号SEL选择性地提供0度相移。选择性地改变相位可以用于调整或优化IFLD500的性能，或者可以用于调整RF振荡器信号的相位以适应双模预分频器。例如，在一些实施方式中，可以停用级504中的两个级(例如，通过将输出信号o5而不是路由输出信号o7路由至第一级504的输入端)，并且将相移电路502的相移配置成具有0°相移，以选择性地实现五分频预分频器。在作为七分频预分频器操作期间，所有七个级504都如图所示被激活，并且相移电路502被配置成具有180度相移。

除了上述的直接注入电路、侧注入电路和尾注入电路之外，在如图6A-6B所示的本发明的实施方式中，附加的注入路径是可能的，图6A-6B示出了与附加设备接口交互的上述级504的两个实例。

如上所述，级504包括实现尾注入电路的PMOS晶体管M1、实现环形振荡器级的NMOS晶体管M2以及实现直接注入电路的NMOS晶体管M3。晶体管M1的栅极被示出为耦接至第一注入节点INJ1，晶体管M3的栅极被示出为耦接至第二注入节点INJ2，晶体管M2的栅极被示出为耦接至前一环形振荡器级的输出端。除了这些设备之外，还包括反相器级602，该反相器级602的输出端耦接至在级504的第一实例的输出处的节点o2，以提供附加的尾注入。反相器级602包括PMOS器件M8和NMOS器件M9，PMOS器件M8的栅极连接至第三注入节点INJ3，NMOS器件M9的栅极耦接至第四注入节点INJ4。因此，PMOS器件M8和NMOS器件M9中的每一个用作另外的尾注入电路。另一直接注入电路604耦接在级504的第一实例的输入端处的节点o1与级504的第二实例的输出端之间。另一注入电路604包括NMOS晶体管M7，NMOS晶体管M7的栅极耦接至第五注入节点INJ5。在一些实施方式中，可以省略晶体管M1、M3、M7、M8或M9中的一个或更多个。在其他实施方式中，如上文关于图3A至图3C所描述，还可以通过将侧注入电路与PMOS晶体管M1或NMOS晶体管M1串联耦接来添加侧注入功能。因此，本发明的实施方式可以包括上述注入电路的任何组合。在各个实施方式中，每个注入节点INJ1、INJ2、INJ3、INJ4和INJ5被配置成提供具有0°相移或180°相移的RF振荡器信号。这些相移可以例如使用上面关于图4A和图4B描述的移相器电路来生成。

图6B示出了也可以用于实现图1所示的预分频器108的ILFD 620。如图所示，ILFD620包括以环形配置布置的五个级504、五个反相器级602和五个另外的直接注入电路604。因此，ILFD可以用作五分频预分频器。每个级504在其输出端处耦接至相应的反相器级602，并且每个另外的直接注入电路604耦接在两个相邻级504之间。

通常，实施方式ILFD的锁定范围与设计中存在的注入路径的数量成比例。但是，应当理解，随着注入电路数量的增加，寄生负载也增加。寄生负载的这种增加可能会增加电路的功耗。因此，在设计中使用的注入次数与设计所消耗的功率之间存在权衡。

图7示出了根据本发明实施方式的利用预分频器的雷达系统700。如图所示，雷达系统700包括PLL 702、功率放大器704、发射天线706、接收天线708、低噪声放大器(LNA)710、混频器712和低通滤波器714。例如，可以使用图1所示的包括实施例预分频器108的PLL100来实现PLL 702。在操作期间，使用调制信号MOD对702的输出频率进行调制。在一些实施方式中，调制信号MOD包括斜坡信号，以便实现一系列频率啁啾(chirp)，以实现调频连续波(FMCW)雷达系统。PLL 702因此产生具有斜坡频率的本地振荡器信号LO。本地振荡器信号LO随后由功率放大器704放大，功率放大器704的输出经由发射天线706发送至一个或更多个目标。从一个或更多个目标反射的RF信号由接收天线708接收。接收的信号由LNA710放大，使用混频器712将接收到的信号与本地振荡器信号LO混合来将经放大的信号下变频到中频(IF)。然后使用低通滤波器714对下变频的信号进行滤波以形成中频信号IF。在使用FMCW雷达技术的实施方式中，在天线706处发射的RF信号与在接收天线708处接收的反射信号之间的频率差和雷达系统与一个或更多个目标之间的距离成比例。应当理解，图7的实施方式仅仅是可以使用本文所描述的实施方式预分频器电路的许多可能系统之一。

图8示出了根据本发明实施方式的操作注入锁定预分频器的方法800。在步骤802中，使用耦接在多个环形振荡器级中的每个级的输入节点与输出节点之间的相应直接注入电路，在多个环形振荡器级中的每个级中注入振荡器信号。在一些实施方式中，在本文的实施方式中描述的环形振荡器级206和直接注入电路204可以用于实现多个环形振荡器级的每个级和直接注入电路。

在步骤804中，使用耦接在第一电源节点与多个环形振荡器级中的每个级的输出节点之间的相应尾注入电路，在多个环形振荡器级中的每个级中注入振荡器信号。在一些实施方式中，尾注入电路202可以用于实现尾注入电路。

这里总结了本发明的实施方式。根据本文提交的整个说明书和权利要求书，也可以理解其他实施方式。

示例1.一种电路，包括：环形振荡器，其包括以环形配置耦接的多个级，所述多个级中的每个级包括耦接至所述多个级中的前一级的输出节点的输入节点，其中，所述多个级中的每个级包括：环形振荡器晶体管，其具有耦接至所述输入节点的控制节点和耦接至所述输出节点的负载路径；直接注入电路，其具有耦接在所述输出节点和所述环形振荡器晶体管的所述控制节点之间的负载路径和耦接至第一振荡器输入节点的控制节点；以及尾注入电路，其具有耦接在所述输出节点与第一电源节点之间的负载路径和耦接至第二振荡器输入节点的控制节点。

示例2.根据示例1所述的电路，还包括：移相器电路，其具有耦接至所述第一振荡器输入节点的第一输出端和耦接至所述第二振荡器输入节点的第二输出端，其中，所述移相器被配置成在所述第一输出端提供具有第一相位的第一振荡器信号和在所述第二输出端提供第二振荡器信号，其中，所述第一振荡器信号和所述第二振荡器信号彼此异相位180度。

示例3.根据示例1或2之一所述的电路，其中，所述环形振荡器晶体管、所述直接注入电路和所述尾注入电路均包括MOS晶体管。

示例4.根据示例1至3之一所述的电路，其中，所述多个级包括奇数个级。

示例5.根据示例1至4之一所述的电路，其中，所述多个级中的每个级还包括侧注入电路，所述侧注入电路具有与所述直接注入电路的负载路径串联耦接的负载路径。

示例6.根据示例1至5之一所述的电路，其中，所述多个级中的每个级还包括侧注入电路，所述侧注入电路具有与所述尾注入电路的负载路径串联耦接的负载路径。

示例7.根据示例1至6之一所述的电路，其中，所述环形振荡器还包括另外的直接注入电路，所述另外的直接注入电路具有耦接在所述多个级中的第一级的输入节点与所述多个级中的第二级的输出节点之间的负载路径。

示例8.根据示例1至7之一所述的电路，其中，所述多个级中的每个级还包括另外的尾注入电路，所述另外的尾注入电路具有耦接在所述输出节点与第二电源节点之间的负载路径和耦接至所述振荡器输入节点的控制节点。

示例9.一种操作电路的方法，所述电路包括具有以环形配置耦接的多个级的注入锁定分频器(ILFD)，所述方法包括：使用耦接在所述多个级中的每个级的输入节点与输出节点之间的相应的直接注入电路，在所述多个级中的每个级中注入振荡器信号；以及使用耦接在第一电源节点与所述多个级中的每个级的输出节点之间的相应的尾注入电路，在所述多个级中的每个级的输出节点处注入振荡器信号。

示例10.根据示例9所述的方法，还包括：使用与每个相应的直接注入电路串联耦接的相应的侧注入电路，注入所述多个级中的每个级的输入信号。

示例11.根据示例9或10之一所述的方法，其中，在每个级的输出节点处注入所述振荡器信号还包括使用耦接在第二电源节点与所述多个级中的每个级的输出节点之间的相应的另外的尾注入电路来进行。

示例12.根据示例9至11之一所述的方法，还包括：使用耦接在所述多个级中的第一级的输入端与所述多个级中的第二级的输出端之间的另外的直接注入电路在所述多个级中的第一级的输入端与所述多个级中的第二级的输出端之间注入所述振荡器信号。

示例13.根据示例9至12之一所述的方法，还包括：使用压控振荡器生成所述振荡器信号；使用分频器电路对所述ILFD的输出的频率进行分频以形成分频信号；使用相位检测器将所述分频信号的相位与参考时钟的相位进行比较以形成相位检测信号；使用环路滤波器对所述相位检测信号进行滤波以形成VCO控制信号；以及使用所述VCO控制信号来控制所述压控振荡器的频率。

示例14.根据示例9至13之一所述的方法，其中，所述ILFD被配置成将所述振荡器信号的频率除以预定数。

示例15.根据示例14所述的方法，其中，所述预定数为奇数。

示例16.一种锁相环，包括：注入锁定预分频器，其包括环形振荡器，其中，所述环形振荡器的每个相应级包括耦接在每个相应级的输入端与输出端之间的相应的直接注入电路，以及耦接在每个相应级的输出端与电源节点之间的尾注入电路；相位检测器，其具有耦接至所述环形振荡器的至少一级的输出端的输入端；以及压控振荡器，其具有耦接至每个相应的直接注入电路和每个相应的尾注入电路的振荡器信号输出端和耦接至所述相位检测器的输出端的频率控制输入端。

示例17.根据示例16所述的锁相环，还包括：分频器，其耦接在所述环形振荡器的至少一级的输出端与所述相位检测器的输入端之间；以及环路滤波器，其耦接在所述相位检测器的输出端与所述压控振荡器的频率控制输入端之间。

示例18.根据示例16或17之一所述的锁相环，其中，所述环形振荡器的每个相应级还包括与每个相应的直接注入电路串联耦接的相应的侧注入电路。

示例19.根据示例16至18之一所述的锁相环，其中，所述注入锁定预分频器具有至少30％的锁定范围；以及所述注入锁定预分频器具有小于10mW的功率消耗。

示例20.根据示例16至19之一所述的锁相环，其中，所述注入锁定预分频器、所述相位检测器和所述压控振荡器布置在单个半导体衬底上。尽管已经参考说明性实施方式描述了本发明，但是该描述并非旨在以限制性的意义来解释。在参考了本说明书之后，对本领域技术人员而言，说明性实施方式的各种修改和组合以及本发明的其他实施方式将是明显的。因此，所附权利要求旨在涵盖任何这样的修改或实施方式。

Claims (20)

1.一种环形配置的电路，包括：

环形振荡器，其包括以环形配置耦接的多个级，所述多个级中的每个级包括耦接至所述多个级中的前一级的输出节点的输入节点，其中，所述多个级中的每个级包括：

环形振荡器晶体管，其具有耦接至所述输入节点的控制节点和耦接至所述输出节点的负载路径；

直接注入电路，其具有耦接在所述输出节点和所述环形振荡器晶体管的所述控制节点之间的负载路径和耦接至第一振荡器输入节点的控制节点；以及

尾注入电路，其具有耦接在所述输出节点与第一电源节点之间的负载路径和耦接至第二振荡器输入节点的控制节点。

2.根据权利要求1所述的电路，还包括：移相器电路，其具有耦接至所述第一振荡器输入节点的第一输出端和耦接至所述第二振荡器输入节点的第二输出端，

其中，所述第一振荡器输入节点被配置成接收第一振荡信号，

其中，所述第二振荡器输入节点被配置成接收第二振荡信号，

其中，所述移相器电路被配置成在所述第一输出端提供具有第一相位的第一振荡信号和在所述第二输出端提供第二振荡信号，以及

其中，所述第一振荡器信号和所述第二振荡器信号彼此异相位180度。

3.根据权利要求1所述的电路，其中，所述环形振荡器晶体管、所述直接注入电路和所述尾注入电路均包括MOS晶体管。

4.根据权利要求1所述的电路，其中，所述多个级包括奇数个级。

5.根据权利要求1所述的电路，其中，所述多个级中的每个级还包括侧注入电路，所述侧注入电路具有与所述直接注入电路的负载路径串联耦接的负载路径。

6.根据权利要求1所述的电路，其中，所述多个级中的每个级还包括侧注入电路，所述侧注入电路具有与所述尾注入电路的负载路径串联耦接的负载路径。

7.根据权利要求1所述的电路，其中，所述环形振荡器还包括另外的直接注入电路，所述另外的直接注入电路具有耦接在所述多个级中的第一级的输入节点与所述多个级中的第二级的输出节点之间的负载路径。

8.根据权利要求1所述的电路，其中，所述多个级中的每个级还包括另外的尾注入电路，所述另外的尾注入电路具有耦接在所述输出节点与第二电源节点之间的负载路径和耦接至所述第一振荡器输入节点或所述第二振荡器输入节点的控制节点。

9.一种操作电路的方法，所述电路包括具有以环形配置耦接的多个级的注入锁定分频器ILFD，所述方法包括：

通过耦接在所述多个级中的每个级的输入节点与输出节点之间的相应的直接注入电路，在所述多个级中的每个级中注入振荡器信号；以及

通过耦接在第一电源节点与所述多个级中的每个级的输出节点之间的相应的尾注入电路，在所述多个级中的每个级的输出节点处注入振荡器信号。

10.根据权利要求9所述的方法，还包括：使用与每个相应的直接注入电路串联耦接的相应的侧注入电路，注入所述多个级中的每个级的输入信号。

11.根据权利要求9所述的方法，其中，在每个级的输出节点处注入振荡器信号还包括使用耦接在第二电源节点与所述多个级中的每个级的输出节点之间的相应的另外的尾注入电路来进行。

12.根据权利要求9所述的方法，还包括：使用耦接在所述多个级中的第一级的输入端与所述多个级中的第二级的输出端之间的另外的直接注入电路在所述多个级中的第一级的输入端与所述多个级中的第二级的输出端之间注入振荡器信号。

13.根据权利要求9所述的方法，还包括：

使用压控振荡器VCO生成所述振荡器信号；

使用分频器电路对所述ILFD的输出端的频率进行分频以形成分频信号；

使用相位检测器将所述分频信号的相位与参考时钟的相位进行比较以形成相位检测信号；

使用环路滤波器对所述相位检测信号进行滤波以形成VCO控制信号；以及

使用所述VCO控制信号来控制所述压控振荡器的频率。

14.根据权利要求9所述的方法，其中，所述ILFD被配置成将所述振荡器信号的频率除以预定数。

15.根据权利要求14所述的方法，其中，所述预定数为奇数。

16.一种锁相环，包括：

注入锁定预分频器，其包括环形振荡器，其中，所述环形振荡器的每个相应级包括耦接在每个相应级的输入端与输出端之间的相应的直接注入电路，以及耦接在每个相应级的输出端与电源节点之间的尾注入电路；

相位检测器，其具有耦接至所述环形振荡器的至少一级的输出端的输入端；以及

压控振荡器，其具有操作性地耦接至每个相应的直接注入电路并且操作性地耦接至每个相应的尾注入电路的振荡器信号输出端和耦接至所述相位检测器的输出端的频率控制输入端。

17.根据权利要求16所述的锁相环，还包括：

分频器，其耦接在所述环形振荡器的至少一级的输出端与所述相位检测器的输入端之间；以及

环路滤波器，其耦接在所述相位检测器的输出端与所述压控振荡器的频率控制输入端之间。

18.根据权利要求16所述的锁相环，其中，所述环形振荡器的每个相应级还包括与每个相应的直接注入电路串联耦接的相应的侧注入电路。

19.根据权利要求16所述的锁相环，其中：

所述注入锁定预分频器具有至少30％的锁定范围；以及

所述注入锁定预分频器具有小于10mW的功率消耗。

20.根据权利要求16所述的锁相环，其中，所述注入锁定预分频器、所述相位检测器和所述压控振荡器布置在单个半导体衬底上。

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