CN113314661A - 实现约瑟夫森结选择性外延生长的方法、装置和介质 - Google Patents
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Abstract
本公开提供一种实现约瑟夫森结选择性外延生长的方法、装置和介质。所述约瑟夫森结为超导电路约瑟夫森结，其基于拓扑绝缘体来实现所述选择性外延生长，所述方法具体包括：步骤S1、通过对晶片进行预处理，来获取掩膜版，所述掩膜版用于所述约瑟夫森结选择性外延生长；步骤S2、使用氢氟酸对所述掩膜版中的二氧化硅薄膜进行各向同性蚀刻，使得所述掩膜版悬空；步骤S3、利用电子束蒸发器喷射高温雾化的拓扑绝缘体，使得所述拓扑绝缘体透过沟槽上方的掩膜版进行所述选择性外延生长；以及步骤S4、将超导体沉积在完成所述选择性外延生长的拓扑绝缘体上，以获取由所述超导体和拓扑绝缘体构成的所述约瑟夫森结。
Description
技术领域
本公开涉及量子计算领域，尤其是涉及一种实现约瑟夫森结选择性外延生长的方法、装置和介质。
背景技术
量子计算是一种建立在量子力学上的新型的计算方法。利用量子态的独有的纠缠和叠加等特性，在解决某些特定问题的时候，相对于经典计算机而言，量子计算机有着指数级加速的效果，同时由于量子力学中的不可测原理，使得在计算的过程中，通信结果不易被外界盗取，具备原理上的安全性。
然而，量子计算在物理上的实现一直具有挑战性。近年来，基于超导电路的量子计算取得了很大的进步，具有良好的可拓展性和易操控等优势吸引了众多人的眼球。超导量子比特是人为设计的比特，在物理本质上是一个包含有宏观数量粒子的电路，而不是自然界存在的如同原子、分子一样的微观粒子。由于该类型的电路在低温超导环境下会表现为量子计算所必要的二能级系统，所以超导量子比特也被称为人工原子。其中最核心的组成单元就是超导体-绝缘体-超导体构成的约瑟夫森结结构，结的制备是超导量子比特物理实现过程中最重要的一步，结的好坏直接关系到量子比特性能的好坏。因此，超导约瑟夫森结的制备的质量直接影响了量子比特的质量，例如退相干时间等。同时，不同类型的超导量子比特的实现，亦要通过超导约瑟夫森结的调整(如调节结的能量)来实现。因此，约瑟夫森结的制备方法对超导量子比特有着至关重要的影响。电路中一般还含有的电路元件包括电容、电感、共面波导等，通过改变电路中约瑟夫森结的相位差、电感元件的磁通、电路的电流以及电压、电容元件的电荷等变量，通过基尔霍夫定律，建立这些变量之间的关系，然后通过计算每个电路元件的能量写出整个系统的哈密顿量，由此可以解出电路的能级构造，制备二能级系统。
目前，一般采用阴影蒸发法制备Nb-Al2O3-Nb的异质结结构来实现超导体-绝缘体-超导体的三明治结构，作为约瑟夫森结。在上述蒸发法中，选择常见的Nb(铌)作为超导体触点，然后通过蒸镀Al(铝)膜，经过两次不同角度的蒸发以及它们之间的氧化，形成Al膜的交叠，而中间的氧化层则会在交叠的界面处形成Al2O3(氧化铝)的绝缘层，进而形成约瑟夫森结。
上述方法在制备过程中无法精准控制约瑟夫森结的面积。同时上述方法通过调节氧化时间和气压来控制材料的氧化参数，导致材料的氧化参数不准确。约瑟夫森结的面积和材料的氧化参数都会严重影响约瑟夫森结的临界电流的大小，也就是说，上述方法制备得到的约瑟夫森结的临界电流通常与目标电流具有较大差距，在实际量子计算的应用中，会严重干扰量子计算的准确性。
发明内容
本公开提供了一种实现约瑟夫森结选择性外延生长的方案，以解决上述技术问题。
本公开第一方面提供了一种实现约瑟夫森结选择性外延生长的方法。所述约瑟夫森结为超导电路约瑟夫森结，其基于拓扑绝缘体来实现所述选择性外延生长，所述方法具体包括：步骤S1、通过对晶片进行预处理，来获取掩膜版，所述掩膜版用于所述约瑟夫森结选择性外延生长；步骤S2、使用氢氟酸对所述掩膜版中的二氧化硅薄膜进行各向同性蚀刻，使得所述掩膜版悬空；步骤S3、利用电子束蒸发器(等离子体电子束蒸发器)喷射高温雾化的拓扑绝缘体，使得所述拓扑绝缘体透过沟槽上方的掩膜版进行所述选择性外延生长；以及步骤S4、将超导体沉积在完成所述选择性外延生长的拓扑绝缘体上，以获取由所述超导体和拓扑绝缘体构成的所述约瑟夫森结。
具体地，所述晶片为晶面指数为(001)的硅片，在所述步骤S1中，所述预处理具体包括：在氧化炉中对所述硅片进行热氧化处理，使得所述硅片的上表面生成二氧化硅薄膜；通过化学气相沉积在所述二氧化硅薄膜上沉积氮化硅薄膜；以及采用电子束曝光的方式在所述氮化硅薄膜上刻出所述选择性外延生长所需的沟槽。
具体地，在所述步骤S2中，在所述各向同向蚀刻的过程中，所述掩膜版的局部模板掩膜被释放，同时所述沟槽中晶面指数为(001)的硅片的悬空键被钝化，使得所述掩膜版悬空。
具体地，所述步骤S3具体包括：将所述掩膜版放置于生长腔中的基板上，通过加热所述基板至第一温度来去除残留的所述氢氟酸；以及旋转所述基板，同时降温至第二温度，使得从电子束蒸发器(等离子体电子束蒸发器)喷射出的所述拓扑绝缘体选择性生长在所述沟槽中并覆盖所述沟槽；其中，所述拓扑绝缘体为碲化铋，所述第一温度为900摄氏度，所述第二温度为200摄氏度，所述生长腔的压力为10-9毫巴。
具体地，在所述步骤S4中，旋转所述基板，利用所述电子束蒸发器将所述超导体喷射到所述拓扑绝缘体表面以实现沉积，所述超导体为铌。
具体地，在完成所述步骤S1-S4后，在所述约瑟夫森结的超导体表面覆盖保护层，所述保护层为氧化铝薄膜。
本公开第二方面提供了一种实现约瑟夫森结选择性外延生长的装置。所述约瑟夫森结为超导电路约瑟夫森结，其基于拓扑绝缘体来实现所述选择性外延生长，所述装置具体包括：掩膜版制备模块，被配置为，通过对晶片进行预处理，来获取掩膜版，所述掩膜版用于所述约瑟夫森结选择性外延生长；掩膜版悬空模块，被配置为，使用氢氟酸对所述掩膜版中的二氧化硅薄膜进行各向同性蚀刻，使得所述掩膜版悬空；选择性外延生长模块，被配置为，利用电子束蒸发器喷射高温雾化的拓扑绝缘体，使得所述拓扑绝缘体透过沟槽上方的掩膜版进行所述选择性外延生长；以及超导体沉积模块，被配置为，将超导体沉积在完成所述选择性外延生长的拓扑绝缘体上，以获取由所述超导体和拓扑绝缘体构成的所述约瑟夫森结。
具体地，所述晶片为晶面指数为(001)的硅片，所述掩膜版制备模块具体被配置为：在氧化炉中对所述硅片进行热氧化处理，使得所述硅片的上表面生成二氧化硅薄膜；通过化学气相沉积在所述二氧化硅薄膜上沉积氮化硅薄膜；以及采用电子束曝光的方式在所述氮化硅薄膜上刻出所述选择性外延生长所需的沟槽。
具体地，所述选择性外延生长模块具体被配置为：在所述各向同向蚀刻的过程中，所述掩膜版的局部模板掩膜被释放，同时所述沟槽中晶面指数为(001)的硅片的悬空键被钝化，使得所述掩膜版悬空。
具体地，所述超导体沉积模块具体被配置为：将所述掩膜版放置于生长腔中的基板上，通过加热所述基板至第一温度来去除残留的所述氢氟酸；以及旋转所述基板，同时降温至第二温度，使得从电子束蒸发器喷射出的所述拓扑绝缘体选择性生长在所述沟槽中并覆盖所述沟槽；其中，所述拓扑绝缘体为碲化铋，所述第一温度为900摄氏度，所述第二温度为200摄氏度，所述生长腔的压力为10-9毫巴。
具体地，所述超导体沉积模块具体被配置为：旋转所述基板，利用所述电子束蒸发器将所述超导体喷射到所述拓扑绝缘体表面以实现沉积，所述超导体为铌。
具体地，所述装置还包括保护层覆盖系统，被配置为，在所述约瑟夫森结的超导体表面覆盖氧化铝薄膜作为所述保护层。
本公开第三方面提供了一种存储有指令的非暂时性计算机可读介质，当所述指令由处理器执行时，执行根据本公开第一方面的一种实现约瑟夫森结选择性外延生长的方法中的步骤。
综上，该方案通过选择性外延生长和局域掩模版光刻技术，将纳米尺度的拓扑绝缘体约瑟夫森结精确集成到毫米尺度的超导量子电路上，形成典型的超导量子比特。该集成量子超导电路具有非线性的量子比特行为，在毫开温度下，有较长的能量弛豫时间。选择性外延生长方式下的约瑟夫森结的面积可以通过光刻技术精确设计，为超导量子芯片的精确调控的实现提供了有利的保证；同时，拓扑绝缘体是一种表面上具有拓扑保护的、非耗散的表面态，体态是正常的绝缘态，其独特的物理性质，为可行的容错量子计算机原型的实现给出了更多的可能性。
附图说明
为了更清楚地说明本公开具体实施方式或现有技术中的技术方案下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本公开的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为根据本公开实施例的一种实现约瑟夫森结选择性外延生长的方法的流程图；
图2为根据本公开实施例的掩膜版的示意图；
图3为根据本公开实施例的掩膜版悬空的示意图；
图4为根据本公开实施例的拓扑绝缘体在掩膜版上选择性外延生长的示意图；
图5(a)为根据本公开实施例的超导体沉积的示意图；
图5(b)为根据本公开实施例的保护层覆盖的示意图；以及
图6为根据本公开实施例的一种实现约瑟夫森结选择性外延生长的装置的结构图。
具体实施方式
下面将结合附图对本公开的技术方案进行清楚、完整地描述，显然，所描述的实施例是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。
本公开第一方面提供了一种实现约瑟夫森结选择性外延生长的方法。所述约瑟夫森结为超导电路约瑟夫森结，其基于拓扑绝缘体来实现所述选择性外延生长。
图1为根据本公开实施例的一种实现约瑟夫森结选择性外延生长的方法的流程图；如图1所示，所述方法包括：步骤S1、通过对晶片进行预处理，来获取掩膜版，所述掩膜版用于所述约瑟夫森结选择性外延生长；步骤S2、使用氢氟酸对所述掩膜版中的二氧化硅薄膜进行各向同性蚀刻，使得所述掩膜版悬空；步骤S3、利用电子束蒸发器喷射高温雾化的拓扑绝缘体，使得所述拓扑绝缘体透过沟槽上方的掩膜版进行所述选择性外延生长；以及步骤S4、将超导体沉积在完成所述选择性外延生长的拓扑绝缘体上，以获取由所述超导体和拓扑绝缘体构成的所述约瑟夫森结。
在步骤S1，通过对晶片进行预处理，来获取掩膜版，所述掩膜版用于所述约瑟夫森结选择性外延生长。
在一些实施例中，所述晶片为晶面指数为(001)的硅片。
在一些实施例中，所述预处理具体包括：在氧化炉中对所述硅片进行热氧化处理，使得所述硅片的上表面生成二氧化硅薄膜；通过化学气相沉积在所述二氧化硅薄膜上沉积氮化硅薄膜；以及采用电子束曝光的方式在所述氮化硅薄膜上刻出所述选择性外延生长所需的沟槽。
具体地，为了制造选择性区域生长掩模版，首先选取一块边长为20纳米的Si(硅)片，即晶面指数为(001)的晶片，预先在氧化炉进行热氧化中处理，生成厚度为5纳米的SiO2(二氧化硅)薄膜。然后通过化学气相沉积方法沉积厚度为10纳米的Si3N4(氮化硅)薄膜。同时利用电子束曝光技术，刻出选择性生长需要的沟槽,沟槽的深度为10纳米。图2为根据本公开实施例的掩膜版的示意图；如图2所示，该掩膜版分为三层，从下到上分别为：硅片、二氧化硅薄膜、氮化硅薄膜，沟槽位于掩膜版中心位置。
在步骤S2，使用氢氟酸对所述掩膜版中的二氧化硅薄膜进行各向同性蚀刻，使得所述掩膜版悬空。
在一些实施例中，在所述各向同向蚀刻的过程中，所述掩膜版的局部模板掩膜被释放，同时所述沟槽中晶面指数为(001)的硅片的悬空键被钝化，使得所述掩膜版悬空。
具体地，掩模版是通过化学气相沉积方法沉积200纳米SiO2和50纳米Si3N4制成的。在外延生长之前，使用氢氟酸(1％浓度)对SiO2进行各向同性蚀刻，该过程释放了局部模板掩膜并钝化了选择性区域生长沟槽中硅片(001)衬底的悬空键，使得掩模版悬空，仅搁置在两个SiO2柱上，如图3所示。其中，氮化硅常用在塑料封装器件中作为钝化层，从而提供更好的介电常数，减少寄生电容，改善器件性能。
在步骤S3，利用电子束蒸发器喷射高温雾化的拓扑绝缘体，使得所述拓扑绝缘体透过沟槽上方的掩膜版进行所述选择性外延生长。
在一些实施例中，将所述掩膜版放置于生长腔中的基板上，通过加热所述基板至第一温度来去除残留的所述氢氟酸；以及旋转所述基板，同时降温至第二温度，使得从电子束蒸发器喷射出的所述拓扑绝缘体选择性生长在所述沟槽中并覆盖所述沟槽。其中，所述拓扑绝缘体为碲化铋，所述第一温度为900摄氏度，所述第二温度为200摄氏度，所述生长腔的压力为10-9毫巴。
具体地，拓扑绝缘体材料(以体能隙较大的Bi2Te3为例)通过分子束外延生长的方式制备，所述拓扑绝缘体还可以为具有六角蜂巢状功能的铋的卤化物。将处理好的掩膜版放在生长腔中的基板上，将腔室中的基板加热到900摄氏度来除去残留的氢氟酸。随后将温度降至200摄氏度，利用电子束蒸发器喷射高温雾化(约1100摄氏度)的拓扑绝缘体材料，使得Bi2Te3薄膜选择性地生长到纳米沟槽中，厚度约为10纳米。
具体地，生长过程中，以每分钟5°的速率沿着沟槽的方向旋转所示基板，使得拓扑绝缘体能够透过沟槽上方的掩膜版生长，并均匀覆盖沟槽，如图4所示。对于金属沉积来说，生长腔的最小压力应保持在10-9毫巴，以此来保证薄膜生长的纯度。
在步骤S4，将超导体沉积在完成所述选择性外延生长的拓扑绝缘体上，以获取由所述超导体和拓扑绝缘体构成的所述约瑟夫森结。
在一些实施例中，旋转所述基板，利用所述电子束蒸发器将所述超导体喷射到所述拓扑绝缘体表面以实现沉积，所述超导体为铌。
在一些实施例中，在完成所述步骤S1-S4后，在所述约瑟夫森结的超导体表面覆盖保护层，所述保护层为氧化铝薄膜。
具体地，如图5(a)所示，利用电子束蒸发器，以2/s的速率沉积20纳米铌(Nb)膜。在该沉积过程中，将基板对准铌蒸发出来的束流。如图5(b)所示，在基板旋转下(速率每分钟5度)，使用电子束蒸发器上的铝(Al)靶，在样品表面接着沉积5纳米铝的覆盖层，充当保护层，当样品拿出生长腔置于大气中时，铝被氧化，生成致密的绝缘体氧化膜Al2O3，从而能充当保护层，如图5所示。
在一些实施例中，为了更进一步测试基于拓扑绝缘体约瑟夫森结选择性区域外延生长方法的性能，将该拓扑绝缘体约瑟夫森结集成在超导量子电路上，构成以拓扑绝缘体为基础的超导量子比特，为基于拓扑绝缘体量子比特的量子计算研究提供了一种新的材料和结构体系。选择性区域生长掩膜制备的拓扑绝缘体量子比特芯片的介电损耗性能。共振器内部质量因子随平均光子数变化，通过计算，平均单光子内部质量因子约为6.6x104，计算得到这类共振器在二能级系统损耗的允许的最小势能弛豫时间尺度为：T＝2μ2，和通常利用Nb-Al2O3-Nb构成的约瑟夫森结相比，弛豫时间有所增强。
在一些实施例中，为了更进一步测试基于拓扑绝缘体约瑟夫森结选择性区域外延生长方法的性能，定义选择性区域外延生长的约瑟夫森结的几何长度为L，几何宽度为W。对于制备的两个拓扑绝缘体量子比特芯片，随着几何长度与宽度的改变，调节结的能量大小最高为100GHz，最小为10GHz，这对不同类型超导量子比特的制备有更大的优势，使得对超导量子比特的调节更加精确。
可见，由上述方法制备的拓扑量子比特的势能弛豫时间达到了2μ2尺度；拓扑绝缘体约瑟夫森结的几何尺度可以根据实际需要进行设计，这使得结的能量可调，并且调节的尺度在两个数量级上下。拓扑绝缘体类似于半导体，但是有一个非常鲁棒性的特征，就是体态是绝缘体，表面态是不会被表面杂质，缺陷影响的无损耗传输拓扑表面态，近年来的对于拓扑绝缘体的研究，使得研究由拓扑绝缘体制备的约瑟夫森结的可能变成现实，进一步的，利用拓扑绝缘体制备的约瑟夫森结构建相应的超导量子比特，为超导电路是实现拓展了新的方向。
本公开第二方面提供了一种实现约瑟夫森结选择性外延生长的装置。所述约瑟夫森结为超导电路约瑟夫森结，其基于拓扑绝缘体来实现所述选择性外延生长。
图6为根据本公开实施例的一种实现约瑟夫森结选择性外延生长的装置的结构图；如图6所示，所述装置600具体包括：掩膜版制备模块601，被配置为，通过对晶片进行预处理，来获取掩膜版，所述掩膜版用于所述约瑟夫森结选择性外延生长；掩膜版悬空模块602，被配置为，使用氢氟酸对所述掩膜版中的二氧化硅薄膜进行各向同性蚀刻，使得所述掩膜版悬空；选择性外延生长模块603，被配置为，利用电子束蒸发器喷射高温雾化的拓扑绝缘体，使得所述拓扑绝缘体透过沟槽上方的掩膜版进行所述选择性外延生长；以及超导体沉积模块604，被配置为，将超导体沉积在完成所述选择性外延生长的拓扑绝缘体上，以获取由所述超导体和拓扑绝缘体构成的所述约瑟夫森结。
具体地，所述晶片为晶面指数为(001)的硅片，所述掩膜版制备模块601具体被配置为：在氧化炉中对所述硅片进行热氧化处理，使得所述硅片的上表面生成二氧化硅薄膜；通过化学气相沉积在所述二氧化硅薄膜上沉积氮化硅薄膜；以及采用电子束曝光的方式在所述氮化硅薄膜上刻出所述选择性外延生长所需的沟槽。
具体地，所述选择性外延生长模块602具体被配置为：在所述各向同向蚀刻的过程中，所述掩膜版的局部模板掩膜被释放，同时所述沟槽中晶面指数为(001)的硅片的悬空键被钝化，使得所述掩膜版悬空。
具体地，所述超导体沉积模块603具体被配置为：将所述掩膜版放置于生长腔中的基板上，通过加热所述基板至第一温度来去除残留的所述氢氟酸；以及旋转所述基板，同时降温至第二温度，使得从电子束蒸发器喷射出的所述拓扑绝缘体选择性生长在所述沟槽中并覆盖所述沟槽；其中，所述拓扑绝缘体为碲化铋，所述第一温度为900摄氏度，所述第二温度为200摄氏度，所述生长腔的压力为10-9毫巴。
具体地，所述超导体沉积模块604具体被配置为：旋转所述基板，利用所述电子束蒸发器将所述超导体喷射到所述拓扑绝缘体表面以实现沉积，所述超导体为铌。
具体地，所述装置还包括保护层覆盖系统605，被配置为，在所述约瑟夫森结的超导体表面覆盖氧化铝薄膜作为所述保护层。
本公开第三方面提供了一种存储有指令的非暂时性计算机可读介质，当所述指令由处理器执行时，执行根据本公开第一方面的一种实现约瑟夫森结选择性外延生长的方法中的步骤。
综上，该方案通过选择性外延生长和局域掩模版光刻技术，将纳米尺度的拓扑绝缘体约瑟夫森结精确集成到毫米尺度的超导量子电路上，形成典型的超导量子比特。该集成量子超导电路具有非线性的量子比特行为，在毫开温度下，有较长的能量弛豫时间。选择性外延生长方式下的约瑟夫森结的面积可以通过光刻技术精确设计，为超导量子芯片的精确调控的实现提供了有利的保证；同时，拓扑绝缘体是一种表面上具有拓扑保护的、非耗散的表面态，体态是正常的绝缘态，其独特的物理性质，为可行的容错量子计算机原型的实现给出了更多的可能性。
最后应说明的是：以上各实施例仅用以说明本公开的技术方案，而非对其限制；尽管参照前述各实施例对本公开进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本公开各实施例技术方案的范围。
Claims (10)
1.一种实现约瑟夫森结选择性外延生长的方法，其特征在于，所述约瑟夫森结为超导电路约瑟夫森结，其基于拓扑绝缘体来实现所述选择性外延生长，所述方法具体包括：
步骤S1、通过对晶片进行预处理，来获取掩膜版，所述掩膜版用于所述约瑟夫森结选择性外延生长；
步骤S2、使用氢氟酸对所述掩膜版中的二氧化硅薄膜进行各向同性蚀刻，使得所述掩膜版悬空；
步骤S3、利用电子束蒸发器喷射高温雾化的拓扑绝缘体，使得所述拓扑绝缘体透过沟槽上方的掩膜版进行所述选择性外延生长；以及
步骤S4、将超导体沉积在完成所述选择性外延生长的拓扑绝缘体上，以获取由所述超导体和拓扑绝缘体构成的所述约瑟夫森结。
2.根据权利要求1所述的一种实现约瑟夫森结选择性外延生长的方法，其特征在于，所述晶片为晶面指数为(001)的硅片，在所述步骤S1中，所述预处理具体包括：
在氧化炉中对所述硅片进行热氧化处理，使得所述硅片的上表面生成二氧化硅薄膜；
通过化学气相沉积在所述二氧化硅薄膜上沉积氮化硅薄膜；以及
采用电子束曝光的方式在所述氮化硅薄膜上刻出所述选择性外延生长所需的沟槽。
3.根据权利要求2所述的一种实现约瑟夫森结选择性外延生长的方法，其特征在于，在所述步骤S2中，在所述各向同向蚀刻的过程中，所述掩膜版的局部模板掩膜被释放，同时所述沟槽中晶面指数为(001)的硅片的悬空键被钝化，使得所述掩膜版悬空。
4.根据权利要求1所述的一种实现约瑟夫森结选择性外延生长的方法，其特征在于，所述步骤S3具体包括：
将所述掩膜版放置于生长腔中的基板上，通过加热所述基板至第一温度来去除残留的所述氢氟酸；以及
旋转所述基板，同时降温至第二温度，使得从电子束蒸发器喷射出的所述拓扑绝缘体选择性生长在所述沟槽中并覆盖所述沟槽；
其中，所述拓扑绝缘体为碲化铋，所述第一温度为900摄氏度，所述第二温度为200摄氏度，所述生长腔的压力为10-9毫巴。
5.根据权利要求4所述的一种实现约瑟夫森结选择性外延生长的方法，其特征在于，在所述步骤S4中，旋转所述基板，利用所述电子束蒸发器将所述超导体喷射到所述拓扑绝缘体表面以实现沉积，所述超导体为铌。
6.根据权利要求1所述的一种实现约瑟夫森结选择性外延生长的方法，其特征在于，在完成所述步骤S1-S4后，在所述约瑟夫森结的超导体表面覆盖保护层，所述保护层为氧化铝薄膜。
7.一种实现约瑟夫森结选择性外延生长的装置，其特征在于，所述约瑟夫森结为超导电路约瑟夫森结，其基于拓扑绝缘体来实现所述选择性外延生长，所述装置具体包括：
掩膜版制备模块，被配置为，通过对晶片进行预处理，来获取掩膜版，所述掩膜版用于所述约瑟夫森结选择性外延生长；
掩膜版悬空模块，被配置为，使用氢氟酸对所述掩膜版中的二氧化硅薄膜进行各向同性蚀刻，使得所述掩膜版悬空；
选择性外延生长模块，被配置为，利用电子束蒸发器喷射高温雾化的拓扑绝缘体，使得所述拓扑绝缘体透过沟槽上方的掩膜版进行所述选择性外延生长；以及
超导体沉积模块，被配置为，将超导体沉积在完成所述选择性外延生长的拓扑绝缘体上，以获取由所述超导体和拓扑绝缘体构成的所述约瑟夫森结。
8.根据权利要求7所述的一种实现约瑟夫森结选择性外延生长的装置，其特征在于：
所述晶片为晶面指数为(001)的硅片，所述掩膜版制备模块具体被配置为：
在氧化炉中对所述硅片进行热氧化处理，使得所述硅片的上表面生成二氧化硅薄膜；
通过化学气相沉积在所述二氧化硅薄膜上沉积氮化硅薄膜；以及
采用电子束曝光的方式在所述氮化硅薄膜上刻出所述选择性外延生长所需的沟槽；
所述选择性外延生长模块具体被配置为：
在所述各向同向蚀刻的过程中，所述掩膜版的局部模板掩膜被释放，同时所述沟槽中晶面指数为(001)的硅片的悬空键被钝化，使得所述掩膜版悬空；
所述超导体沉积模块具体被配置为：
将所述掩膜版放置于生长腔中的基板上，通过加热所述基板至第一温度来去除残留的所述氢氟酸；以及
旋转所述基板，同时降温至第二温度，使得从电子束蒸发器喷射出的所述拓扑绝缘体选择性生长在所述沟槽中并覆盖所述沟槽；
其中，所述拓扑绝缘体为碲化铋，所述第一温度为900摄氏度，所述第二温度为200摄氏度，所述生长腔的压力为10-9毫巴；
所述超导体沉积模块具体被配置为：
旋转所述基板，利用所述电子束蒸发器将所述超导体喷射到所述拓扑绝缘体表面以实现沉积，所述超导体为铌。
9.根据权利要求7所述的一种实现约瑟夫森结选择性外延生长的装置，其特征在于，所述装置还包括保护层覆盖模块，被配置为，在所述约瑟夫森结的超导体表面覆盖氧化铝薄膜作为所述保护层。
10.一种存储有指令的非暂时性计算机可读介质，其特征在于，当所述指令由处理器执行时，执行根据权利要求1-6中任一项所述的一种实现约瑟夫森结选择性外延生长的方法中的步骤。
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