CN113300322B - 欠压保护电路以及具有欠压保护电路的耐高压集成电路 - Google Patents
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Abstract
一种欠压保护电路及具有欠压保护电路的耐高压集成电路，该欠压保护电路位于耐高压集成电路的高压侧，其包括电流源、基准电压单元、电源采样单元、比较器、触发器及第一反相器。电源采样单元采用二极管接法的晶体管结构对高压侧电源电压与高压侧浮动地电压之间的电压差进行采样并提供给比较器的第一输入端。基准电压单元提供基准电压给比较器的第二输入端。比较器根据第一输入端与第二输入端的电压的比较结果通过输出端输出对应的数字电信号。触发器稳定比较器输出的数字信号并通过第一反相器输出给后续电路。在高压侧地浮动时，电源采样单元控制比较器的第一输入端的电压跟随高压侧电源电压浮动，相较于分压式电源采样单元具有更好的抗干扰特性。
Description
技术领域
本发明涉及一种欠压保护电路以及具有欠压保护电路的耐高压集成电路。
背景技术
耐高压集成电路(Hight voltage integrated chip,HVIC)是利用单片机的输入信号直接驱动功率MOSFET和IGBT门极的耐高压芯片，其可以替代常见的脉冲变压器和光耦。在HVIC中，位于输入高压一侧的功率器件的浮动地引脚电压会浮动在0～600V范围内。为了防止输入端的电压过小时影响HVIC运行的稳定，分别在HVIC的高压侧和低压侧之间设计欠压保护电路(Under Voltage Lock Out,UVLO)来对输入端的电压进行监控。一旦输入端的电压不足时，便会将关断所述高压侧与所述低压侧之间的逻辑信号关断，进而使得HVIC停止驱动负载器件。现有技术中，欠压保护电路设计方案通常是利用电阻分压进行采样，并利用比较器比较采样得到的电压与基准电压。根据比较结果来判定输入端的电压是否正常。在高压侧的接地线的发生变化时，例如电压升高，比较器的采样端受限于电阻充放电的速度，无法快速跟随浮动地引脚电压的变化而变化。因此，比较器的采样端与浮动地引脚之间的电压差减小，造成欠压保护误判断。
发明内容
本发明的主要目的是提供一种欠压保护电路及具有欠压保护电路的耐高压集成电路，旨在解决现有技术中比较器的采样电压无法跟随浮动地引脚电压浮动快速调整的问题。
一种欠压保护电路，位于耐高压集成电路的高压侧；所述欠压保护电路用于在高压侧电源电压与高压侧浮动地电压之间的电压差过低时输出欠压保护信号给所述低压负载电路；所述欠压保护电路包括：
比较器，具有一个第一输入端、一个第二输入端以及输出端；所述比较器用于比较所述第一输入端的电压与所述第二输入端的电压的大小，并根据比较结果通过所述输出端输出对应的数字信号；
电源采样单元，采用二极管接法的晶体管结构对所述高压侧电源电压与所述高压侧浮动地电压之间的电压差进行采样，并输出采样电压给所述第一输入端；
基准电压单元，用于提供基准电压给所述第二输入端；
触发器，用于稳定所述输出端的数字信号；以及
第一反相器，用于将所述触发器输出的数字信号进行反向后通过欠压保护控制端输出给所述后续电路。
此外，为了实现上述目的，本发明还提出一种具有欠压保护电路的耐高压集成电路，所述耐高压集成电路包括信号接收与处理电路、电平转换电路、高压侧电路以及低压侧电路；所述信号接收与处理电路用于接收并处理高压数字控制信号以及低压数字控制信号，并将处理后的高压数字控制信号以及低压数字控制信号提供给所述电平转换电路；所述电平转换电路将所述低压数字控制信号转换为高压数字控制信号并提供给所述高压侧电路；所述高压侧电路包括第一欠压保护电路以及第一驱动电路。所述第一欠压保护电路用于在高压侧电源电压与高压侧浮动地电压之间的电压差过低时输出欠压保护信号给所述第一驱动电路。所述第一欠压保护电路包括：
比较器，具有一个第一输入端、一个第二输入端以及输出端；所述比较器用于比较所述第一输入端的电压与所述第二输入端的电压的大小，并根据比较结果通过所述输出端输出对应的数字信号；
电源采样单元，采用二极管接法的晶体管结构对所述高压侧电源电压与所述高压侧浮动地电压之间的电压差进行采样，并输出采样电压给所述第一输入端；
基准电压单元，用于提供基准电压给所述第二输入端；
触发器，用于稳定所述输出端的数字信号；以及
第一反相器，用于将所述触发器输出的数字信号进行反向后通过欠压保护控制端输出给所述第一驱动电路。
上述欠压保护电路及具有欠压保护电路的耐高压集成电路，通过电源采样单元以及基准电压单元可保证在所述高压侧电源电压以及高压侧浮动地电压浮动时所述比较器的所述第一输入端与所第二输入端的电压快速跟随所述高压侧电源电压以及高压侧浮动地电压的浮动而变化，进而避免所述比较器根据没有及时浮动的第一输入端及第二输入端的电压产生误判情况，保证了所述欠压保护电路的稳定性。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为本发明耐高压集成电路的应用环境电路图。
图2为图1中第一实施方式之所述欠压保护电路的电路示意图。
图3为图1中第二实施方式之所述欠压保护电路的电路示意图。
图4为图1中第三实施方式之所述欠压保护电路的电路示意图。
图5为图1中第四实施方式之所述欠压保护电路的电路示意图。
主要元件符号说明
耐高压集成电路 1
低压电源引脚 VCC
低压地引脚 VSS
高压浮动电源引脚 VB
浮动地引脚 VS
高压数字控制引脚 HIN
低压数字控制引脚 LIN
高压输出引脚 HO
低压输出引脚 LO
高压外围晶体管 MOS1
低压外围晶体管 MOS2
信号接收与处理电路 100
电平转换电路 200
高压侧电路 300
低压侧电路 400
第一欠压保护电路 20，20a，20b，20c，20d
第一驱动电路 30
第二欠压保护电路 40
第二驱动电路 50
电流源 21
基准电压单元 22
电源采样单元 23
比较器 25
第一输入端 251
第二输入端 252
触发器 26
第一反相器 27
第二反相器 28
第一晶体管 PM1
第二晶体管 PM2
第三晶体管 PM3
P型晶体管 PM4
第四晶体管 NM1
N型晶体管 NM2
偏置电阻 R1
二极管 D1
欠压控制端 UVLO
如下具体实施方式将结合上述附图进一步说明本发明。
具体实施方式
为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
本发明的说明书及上述附图中的术语“第一”、“第二”和“第三”等是用于区别不同对象，而非用于描述特定顺序。此外，术语“包括”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或模块的过程、方法、系统、产品或设备没有限定于已列出的步骤或模块，而是可选地还包括没有列出的步骤或模块，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或模块。
下面结合附图对本发明耐高压集成电路的具体实施方式进行说明。
请参照图1，本发明提供一种耐高压集成电路1(High Voltage IntegratedCircuit,HVIC)。
所述耐高压集成电路1具有低压电源引脚VCC、低压地引脚VSS、高压浮动电源引脚VB、浮动地引脚VS、高压数字控制引脚HIN、低压数字控制引脚LIN、高压输出引脚HO以及低压输出引脚LO。其中，所述高压浮动电源引脚VB的电压作为高压侧电源电压，所述高压侧浮动地引脚VS的电压作为高压侧浮动地电压。所述耐高压集成电路1通过所述高压输出引脚HO与高压外围晶体管MOS1电性连接，并通过所述低压输出引脚LO与低压外围晶体管MOS2电性连接。所述耐高压集成电路1包括信号接收与处理电路100、电平转换电路200、高压侧电路300以及低压侧电路400。所述信号接收与处理电路100用于接收通过所述高压数字控制引脚HIN输入的高压数字控制信号以及通过所述低压数字控制引脚LIN输入的低压数字控制信号，并对二者进行处理后输出给所述电平转换电路200。所述电平转换电路200用于所述低压数字控制信号转换为高压数字信号并提供给所述高压侧电路300。所述高压侧电路300包括第一欠压保护电路20以及第一驱动电路30。所述第一欠压保护电路20用于侦测所述高压浮动电源引脚VB与所述浮动地引脚VS之间的第一电压差并在所述第一电压差过低时通过所述第一驱动电路30控制所述高压外围晶体管MOS1关断。所述低压侧电路400包括第二欠压保护电路40以及第二驱动电路50。所述第二欠压保护电路40用于侦测所述低压电源引脚VCC与所述低压地引脚VSS之间的第二电压差并在所述第二电压差过低时通过所述第二驱动电路50控制所述低压外围晶体管MOS2关断。在本发明的至少一个实施例中，所述第一欠压保护电路20和所述第二欠压保护电路40的结构可以相同，也可以不同。下面主要针对所述第一欠压保护电路20进行详细阐述。
在本发明的至少一个实施例中，所述高压浮动电源引脚VB的高压侧电源电压可以为100伏(V)、200V、600V或1200V。所述浮动地引脚VS的高压侧浮动地电压可以在0-600V之间浮动。
第一实施方式
请一并参阅图2，其为本发明第一实施方式的所述第一欠压保护电路20a的电路示意图。所述第一欠压保护电路20a包括电流源21、基准电压单元22、电源采样单元23、比较器25、触发器26以及第一反相器27。
所述电流源21与所述高压浮动电源引脚VB、所述浮动地引脚VS、所述基准电压单元22、所述电源采样单元23以及所述比较器25电性连接。所述电流源21用于给所述基准电压单元22以及所述电源采样单元23提供电流源。所述电流源21包括第一晶体管PM1、第二晶体管PM2、第三晶体管PM3、偏置电阻R1以及第四晶体管NM1。其中，所述第一晶体管PM1、所述第二晶体管PM2、所述第三晶体管PM3以及偏置电阻R1构成第一电流镜。流经所述第二晶体管PM2的电流流向给所述基准电压单元22。流经所述第三晶体管PM3的电流提供给所述第四晶体管NM1。所述第一晶体管PM1的控制端与所述第一晶体管PM1的第一连接端电性连接，并通过所述偏置电阻R1与所述浮动地引脚VS电性连接；所述第一晶体管PM1的第二连接端与所述高压浮动电源引脚VB电性连接。所述第二晶体管PM2的控制端与所述第一晶体管PM1的第一连接端电性连接，并通过所述偏置电阻R1与所述浮动地引脚VS电性连接；所述第二晶体管PM2的第一连接端与所述基准电压单元22电性连接，且与所述比较器25的第二输入端252电性连接；所述第二晶体管PM2的第二连接端与所述高压浮动电源引脚VB电性连接。所述第三晶体管PM3的控制端与所述第一晶体管PM1的第一连接端电性连接，并通过所述偏置电阻R1与所述浮动地引脚VS电性连接；所述第三晶体管PM3的第一连接端与所述第四晶体管NM1的第二连接端电性连接；所述第三晶体管PM3的第二连接端与所述高压浮动电源引脚VB电性连接。所述第四晶体管NM1的控制端与所述第四晶体管NM1的第二连接端电性连接，且与所述电源采样单元23电性连接。所述第四晶体管NM1的第一连接端与所述浮动地引脚VS电性连接。在本实施例中，所述第一晶体管PM1、所述第二晶体管PM2、所述第三晶体管PM3均为P型金属氧化物场效应晶体管(Metal-Oxide Semiconductor Field EffectTransistor,MOSFET)，所述第四晶体管NM1为N型MOSFET。所述控制端为栅极，所述第一连接端为源极，所述第二连接端为漏极；所述比较器25的第二输入端252为反相输入端。
所述基准电压单元22用于给所述比较器25的第二输入端252提供基准电压。所述基准电压单元22包括二极管D1。所述二极管D1的阳极与所述浮动地引脚VS电性连接，所述二极管D1的阴极与所述第二晶体管PM2的第一连接端。在本实施例中，所述二极管D1为齐纳二极管。利用所述二极管D1的反向击穿特性，在所述二极管D1的阳极和阴极之间形成稳定的电压。即，在所述浮动地引脚VS的高压侧浮动地电压浮动时，所述第二输入端252的电压调整，保持所述第二输入端252与所述浮动地引脚VS之间的电压差保持不变。
所述电源采样单元23与所述高压浮动电源引脚VB、所述电流源21以及所述比较器25电性连接。所述电源采样单元23用于采用二极管接法的晶体管结构对所述高压浮动电源引脚VB与所述浮动地引脚VS之间的电压差进行采样并提供采样电压给所述比较器25的第一输入端251。所述电源采样单元23还用于在所述高压浮动电源引脚VB的高压侧电源电压浮动时控制所述比较器25的第一输入端251的电压调整。所述电源采样单元23包括P型晶体管PM4以及N型晶体管NM2。其中，所述第四晶体管NM1和所述N型晶体管NM2构成第二电流镜。所述P型晶体管PM4的控制端与所述P型晶体管PM4的第一连接端电性连接，并与所述比较器25的第一输入端251电性连接；所述P型晶体管PM4的第二连接端与所述高压浮动电源引脚VB电性连接。所述N型晶体管NM2的控制端与所述第三晶体管PM3的第一连接端电性连接；所述N型晶体管NM2的第一连接端与所述浮动地引脚VS电性连接；所述N型晶体管NM2的第二连接端与所述比较器25的第一输入端251电性连接。在本实施例中，所述P型晶体管PM4为P型MOSFET，所述N型晶体管NM2为N型MOSFET；所述控制端为栅极，所述第一连接端为源极，所述第二连接端为漏极。所述P型晶体管PM4采用二极管的方式进行连接，可在所述高压浮动电源引脚VB的高压侧电源电压浮动时控制所述比较器25的第一输入端251快速跟随浮动。在本实施例中，所述比较器25的第一输入端251为正向输入端。所述第一输入端251的电压可通过公式一计算。
V1＝V2-VSG4公式一
其中，V1为所述第一输入端251的电压，V2为所述高压浮动电源引脚VB的高压侧电源电压，VSG4为所述P型晶体管PM4工作在饱和状态下的电压。所述P型晶体管PM4工作在饱和状态下的电压可通过公式二计算。
其中，I1为所述N型晶体管NM2提供的电流；Cox为P型晶体管PM4的单位面积的栅氧化层电容；μp为P型晶体管PM4的空穴迁移率；W/L为P型晶体管PM4的器件的宽长比；VTH为P型晶体管PM4的阈值电压。可由上式看出，在所述基准电压不变的情况下，可通过改变所述N型晶体管NM2提供的电流I1、所述P型晶体管PM4的宽长比W/L来调整所述P型晶体管PM4在饱和状态下的电压，进而调整所述第一欠压保护电路20a的输出信号。
所述比较器25用于比较所述第一输入端251与所述第二输入端252之间的电压，并根据比较结果通过所述比较器25的所述输出端输出对应的数字信号。在所述第一输入端251的电压小于所述第二输入端252的电压时，所述比较器25的所述输出端输出数字低电平信号；在所述第一输入端251的电压大于所述第二输入端252的电压差时，所述比较器25的输出端输出数字高电平信号。
所述触发器26以及所述第一反相器27串联连接在所述比较器25的输出端以及所述欠压控制端UVLO之间。所述比较器25的输出端输出的电平信号经过所述触发器26和所述第一反相器27的后通过所述欠压控制端UVLO输出给所述第一驱动电路30。所述触发器26用于稳定所述比较器25的所述输出端的数字信号。所述第一反相器27用于将所述数字信号进行反相。在本实施例中，所述触发器26为输入输出反相位的施密特触发器。
所述第一欠压保护电路20a的具体工作原理如下：
所述电流源21和所述基准电压单元配合提供所述基准电压给所述比较器25的第二输入端252。所述电源采样单元23利用所述P型晶体管PM4对所述高压浮动电源引脚VB的高压侧电源电压与所述浮动地引脚VS的浮动地电压之间的电压差进行采样并快速输出给所述比较器25的第一输入端251。在所述第一输入端251的电压大于与所述第二输入端252的电压时，所述比较器25的输出端输出数字高电平信号。即，所述高压侧电源电压与所述P型晶体管PM4在饱和状态下的电压之间的差值大于所述基准电压时，所述比较器25的输出端输出数字高电平信号。在所述比较器25的输出端的数字高电平信号大于正向阈值电压时，所述触发器26输出第一数字信号。经所述第一反相器27反向后通过所述欠压控制端UVLO输出正常指示信号给高压外围晶体管MOS1。其中，所述正常指示信号用于指示所述高压浮动电源引脚VB的所述高压侧电源电压正常。在本实施例中，所述第一数字信号为逻辑高电平1，所述正常指示信号为逻辑低电平0。
在所述第一输入端251的电压小于所述第二输入端252的电压时，所述比较器25的输出端输出数字低电平信号。在所述比较器25的输出端的数字低电平小于负向阈值电压时，所述触发器26输出第二数字信号。在本实施例中，所述正向阈值电压大于所述负向阈值电压。所述第一反相器27将所述触发器26的输出信号进行反向后通过所述欠压控制端UVLO输出欠压保护信号给所述高压外围晶体管MOS1，以关断所述高压外围晶体管MOS1。在本实施例中，所述第二数字信号为逻辑低电平0，所述欠压保护信号为逻辑高电平1。
在所述比较器25的输出端的电压位于所述正向阈值电压和所述负向阈值电压之间时，所述触发器26的输出信号与前一时刻的输出信号一致。即，在前一时刻所述触发器26的输出信号为第一数字信号时，所述触发器26仍保持输出所述第一数字信号。在前一时刻所述触发器26的输出信号为第二数字信号时，所述触发器26仍保持输出所述第二数字信号。
在所述耐高压集成电路1的所述浮动地引脚VS的所述高压侧浮动地电压抬高时，所述高压浮动电源引脚VB的高压侧电源电压也会抬高，所述二极管D1正向放电，使得所述比较器25的所述第二输入端252的所述基准电压抬升，保持所述第二输入端252的所述基准电压与所述浮动地之间的电压差不变。因此，所述比较器25的所述第二输入端252的电压可随着所述浮动地的浮动而调整。
同时，所述电源采样单元23中所述P型晶体管采用二极管的连接方式，可使得所述第一输入端251的电压快速跟随所述高压浮动电源引脚VB的所述高压侧电源电压进行抬升。相较于传统的分压式电源采样电路结构，电阻的放电速度小于所述P型晶体管的放电速度。因此，所述电源采样单元23和所述基准电压单元22可保持所述比较器25的所述第一输入端251和所述第二输入端252之间的相对电压差不变，进而可避免所述比较器25在所述高压浮动电源引脚VB的高压侧电源电压和所述浮动地引脚VS的高压侧浮动地电压浮动时判断错误而输出错误信号。
第二实施方式
请一并参阅图3，其为本发明第二实施方式的所述第一欠压保护电路20b的电路示意图。所述第二实施方式的所述第一欠压保护电路20b与所述第一实施方式中的所述第一欠压保护电路20a的结构相同，具有相同功能的元件在此不再赘述。也就是说，所述第一实施方式描述的所述第一欠压保护电路20a的描述基本上均可以适用于所述第二实施方式的所述第一欠压保护电路20b，二者的主要差别在于：所述第一欠压保护电路20b进一步包括第二反相器28。所述第二反相器28的输入端与所述触发器26的输出端电性连接，所述第二反相器28的输出端与所述第一反相器27的输入端电性连接。在第二实施方式中，所述第一输入端251为反向输入端，所述第二输入端252为正向输入端。
第三实施方式
请一并参阅图4，其为本发明第三实施方式的所述第一欠压保护电路20c的电路示意图。所述第三实施方式的所述第一欠压保护电路20c与所述第一实施方式中的所述第一欠压保护电路20a的结构相同，具有相同功能的元件在此不再赘述。也就是说，所述第一实施方式描述的所述第一欠压保护电路20a的描述基本上均可以适用于所述第三实施方式的所述第一欠压保护电路20c，二者的主要差别在于：所述第一欠压保护电路20c进一步包括第二反相器28。所述第二反相器28的输入端与所述触发器26的输出端电性连接，所述第二反相器28的输出端与所述第一反相器27的输入端电性连接。在第三实施方式中，所述触发器26为输入输出同相位的施密特触发器。
第四实施方式
请一并参阅图5，其为本发明第四实施方式的所述第一欠压保护电路20d的电路示意图。所述第四实施方式的所述第一欠压保护电路20d与所述第一实施方式中的所述第一欠压保护电路20a的结构相同，具有相同功能的元件在此不再赘述。也就是说，所述第一实施方式描述的所述第一欠压保护电路20a的描述基本上均可以适用于所述第四实施方式的所述第一欠压保护电路20d，二者的主要差别在于：所述第一输入端251为反向输入端，所述第二输入端252为正向输入端；所述触发器26为输入输出同相位的施密特触发器。
在其他实施方式中，所述第一晶体管PM1、第二晶体管PM2、所述第三晶体管PM3、所述第四晶体管NM1以及所述偏置电阻R1构成的电流镜可采用其他可提供稳定电流源的结构进行替代。
上述具有所述第一欠压保护电路20的耐高压集成电路1，通过采用所述二极管D1连接的P型晶体管PM4，可在所述高压浮动电源引脚VB以及所述浮动地引脚VS产生浮动时保持所述比较器25的所述第一输入端251与所述第二输入端252之间的电压差不变，进而避免所述比较器25判断错误而输出错误的信号，保证了所述第一欠压保护电路20工作的稳定性，相较于分压式的电源采样电路具有更好的抗干扰特性。
还需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。
以上所述，以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
Claims (8)
1.一种欠压保护电路，位于耐高压集成电路的高压侧；所述欠压保护电路用于在高压侧电源电压与高压侧浮动地电压之间的电压差过低时输出欠压保护信号给后续电路；所述欠压保护电路包括：
比较器，具有一个第一输入端、一个第二输入端以及输出端；所述比较器用于比较所述第一输入端的电压与所述第二输入端的电压的大小，并根据比较结果通过所述输出端输出对应的数字信号；
电源采样单元，采用二极管接法的晶体管结构对所述高压侧电源电压与所述高压侧浮动地电压之间的电压差进行采样，并输出采样电压给所述第一输入端；
基准电压单元，用于提供基准电压给所述第二输入端；
触发器，用于稳定所述输出端的数字信号；以及
第一反相器，用于将所述触发器输出的数字信号进行反向后通过欠压保护控制端输出给所述后续电路，所述欠压保护电路还包括电流源；所述电源采样单元包括P型晶体管以及N型晶体管；所述P型晶体管采用二极管的接法进行连接；所述P型晶体管的控制端与所述P型晶体管的第一连接端电性连接，并与所述第一输入端电性连接；所述P型晶体管的第二连接端接收所述高压侧电源电压；所述N型晶体管的控制端与所述电流源电性连接；所述N型晶体管的第一连接端接收所述高压侧浮动地电压；所述N型晶体管的第二连接端与所述比较器的第一输入端电性连接，所述电源采样单元还可用于调整所述比较器的输出端的数字电信号；所述电源采样单元通过调整所述P型晶体管的长宽比和/或所述电流源提供的电流实现所述比较器输出端的数字电信号的调整。
2.如权利要求1所述的欠压保护电路，其特征在于，所述基准电压单元还用于控制所述第二输入端的所述基准电压跟随所述高压侧浮动地电压的浮动而浮动。
3.如权利要求2所述的欠压保护电路，其特征在于，所述基准电压单元包括二极管；所述二极管的阳极接收所述高压侧浮动地电压，所述二极管的阴极与所述第二输入端电性连接。
4.如权利要求1至3中任意一项所述的欠压保护电路，其特征在于，所述第一输入端为正向输入端，所述第二输入端为反向输入端；所述触发器为输入输出反相位的施密特触发器。
5.如权利要求1至3中任意一项所述的欠压保护电路，其特征在于，所述第一输入端为反向输入端，所述第二输入端为正向输入端；所述欠压保护电路还包括第二反相器；所述第二反相器电性连接于所述比较器的输出端与所述触发器之间；所述触发器为输入输出同相位的施密特触发器。
6.如权利要求1至3中任意一项所述的欠压保护电路，其特征在于，所述第一输入端为正向输入端，所述第二输入端为反向输入端；所述触发器为输入输出反相位的施密特触发器；所述欠压保护电路还包括第二反相器；所述第二反相器电性连接于所述触发器的输出端与所述第一反相器之间。
7.如权利要求1至3中任意一项所述的欠压保护电路，其特征在于，所述第一输入端为反向输入端，所述第二输入端为正向输入端；所述触发器为输入输出同相位的施密特触发器。
8.一种具有欠压保护电路的耐高压集成电路，所述耐高压集成电路包括信号接收与处理电路、电平转换电路、高压侧电路以及低压侧电路；所述信号接收与处理电路用于接收并处理高压数字控制信号以及低压数字控制信号，并将处理后的高压数字控制信号以及低压数字控制信号提供给所述电平转换电路；所述电平转换电路将所述低压数字控制信号转换为高压数字控制信号并提供给所述高压侧电路；所述高压侧电路包括第一欠压保护电路以及第一驱动电路；其特征在于：所述第一欠压保护电路采用如权利要求1-7中任意一项所述的欠压保护电路。
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Denomination of invention: Undervoltage protection circuit and high-voltage resistant integrated circuit with undervoltage protection circuit Effective date of registration: 20230831 Granted publication date: 20221111 Pledgee: Bank of Communications Limited Shenzhen Branch Pledgor: Shenzhen bronze sword Technology Co.,Ltd. Registration number: Y2023980054850 |
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