CN113261060A - 功率管理机制和具有所述功率管理机制的存储器件 - Google Patents

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Abstract

一种用于具有存储管芯的存储器件的方法包括：在存储管芯中执行阵列操作的高功率部分，在存储管芯中结束高功率部分，在结束高功率部分之后生成寄存器信号，以及响应于获得寄存器信号，在存储管芯中开始一个或多个输入/输出(I/O)操作。

Description

功率管理机制和具有所述功率管理机制的存储器件
技术领域
本申请涉及半导体技术领域，具体而言涉及三维(3D)存储器件和用于存储器件的功率管理方法。
背景技术
与非(NAND)存储器是一种不需要电力来保持所存储数据的非易失性类型的存储器。对消费电子、云计算和大数据的增长需求带来了对更大容量、更好性能的NAND存储器的持久需求。随着常规二维(2D)NAND存储器接近其物理极限，三维(3D)NAND存储器现在正发挥重要的作用。3D NAND存储器使用单个管芯上的多个堆叠层来实现更高密度、更高容量、更快性能、更低功耗和更好的成本效率。
一些存储器件包含多个NAND存储管芯。为了避免并行操作多个存储管芯时超过功耗阈值，可以执行峰值功率管理(PPM)。在一些情况下，在进入阵列操作的高功率部分之前，在每个NAND存储管芯处暂停阵列操作。暂停阵列操作可能会增加总阵列操作时间并导致性能劣化。公开的系统和方法涉及解决上文阐述的一个或多个问题和其他问题。
发明内容
在本公开的一个方面中，一种用于具有存储管芯的存储器件的方法包括：在存储管芯中执行阵列操作的高功率部分，在存储管芯中结束阵列操作的高功率部分，在结束高功率部分之后生成寄存器信号，以及响应于获得寄存器信号，在存储管芯中执行的高功率部分的时间段之外，在存储管芯中开始一个或多个输入/输出(I/O)操作。
在本公开的另一个方面中，一种用于具有存储管芯的存储器件的方法包括：在存储管芯中执行阵列操作的高功率部分，以及在存储管芯中执行I/O操作。在不执行I/O操作时执行阵列操作的高功率部分。在不执行阵列操作的高功率部分的至少一个时，执行I/O操作。
在本公开的另一方面中，一种存储器件包括控制器和存储管芯，每个存储管芯包括一个或多个存储阵列。控制器被配置成在存储管芯中的高功率部分结束时生成寄存器信号，并且响应于获得寄存器信号，在存储管芯中执行的高功率部分的时间段之外，在存储管芯中开始一个或多个I/O操作。
在本公开的另一方面中，从一起被功率管理的多个存储管芯选择存储管芯。该存储管芯包括一个或多个存储阵列、I/O接口、用于存储寄存器信号的状态寄存器和控制器。该控制器被配置成在多个存储管芯中的高功率部分结束时生成寄存器信号，在生成寄存器信号之后向状态寄存器发送寄存器信号，并且响应于获得寄存器信号，在多个存储管芯中执行的高功率部分的时间段之外，在存储管芯中开始I/O操作。
本公开的其他方面可以由本领域的技术人员考虑到本公开的说明书、权利要求和附图而理解。
附图说明
图1示出了根据本公开的各种实施例的示例性三维(3D)存储器件的截面图；
图2示出了根据本公开的各种实施例的3D存储器件的框图；
图3A和3B示出了阵列操作和输入/输出(I/O)操作中的峰值电流的图示；
图4A和4B示出了根据本公开的各种实施例在阵列操作和I/O操作中的峰值电流的图示；
图5示出了根据本公开的各种实施例的两个管芯的阵列操作和I/O操作的时序图；
图6示出了根据本公开的各种实施例的两个管芯的阵列操作和I/O操作的时序图；
图7示出了根据本公开的各种实施例的两个管芯的阵列操作和I/O操作的时序图；
图8示出了根据本公开的各种实施例的四个管芯的阵列操作和I/O操作的时序图；
图9示出了根据本公开的各种实施例的四个管芯的阵列操作和I/O操作的时序图；以及
图10-11示出了示意性流程图，其示出了根据本公开的各个方面的阵列操作和I/O操作的方法。
具体实施方式
下面将参考附图来描述本公开的实施例中的技术方案。只要有可能，就将在所有附图中使用相同的附图标记指示相同或相似部分。显然，所描述的实施例只是本公开的一些而非全部实施例。可以对各种实施例中的特征进行交换和/或组合。本领域技术人员基于本公开实施例，未经创造性劳动而获得的其他实施例应当落在本公开的保护范围之内。
图1示意性示出了根据本公开的实施例的示范性3D存储器件100的截面图。3D存储器件100可以是单独工作的分立存储器件。3D存储器件100还可以是具有多个存储器件100的存储结构的部分。3D存储器件100可以包括存储阵列器件110和外围器件120。存储阵列器件110可以包括形成一个或多个3D阵列的存储单元。外围器件120可以包括作为控制3D存储器件100的操作的控制器的电路系统。在一些实施例中，存储阵列器件110和外围器件120可以分开制作，之后键合到一起，以形成堆叠式结构，如图1中所示。替代地，存储阵列器件110和外围器件120可以被集成到一个器件内。例如，可以首先制作外围器件120，之后使用外围器件120作为衬底在外围器件120之上制作存储阵列器件110。在一些其他实施例中，存储阵列器件110和外围器件120可以分开制作，之后并排安装到印刷电路板(PCB)上。
图2示出了根据本公开的实施例的3D存储器件200的框图。3D存储器件200可以包括存储阵列210和充当3D存储器件200的控制器的控制电路212。存储阵列210可以包括存储单元(未示出)的3D阵列。存储单元可以包括与非(NAND)存储单元、或非(NOR)存储单元和/或其他类型的存储单元。任选地，存储阵列210还可以包括存储单元(未示出)的二维(2D)阵列，该存储单元包含NAND存储单元、NOR存储单元和/或其他类型的存储单元。3D存储器件200还可以包括输入/输出(I/O)接口214、命令/地址寄存器216、页缓冲器218、状态寄存器220、行解码器222和列解码器224。控制电路212可以与例如命令/地址寄存器216和状态寄存器220耦接并且实施3D存储器件200的各种功能。例如，控制电路212可以执行读取操作、写入(或编程)操作和擦除操作。如本文所使用的，术语“耦接”表明是电耦接。I/O接口214(也可以称为I/O部件或I/O连接)可以包含I/O电路，其用于接收至3D存储器件200的命令信号、地址信号和数据信号的输入，并且将数据和状态信息从3D存储器件200发送至另一装置(例如，主机装置/外部存储控制器)。I/O接口214可以与例如命令/地址寄存器216、页寄存器218和状态寄存器220耦接。命令/地址寄存器216可以锁存或临时存储命令信号和地址信号，并将命令和地址信号分别传递到控制电路212、行解码器222和列解码器224。页缓冲器218可以包括多个缓冲或临时存储数据信号的页缓冲器。状态寄存器220可以包括锁存状态信息的多个状态寄存器。例如，状态寄存器220可以存储与将要执行或正在执行的读取操作、写入操作和擦除操作相关的状态信息。状态寄存器220还可以存储将经由I/O接口214发送至另一器件(例如，主机装置)的状态信息。在一些实施例中，控制电路212可以包括状态寄存器220。亦即，状态寄存器220可以是控制电路212的一部分。行解码器222和列解码器224可以分别对行地址信号和列地址信号解码，以便对存储阵列210进行访问。行解码器222和列解码器224还可以接收来自电压发生器电路(未示出)的不同电压，并且将接收到的电压传递至选定对象，例如存储阵列210的字线或位线。
I/O接口214可以从输入检测命令信号、地址信号和数据信号。在一些实施例中，I/O接口214可以向命令/地址寄存器216发送命令和地址信号，并向页缓冲器218发送数据信号。I/O接口214还可以在从存储阵列210读取数据信号之后从页缓冲器218接收数据信号，随后向另一装置(例如，主机装置/外部存储控制器)发送数据信号。在一些情况下，控制电路212可以通过向I/O接口214发送指令而分别向寄存器216和页缓冲器218发送命令、地址和数据信号。
对于3D存储阵列210而言，其存储单元可以配置成行和列。可以通过3D阵列的导电层(例如，金属层)将一行的存储单元连接在一起。例如，一行的每个存储单元的控制栅极可以连接到导电层。导电层可以耦接到访问线(例如，字线)。一列的存储单元可以串联连接。例如，存储单元的漏极可以连接到一列的相邻存储单元的源极。一列的存储单元还形成串(这样的串也称为“NAND串”)。3D阵列的每个列可以选择性连接到数据线(例如，位线)。3D阵列的存储单元在写入操作时可以被写入(或编程)为两个或超过两个数据状态之一。
逻辑上，3D存储阵列210可以包括在一些情况下布置成NAND目标、平面、块和页的存储单元。例如，3D存储阵列210逻辑上可以包括一个或多个NAND目标。NAND目标可以包含一个或多个平面。一个平面可以包含一个或多个块。一个块可以包含多个页。一个页存储若干字节或字，可以包含一行或多行存储单元并且是读取和写入操作的最小可寻址单位。或者，NAND目标可以包含一个或多个逻辑单元(LUN)。LUN可以包含一个或多个平面。在这样的情况下，LUN是能够独立执行命令并且报告状态的最小单位。在读取和写入操作，可以按页从3D存储阵列210读取或向其写入数据。在擦除操作，可以按块擦除数据，即，可以在块擦除操作时将NAND存储单元按块一起重置。
控制电路212可以控制各种阵列操作，例如包括读取操作、写入操作和擦除操作。在阵列操作时，一次访问一个或多个存储单元。在访问存储单元时，可以将多条访问线和多条数据线分别充电到特定电压。可以在访问存储单元之后对充电的访问线和数据线放电，并且在访问后续存储单元时再次充电。由于访问过程引起可能生成供应电流峰的充电事件，所以可以将阵列操作的特定部分视为高功率部分。更具体而言，本文使用的术语“高功率部分”是指阵列操作中在峰值电流时间段内具有超过预定值的峰值电流的部分。当在多个存储管芯中执行阵列操作时，同时执行访问过程，多个管芯中的峰值电流可能会沿时间线重叠。重叠的峰值电流可能生成超过最大水平的功耗，并且导致存储器件故障。
图3A和3B示出了阵列操作和I/O操作时的峰值电流的图示。假设存储器件包含具有第一存储阵列和第一控制器的第一存储管芯以及具有第二存储阵列和第二控制器的第二存储管芯。在一些实施例中，第一存储阵列和第一控制器可以设置于第一存储管芯中，第二存储阵列和第二控制器可以设置于第二存储管芯中。或者，可以在不同管芯中配置存储阵列和对应控制器。第一和第二控制器均具有类似于关于图2的控制电路212并被布置成分别在第一和第二存储管芯中实施操作的控制电路。ICC1是第一存储管芯中阵列操作时的电源电流。ICC2是第二存储管芯中阵列操作时的电源电流。ICC-I/O是第一和第二存储管芯中I/O操作时的电源电流。P1是ICC1的峰值电流的值。假设P1也是ICC2的峰值电流的值。P2是ICC-I/O的峰值电流的值。第一和第二控制器彼此通信。在一些情况下，第一和第二控制器之一可以控制第一和第二存储管芯的操作。
如图3A所示，ICC1和ICC2的峰值电流分隔开一时间段，使得它们沿时间线不对准。令ICC-A代表使用峰值功率管理(PPM)使ICC1和ICC2的峰值电流错开之后ICC1和ICC2的相加。图3B中示出了ICC-A和ICC-I/O。P1ppm是在PPM的控制下ICC-A峰值电流的值，小于2P1。这样一来，存储器件的总电流被布置为等于或小于P1ppm和P2相加。如上所示的PPM方法使得总电流低于最大水平。不过，在开始第一和第二管芯中阵列操作的高功率部分之前，必须要暂停第一和第二管芯中阵列操作特定时间。因此，每次在使ICC1和ICC2的峰值电流错开之前，必须要将第一和第二管芯的阵列操作停止或暂停特定时间。这样可能增加总的阵列操作时间并劣化存储器件的性能。
图4A和4B示出了根据本公开的各种实施例在阵列操作和I/O操作中的峰值电流的图示。假设存储器件包括设置于第一存储管芯中的一个或多个第一存储阵列和第一控制器以及设置于第二存储管芯中的一个或多个第二存储阵列和第二控制器。第一和第二控制器均可以具有类似于关于图2的控制电路212并被布置成分别在第一和第二存储管芯中实施操作的控制电路。ICC1是第一存储管芯中阵列操作时的电源电流。ICC2是第二存储管芯中阵列操作时的电源电流。ICC-I/O是第一和第二存储管芯中I/O操作时的电源电流。假设ICC1的峰值电流的值为P1。ICC2的峰值电流的值可以是P1或不同数字。对于下面的描述，P1分别是ICC1和ICC2的峰值电流的值。还假设P1大于预定值，从而可以将ICC1和ICC2的具有峰值电流值P1的峰值区域视为存储器件的阵列操作的高功率部分。P2是ICC-I/O的峰值电流的值。第一和第二控制器彼此通信。在一些情况下，第一和第二控制器之一可以控制第一和第二存储管芯的操作。任选地，第一和第二控制器分别可以控制第一和第二存储管芯的操作。在一些情况下，诸如主机装置的控制器的外部控制器可以控制第一和第二存储管芯的操作。在下文关于图4A和4B的描述中，如本文使用的“控制器”可以代表上述选项的任何选项。
如图4A所示，ICC1和ICC2的峰值电流可以沿时间线对准，并且ICC-I/O的峰值电流与存储器件的阵列操作的高功率部分沿时间线分隔一时间段。令ICC-A代表组合ICC1和ICC2的峰值电流之后ICC1和ICC2的相加。图4B中示出了ICC-A和ICC-I/O。2P1是在峰与ICC1和ICC2的峰值电流值P1对准时，ICC-A的峰值电流的值。
图4A和4B中描绘的情形代表极端情况，即，ICC1和ICC2的主要电流峰对准。由于ICC-I/O的电流峰沿时间线远离高功率部分，所以存储器件的总电流可以被布置成等于或小于2P1，这可以代表存储器件的可允许电流水平。因为存储器件的总电流低于可允许水平，所以无论ICC1和ICC2的电流峰在第一和第二管芯的阵列操作期间对准还是不对准，都可以避免阵列操作的暂停。亦即，在控制器开始阵列操作的高功率部分之前，避免了第一和第二管芯中阵列操作的暂停。这样可以减少总的阵列操作时间并改善存储器件的性能。
控制器可以控制用于在第一存储管芯或第二存储管芯中执行I/O操作，以从外部装置(例如，主机装置/外部存储控制器)接收数据信号并将数据信号传递到页缓冲器。也可以执行I/O操作以将从第一和第二存储管芯读取的数据信号向外部装置发送。与上述阵列操作的高功率部分相比，可以认为I/O操作是低功率操作或低功率事件。由于ICC-I/O的电流峰被移动得远离阵列操作的高功率部分，所以在阵列操作和I/O操作之间更均匀地分布了功率使用，这样可以允许阵列操作有更多峰值功率预算。
在一些实施例中，在控制器执行阵列操作的高功率部分时，可以不执行I/O操作。可以在不执行高功率部分时执行I/O操作。任选地，可以仅在不执行高功率部分时执行I/O操作。另外，在一些情况下，可以在不执行I/O操作时或仅在不执行I/O操作时执行高功率部分。
可以定义标志寄存器信号，使得控制器开始I/O操作。例如，可以布置其使得除非接收到标志寄存器信号，否则控制器不开始一个或多个I/O操作。控制器可以在结束阵列操作的高功率部分之后生成并输出标志寄存器信号。例如，控制器可以在第一和第二存储管芯中实施阵列操作。在完成阵列操作的高功率部分之后，控制器可以生成标志寄存器信号。响应于接收到标志寄存器信号，控制器可以在预设时间段之内在第一和第二存储管芯中开始一个或多个I/O操作。在一些实施例中，控制器可以向状态寄存器(例如，关于图2的状态寄存器220)发送标志寄存器信号。状态寄存器可以所存标志寄存器信号。任选地，控制器可以被配置成周期性地读取状态寄存器并确定是继续I/O操作还是终止I/O操作。在控制器确定继续I/O操作时，控制器可以在状态寄存器处保持标志寄存器信号并连续执行I/O操作。在控制器确定终止I/O操作时，控制器可以从状态寄存器删除标志寄存器信号并结束I/O操作。
图5示出了根据本公开的各种实施例的两个管芯的阵列操作和I/O操作的时序图500。假设存储器件包括具有一个或多个第一存储阵列和第一控制器的第一存储管芯以及具有一个或多个第二存储阵列和第二控制器的第二存储管芯。该存储器件还可以包括状态寄存器(例如，关于图2的状态寄存器220)。第一和第二控制器均可以具有类似于关于图2的控制电路212并被布置成分别在第一和第二存储管芯中实施操作的控制电路。第一和第二控制器彼此通信。在一些情况下，第一和第二控制器之一可以控制第一和第二存储管芯的操作。任选地，第一和第二控制器可以分别控制第一和第二存储管芯的操作。或者，诸如主机装置的控制器的外部控制器可以控制第一和第二存储管芯的操作。在下文关于图5的描述中，如本文使用的“控制器”可以代表上述选项的任何选项。
参考图5，“命令序列”指示由控制器沿时间线执行的命令中的一个或多个命令。RB#是指示目标状态的准备/繁忙信号。在R/B#为低时，它指示一个或多个操作正在进行中。ICC轮廓(阵列操作)描述阵列操作的电源电流轮廓，并反映来自第一和第二管芯中阵列操作的电流相加。“状态寄存器DQ位”可以是指示标志寄存器信号的状态的值。I/O操作(控制器)指示控制器执行的操作中的一个或多个I/O操作。ICC轮廓(I/O操作)描述I/O操作的电源电流轮廓，并反映来自第一和第二管芯中I/O操作的电流相加。
在一些实施例中，存储器件可以被配置成独立地控制第一和第二存储管芯的阵列操作和I/O操作。在时间t1，R/B#变低，控制器可以开始实施一个或多个命令，例如读取状态命令，使得控制器读取状态寄存器。控制器可以以特定时间间隔反复执行读取状态命令。假设状态寄存器没有标志寄存器信号。那么，控制器不在第一和第二存储管芯中实施I/O操作。控制器可以在第一和第二存储管芯中开始阵列操作，并且阵列操作可以进入高功率部分。
在时间t2附近，控制器可以结束阵列操作的高功率部分，并且同时或在给定短时间段之内，输出标志寄存器信号。在一些实施例中，控制器可以向状态寄存器发送标志寄存器信号。这样一来，状态寄存器DQ位可以具有指示标志寄存器信号有效或被启用的值。此外，在控制器在状态寄存器处执行读取状态命令时，控制器可以读取状态寄存器DQ位并获得标志寄存器信号。标志寄存器信号可以提示控制器在给定时间段之内在第一和第二存储管芯中开始I/O操作。
在时间t3，控制器可以结束I/O操作。在一些情况下，控制器可以在开始I/O操作之后禁用标志寄存器信号或从状态寄存器删除标志寄存器信号。或者，控制器可以在终止I/O操作之后禁用标志寄存器信号或从状态寄存器删除标志寄存器信号。在任一种情形中，在I/O操作在时间t3结束之后，标志寄存器信号变得被禁用。之后，控制器可以再次开始阵列操作的高功率部分。
在时间t4附近，控制器可以结束阵列操作的高功率部分，并且同时或在给定短时间段之内，输出标志寄存器信号。控制器可以向状态寄存器发送标志寄存器信号。那么，状态寄存器DQ位可以具有指示标志寄存器信号有效或被启用的值。此外，控制器可以在状态寄存器处执行读取状态命令，并读取状态寄存器DQ位以获得标志寄存器信号。标志寄存器信号可以使控制器在给定时间段之内在第一和第二存储管芯中开始一个或多个I/O操作。
在时间t5，控制器可以结束I/O操作。此外，控制器可以执行额外的阵列操作。因为阵列操作和I/O操作的高功率部分被配置为在不重叠的不同时间段内，所以阵列操作时的总电流的峰等于或小于第一存储管芯中阵列操作的峰值电流和第二存储管芯中阵列操作的峰值电流的相加。控制器不需要暂停或停止阵列操作以避免超过最大电流水平。因此，可以改善存储器件的性能。
图6示出了根据本公开的各种实施例的两个管芯的阵列操作和I/O操作的时序图600。假设存储器件包括具有第一存储阵列和第一控制器的存储管芯(例如，管芯1)以及具有第二存储阵列和第二控制器的另一存储管芯(例如，管芯2)。该存储器件还可以包括状态寄存器(例如，关于图2的状态寄存器220)。第一和第二控制器均可以具有类似于关于图2的控制电路212并被布置成分别在管芯1和管芯2中实施操作的控制电路。第一和第二控制器彼此通信。在下文关于图6的描述中，本文使用的“控制器”可以代表第一和第二控制器之一或存储器件的另一控制器。
任选地，控制器被布置为可以独立控制管芯1和管芯2的阵列操作和I/O操作。在时间t1，控制器可以在管芯1和管芯2中执行阵列操作。控制器可以分别在管芯1和管芯2中实施阵列操作的高功率部分。阵列操作的两个高功率部分可以完全重叠。在一些情况下，阵列操作的两个高功率部分可以部分重叠。在时间t2附近，控制器可以结束阵列操作的高功率部分。在结束阵列操作的高功率部分之后，控制器可以输出标志寄存器信号。此外，控制器可以向状态寄存器发送标志寄存器信号。控制器可以执行读取状态命令以读取或获得标志寄存器信号。读取或获得标志寄存器信号可以使控制器在管芯1和管芯2中开始I/O操作。在一些实施例中，控制器可以在获得标志寄存器信号之后执行I/O操作。任选地，控制器可以在在状态寄存器处读取或获得标志寄存器信号之后执行I/O操作。在一些其他实施例中，控制器可以仅在获得标志寄存器信号之后执行I/O操作。或者，控制器可以仅在在状态寄存器处读取或获得标志寄存器信号之后执行I/O操作。
控制器可以在时间t3结束I/O操作。之后，控制器可以在管芯1和管芯2中执行阵列操作的高功率部分。在完成阵列操作的高功率部分之后，控制器可以在时间t4生成并输出标志寄存器信号。标志寄存器信号可以使得在管芯1和管芯2中开始I/O操作。I/O操作可以在时间t5停止。因此，在一些实施例中，可以当未在管芯1和管芯2中执行I/O操作时执行阵列操作的高功率部分，并且可以当未在管芯1和管芯2中执行阵列操作的高功率部分时执行I/O操作。如图6所示，高功率部分发生于时间t1-t2和t3-t4之间，I/O操作发生于时间t2-t3和t4-t5之间。I/O操作是在阵列操作的高功率部分的时间段之外执行的。由于阵列操作和I/O操作的峰值电流被布置于分开的时间段内，所以即使管芯1和管芯2的阵列操作的峰值电流对准，仍然可以将总功耗维持在可允许水平之下。控制器不需要暂停阵列操作以避免管芯1和管芯2中阵列操作的峰值电流对准。
图7示出了根据本公开的各种实施例的诸如管芯1和管芯2的存储管芯中的阵列操作和I/O操作的时序图700。假设存储器件包括具有第一存储阵列和第一控制器的管芯1以及具有第二存储阵列和第二控制器的管芯2。该存储器件还可以包括状态寄存器(例如，关于图2的状态寄存器220)。第一和第二控制器均可以具有类似于关于图2的控制电路212并被布置成分别在管芯1和管芯2中实施操作的控制电路。第一和第二控制器彼此通信。在下文关于图7的描述中，本文使用的“控制器”可以代表第一和第二控制器之一或存储器件的另一控制器。
在时间t1，不执行任何I/O操作，控制器可以在管芯1和管芯2中执行阵列操作。控制器可以分别在管芯1和管芯2中实施阵列操作的高功率部分。管芯1和管芯2中的阵列操作的两个高功率部分可以完全重叠。在一些情况下，阵列操作的两个高功率部分可以部分重叠。在时间t2附近，控制器可以分别在管芯1和管芯2中结束阵列操作的高功率部分。在结束阵列操作的高功率部分之后，控制器可以输出标志寄存器信号。此外，控制器可以向状态寄存器发送标志寄存器信号。控制器可以执行读取状态命令以读取或获得标志寄存器信号。读取或获得标志寄存器信号可以使控制器在管芯1和管芯2中开始I/O操作。在一些实施例中，当在管芯1和管芯2中执行I/O操作时，控制器可以在管芯(例如，管芯1)中执行单个阵列操作的高功率部分。由于I/O操作与高功率部分相比消耗更低功率，所以可以将一个阵列操作与I/O操作的峰值电流的相加维持在最大水平之下。
控制器可以在时间t3结束I/O操作并在时间t3之前或在当时结束管芯1中的阵列操作的高功率部分。之后，控制器可以同时在管芯1和管芯2中执行阵列操作的高功率部分。在完成阵列操作的高功率部分之后，控制器可以在时间t4生成标志寄存器信号。标志寄存器信号使得在管芯1和管芯2中开始I/O操作。I/O操作可以在时间t5停止。在时间t4和t5之间，控制器可以在一个管芯(例如，管芯2)中执行阵列操作的高功率部分。在管芯2中操作的高功率部分和在管芯1和管芯2中进行的I/O操作可以被同时布置。
因此，在一些实施例中，可以当未执行I/O操作时执行管芯1和管芯2两者中的阵列操作的高功率部分，并且可以当未在存储管芯中执行阵列操作的高功率部分时，执行I/O操作。任选地，也可以当仅在一个存储管芯中执行高功率部分时执行I/O操作。如图7所示，两个管芯中的高功率部分都发生于时间t1-t2和t3-t4之间，一个存储管芯中的I/O操作和阵列操作的高功率部分发生于时间t2-t3和t4-t5之间。I/O操作是在超过一个存储管芯中执行阵列操作的高功率部分的时间段之外执行的。由于两个管芯中的阵列操作的峰值电流和两个管芯中的I/O操作的峰值电流被布置于分开的时间段内，所以即使管芯1和管芯2的阵列操作的峰值电流对准，仍然可以将总功耗维持在可允许水平之下。控制器不需要暂停阵列操作以避免管芯1和管芯2中阵列操作的峰值电流的对准。
图8示出了根据本公开的各种实施例的四个管芯的阵列和I/O操作的时序图800。假设存储器件包括四个存储管芯(例如，管芯1-4)并且每个存储管芯具有存储阵列和控制器。该存储器件还可以包括状态寄存器(例如，关于图2的状态寄存器220)。管芯的控制器彼此通信。在下文关于图8的描述中，本文使用的“控制器”可以代表控制器中的一个或多个或存储器件的另一控制器。在一些情况下，可以同时执行四个管芯的阵列操作的高功率部分。不过，在以下描述中，假设在不超过两个管芯中执行高功率部分时可以维持最大功率水平，则可以在某一时间仅在一个或两个管芯中执行阵列操作的高功率部分。这样一来，在以下描述中，在某一时间，阵列操作的高功率部分中涉及的存储管芯的量低于三个。
在时间t1，控制器可以在例如管芯1和管芯4中执行阵列操作的高功率部分。阵列操作的两个高功率部分可以完全重叠。在一些情况下，阵列操作的两个高功率部分可以部分重叠。在时间t2附近，控制器可以在管芯1和管芯4中结束阵列操作的高功率部分。在结束高功率部分之后，控制器可以输出标志寄存器信号。此外，控制器可以向状态寄存器发送标志寄存器信号。控制器可以执行读取状态命令以在状态寄存器处读取或获得标志寄存器信号。读取或获得标志寄存器信号可以使控制器在管芯1-4的一个或多个中开始I/O操作。
控制器可以在时间t3终止管芯1-4中的I/O操作。此外，控制器可以在两个管芯(例如，管芯2和管芯3)中执行阵列操作的高功率部分。在管芯2和管芯3中完成阵列操作的高功率部分之后，控制器可以在时间t4输出标志寄存器信号。标志寄存器信号可以使得在管芯1-4中开始I/O操作。管芯1-4中的I/O操作可以在时间t5结束。如图8所示，管芯中的两个中的高功率部分发生于时间t1-t2和t3-t4之间，四个管芯中的I/O操作发生于时间t2-t3和t4-t5之间。由于两个管芯中的阵列操作和I/O操作的峰值电流被布置于分开的时间段内，所以即使在两个管芯中的阵列操作的峰值电流对准时，仍然可以将总功耗维持在可允许水平之下。控制器不需要暂停阵列操作以避免两个管芯中阵列操作的峰值电流的对准。
图9示出了根据本公开的各种实施例的四个管芯的阵列操作和I/O操作的时序图900。假设存储器件包括四个存储管芯(例如，管芯1-4)并且每个存储管芯具有存储阵列和控制器。该存储器件还可以包括状态寄存器(例如，关于图2的状态寄存器220)。管芯的控制器彼此通信。在下文关于图9的描述中，本文使用的“控制器”可以代表控制器中的一个或多个或存储器件的另一控制器。此外，假设在不超过两个管芯中执行高功率部分时可以维持最大功率水平，则可以在某一时间仅在一个或两个管芯中执行阵列操作的高功率部分。
在时间t1，控制器可以在例如管芯1和管芯4中执行阵列操作的高功率部分。在时间t2附近，控制器可以在管芯1和管芯4中结束阵列操作的高功率部分。在结束阵列操作的高功率部分之后，控制器可以输出标志寄存器信号。此外，控制器可以向状态寄存器发送标志寄存器信号。控制器可以执行读取状态命令以在状态寄存器处读取或获得标志寄存器信号。响应于读取或获得标志寄存器信号，控制器可以在管芯1-4中开始I/O操作。在执行I/O操作时，控制器还可以在管芯之一(例如，管芯3)中执行阵列操作的高功率部分。
控制器可以在时间t3结束管芯1-4中的I/O操作并在时间t3之前或在时间t3处结束管芯3中的高功率部分。此外，控制器可以在时间t3之后在两个管芯(例如，管芯2和管芯3)中执行阵列操作的高功率部分。在管芯2和管芯3中完成阵列操作的高功率部分之后，控制器可以在时间t4输出标志寄存器信号。标志寄存器信号可以使得在管芯1-4中开始I/O操作。在执行I/O操作时，控制器还可以在管芯之一(例如，管芯1)中执行阵列操作的高功率部分。管芯1-4中的I/O操作可以在时间t5结束，高功率部分可以在时间t5之前结束。由于两个管芯中的阵列操作和I/O操作的峰值电流被布置于分开的时间段中，所以控制器不需要暂停阵列操作以避免两个管芯中阵列操作的峰值电流的对准。上文结合图8-9描述的方法适用于存储器件具有超过四个存储管芯，例如八个存储管芯时的情形。
图10示出了根据本公开的实施例的阵列操作和I/O操作的方法的示意性流程图1000。假设存储器件包括具有第一存储阵列和第一控制器的存储管芯(例如，管芯1)以及具有第二存储阵列和第二控制器的另一存储管芯(例如，管芯2)。存储器件还可以包括状态寄存器。在下文关于图10的描述中，本文使用的“控制器”可以代表第一和第二控制器之一或两者或存储器件的另一控制器。
在1010，控制器可以在管芯1和管芯2中执行阵列操作。控制器可以分别在管芯1和管芯2中开始阵列操作的高功率部分。在1020，控制器可以结束阵列操作的高功率部分。在结束高功率部分之后，控制器可以在1030处输出标志寄存器信号。在一些情况下，结束高功率部分可以使控制器输出标志寄存器信号。任选地，控制器可以向状态寄存器发送标志寄存器信号。控制器可以执行读取状态命令以在状态寄存器处读取或获得标志寄存器信号。在1040，读取或获得标志寄存器信号可以使控制器在管芯1和管芯2中开始I/O操作。在一些实施例中，控制器可以在生成标志寄存器信号之后执行I/O操作。任选地，控制器可以在在状态寄存器处读取或获得标志寄存器信号之后执行I/O操作。
图11示出了示意性流程图1100，其示出了根据本公开的实施例的阵列操作和I/O操作的方法。假设存储器件包括具有第一存储阵列和第一控制器的第一存储管芯(例如，管芯1)以及具有第二存储阵列和第二控制器的第二存储管芯(例如，管芯2)。存储器件还可以包括状态寄存器。在下文关于图11的描述中，本文使用的“控制器”可以代表第一和第二控制器之一或两者或存储器件的另一控制器。
控制器可以在第一时间段中在管芯1和管芯2中执行阵列操作。在第一时间段期间，不执行管芯1和管芯2中的I/O操作。控制器可以分别在管芯1和管芯2中执行阵列操作的高功率部分而无需暂停任何阵列操作。在1110，控制器可以在第二时间段中结束阵列操作的高功率部分。在结束两个管芯中的阵列操作的高功率部分之后，控制器可以生成标志寄存器信号。例如，控制器可以监测管芯1和管芯2中的阵列操作。在检测到两个管芯中都结束高功率部分之后，控制器可以产生并输出标志寄存器信号。标志寄存器信号可以被发送到状态寄存器。在1120处，控制器检测或获得标志寄存器信号。例如，控制器可以在其生成之后直接获得标志寄存器信号。或者，控制器可以执行读取状态命令以在状态寄存器处读取或获得标志寄存器信号。在接收或检测到标志寄存器信号之后，控制器可以在第三时间段中在1130在管芯1和管芯2中开始I/O操作。在一些实施例中，控制器可以在生成标志寄存器信号之后执行I/O操作。
因此，管芯1和管芯2中的阵列操作的高功率部分和管芯1和管芯2中的I/O操作是在分开的时间段中执行的。即使在管芯1和管芯2的阵列操作的峰值电流对准时，仍然可以控制总功耗。因此，控制器不需要暂停或停止任何阵列操作以避免超过最大功率水平。可以改善存储器件的性能。
尽管使用说明书中的具体实施例描述了本公开的原理和实施方式，但实施例的前述描述仅意在帮助理解本公开。此外，可以组合前述不同实施例的特征以形成额外实施例。本领域的普通技术人员可以根据本公开的理念对具体实施方式和应用范围做出修改。因此，说明书的内容不应被视为对本公开的限制。

Claims (37)

1.一种用于具有多个存储管芯的存储器件的方法，包括：
在所述多个存储管芯中执行阵列操作的多个高功率部分；
结束所述多个存储管芯中的所述阵列操作的所述多个高功率部分；
在结束所述多个高功率部分之后生成寄存器信号；以及
响应于获得所述寄存器信号，在所述多个存储管芯中执行的所述多个高功率部分的时间段之外，在所述多个存储管芯中开始一个或多个输入/输出(I/O)操作。
2.根据权利要求1所述的方法，还包括：
在生成所述寄存器信号之后向状态寄存器发送所述寄存器信号。
3.根据权利要求2所述的方法，还包括：
执行命令以在所述状态寄存器处读取所述寄存器信号，以获得所述寄存器信号。
4.根据权利要求1所述的方法，其中：
在不执行所述一个或多个I/O操作时执行所述多个高功率部分。
5.根据权利要求4所述的方法，其中：
仅在不执行所述一个或多个I/O操作时才执行所述多个高功率部分。
6.根据权利要求1所述的方法，其中：
在不执行所述多个高功率部分的至少一个时执行所述一个或多个I/O操作，或者仅在不执行所述多个高功率部分时才执行所述一个或多个I/O操作。
7.根据权利要求1所述的方法，其中：
在所述阵列操作的所述多个高功率部分之一的时间段内，峰值电流超过预定值。
8.根据权利要求1所述的方法，还包括：
在执行所述一个或多个I/O操作时，执行所述多个高功率部分的一个高功率部分。
9.根据权利要求8所述的方法，还包括：
在结束所述一个或多个I/O操作时或之前结束所述多个高功率部分的所述一个高功率部分。
10.根据权利要求1所述的方法，其中：
所述多个存储管芯的量低于预定数量。
11.一种用于具有多个存储管芯的存储器件的方法，包括：
在所述多个存储管芯中执行阵列操作的多个高功率部分；以及
在所述多个存储管芯中执行多个输入/输出(I/O)操作，其中，在不执行所述多个I/O操作时执行所述多个高功率部分，并且在不执行所述多个高功率部分的至少一个时执行所述多个I/O操作。
12.根据权利要求11所述的方法，还包括：
在所述多个存储管芯中执行所述多个高功率部分之后，结束所述多个高功率部分；
在结束所述多个高功率部分之后生成寄存器信号；以及
在获得所述寄存器信号之后，在所述多个存储管芯中开始所述多个I/O操作。
13.根据权利要求12所述的方法，还包括：
在生成所述寄存器信号之后向状态寄存器发送所述寄存器信号。
14.根据权利要求13所述的方法，还包括：
执行命令以在所述状态寄存器处读取所述寄存器信号，以获得所述寄存器信号。
15.根据权利要求11所述的方法，其中：
仅在不执行所述多个I/O操作时才执行所述多个高功率部分。
16.根据权利要求11所述的方法，其中：
仅在不执行所述多个高功率部分时执行所述多个I/O操作。
17.根据权利要求11所述的方法，还包括：
在执行所述多个I/O操作时，执行所述多个高功率部分的一个高功率部分。
18.根据权利要求17所述的方法，还包括：
在结束所述多个I/O操作时或之前结束所述多个高功率部分的所述一个高功率部分。
19.根据权利要求11所述的方法，其中：
在所述阵列操作的所述多个高功率部分之一的时间段内，峰值电流超过预定值。
20.一种存储器件，包括：
多个存储管芯，每个存储管芯包括一个或多个存储阵列；以及
控制器，其中，所述控制器被配置成：
在结束所述多个存储管芯中的多个高功率部分时生成寄存器信号；以及
响应于获得所述寄存器信号，在所述多个存储管芯中执行的所述多个高功率部分的时间段之外，在所述多个存储管芯中开始一个或多个输入/输出(I/O)操作。
21.根据权利要求20所述的存储器件，还包括：
用于存储所述寄存器信号的状态寄存器；
其中，所述控制器还被配置成在生成所述寄存器信号之后向所述状态寄存器发送所述寄存器信号。
22.根据权利要求21所述的存储器件，其中，所述控制器还被配置为：
执行命令以在所述状态寄存器处读取所述寄存器信号，以获得所述寄存器信号。
23.根据权利要求20所述的存储器件，其中，所述控制器还被配置为：
在不执行所述一个或多个I/O操作时执行所述多个高功率部分。
24.根据权利要求23所述的存储器件，其中，所述控制器还被配置为：
仅在不执行所述一个或多个I/O操作时才执行所述多个高功率部分。
25.根据权利要求20所述的存储器件，其中，所述控制器还被配置为：
在不执行所述多个高功率部分的至少一个时执行所述一个或多个I/O操作。
26.根据权利要求25所述的存储器件，其中，所述控制器还被配置为：
仅在不执行所述多个高功率部分时执行所述一个或多个I/O操作。
27.根据权利要求20所述的存储器件，其中，所述控制器还被配置为：
在执行所述一个或多个I/O操作时，执行所述多个高功率部分的一个高功率部分。
28.根据权利要求27所述的存储器件，其中，所述控制器还被配置为：
在结束所述一个或多个I/O操作时或之前结束所述多个高功率部分的所述一个高功率部分。
29.根据权利要求20所述的存储器件，其中：
所述多个存储管芯的量低于预定数量。
30.根据权利要求20所述的存储器件，其中：
所述控制器和所述一个或多个存储阵列设置于所述多个存储管芯之一中。
31.根据权利要求20所述的存储器件，其中：
在所述多个高功率部分之一的时间段内，峰值电流超过预定值。
32.根据权利要求20所述的存储器件，其中：
所述多个存储管芯包括多个三维(3D)NAND闪速存储管芯。
33.一种存储管芯，所述存储管芯选自一起被功率管理的多个存储管芯，所述存储管芯包括：
一个或多个存储阵列；
输入/输出(I/O)接口；
用于存储寄存器信号的状态寄存器；以及
控制器，其中，所述控制器被配置为：
在结束所述多个存储管芯中的多个高功率部分时生成所述寄存器信号；
在生成所述寄存器信号之后向所述状态寄存器发送所述寄存器信号；以及
响应于获得所述寄存器信号，在所述多个存储管芯中执行的所述多个高功率部分的时间段之外，在所述存储管芯中开始I/O操作。
34.根据权利要求33所述的存储管芯，其中，所述控制器还被配置为：
在不执行所述多个高功率部分的至少一个时执行所述I/O操作。
35.根据权利要求34所述的存储管芯，其中，所述控制器还被配置为：
仅在不执行所述多个高功率部分时执行所述I/O操作。
36.根据权利要求33所述的存储管芯，其中：
在所述多个高功率部分之一的时间段内，峰值电流超过预定值。
37.根据权利要求33所述的存储管芯，其中：
所述存储管芯包括三维(3D)NAND闪速存储管芯。
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