CN113193771B - 一种全桥同步整流电路的最小开启时间自适应电路及方法 - Google Patents

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Abstract

本发明提供一种全桥同步整流电路的最小开启时间自适应电路及方法，该电路包括逻辑控制电路、加减计数器、最小开通时间电路、第一比较器、第二比较器、第一与门、SR锁存器、缓冲器、延时器，逻辑控制电路与加减计数器连接，加减计数器与最小开通时间电路连接，最小开通时间电路与第一与门连接，第一比较器与SR锁存器连接，第二比较器与第一与门连接，第一与门与SR锁存器连接，SR锁存器与缓冲器连接，缓冲器与延时器连接，并通过延时器输出延时信号。本发明的方法应用于上述的全桥同步整流电路。本发明可以自动调整全桥同步整流的最小开通时间，使最小开通时间不再受限于外围参数，可以节约人力与物力资源成本，使产品应用更加广泛。

Description

一种全桥同步整流电路的最小开启时间自适应电路及方法
技术领域
本发明涉及开关变换器技术领域，尤其涉及一种全桥同步整流电路的最小开启时间自适应电路及应用于该电路的方法。
背景技术
全桥整流器在开关电源领域应用非常广泛，如半桥推挽式变换器、全桥推挽式变换器、无线充电接收器等。全桥整流的传统方式是用四个二极管构成，结构简单，不需要额外的控制电路，但是由于二极管的导通压降，效率会受到极大的影响；全桥同步整流方式是用四个同步整流管代替二极管，由于同步整流管的导通阻抗可以很低，因而两端的压降也可以很小，对效率会有极大的提升。然后由于同步整流管需要驱动控制，因而逻辑较复杂，必须对控制中会产生的各种异常情况进行适当的处理。
如图1所示，图中SW1~SW4、C1与L1构成发射端，SR1~SR4、C2与L2构成接受端。其中SW1~SW4构成全桥逆变器，将直流输入Vin电压转换成交流，SR1~SR4构成全桥同步整流器，将交流再转换成直流输出电压Vout；L1、L2分别代表发射线圈与接收线圈的自感，M为两个线圈的互感，C1、C2分别为原边线圈与副边线圈的串联补偿电容；Co为输出滤波电容，RL为负载。工作原理为：数字控制产生PWM控制SW1~SW4的开通与关断，将直流输入电压Vin转换成交流电压，然后通过L1、C1构成的谐振电路将电能转换成磁能，通过电磁感应原理，将磁能转换成L2、C2构成的谐振电路上，此过程通过谐振完成，因而得到的AC1、AC2电压均为交流电压，通过SR1~SR4构成的全桥同步整流将其转换成直流电压Vo，为后续系统供电。
对于全桥同步整流的控制，SR1与SR4是同步开关的，SR2与SR3是同步开关的，因而只需要检测SR1与SR2的开通与关断时刻，就能完成同步整流的控制。实际中，用MOS管代替同步整流管，因而会有体二极管的存在，如图2和图3所示，对于SR1的控制，我们设置两个阈值电压：导通阈值电压VTH_on1与关断阈值电压VTH_off1，且VTH_on1<VTH_off1。初始时，假定SR1关断，当电流从VSS流向AC1时，SR1的体二极管续流，因而AC1电压迅速降低，当其小于VTH_on1时，SR1导通，此后AC1的电压约为公式（2.1）：
Figure 181770DEST_PATH_IMAGE001
（2.1）
其中，表示SR1的导通电阻，表示经过SR1的电流。当经过SR1的电流值降低时，会跟着升高（因为电流为负方向），当其大于VTH_off1时，SR1关断，等待下一个周期的循环。SR2的控制与SR1原理是相同的，因此不再赘述。
然而，实际电路中由于有寄生电感与寄生电容的存在，会使能AC1与AC2的波形在SR1与SR2开关时发生异常振荡，从而导致逻辑错误。由于AC1与AC2遇到的问题是一样的，以下都将以AC1进行分析。如图2所示，Cds1~Cds4分别为SR1~SR4的漏源电容，D1~D4分别为SR1~SR4的体二极管，Lp为寄生电感。当SR1开通时，体二极管D1不再导通，AC1电压逐渐上升，由于Lp与Cds1、C2、L2构成一个LC电路，因而AC1的波形会发生振荡，当振荡幅度超过关断阈值VTH_off1时，就会误触发SR1关断。现今的解决办法是设置一个最小开通时间，在此时间内SR1不会关断，以屏蔽AC1振荡带来的误触发，然而由于振荡幅度和频率与Lp、Cds1、C2、L2等众多参数有关，不同的应用方案需要不同的最小开通时间，这会增加产品的测试成本与人力成本，对于产品的大规模广泛应用是极为不利的。
发明内容
本发明的主要目的是提供一种用于自动调整全桥同步整流的最小开通时间，使最小开通时间不再受限于外围参数，可以节约人力与物力资源成本，使产品应用更加广泛的全桥同步整流电路的最小开启时间自适应电路。
本发明的另一目的是提供一种用于自动调整全桥同步整流的最小开通时间，使最小开通时间不再受限于外围参数，可以节约人力与物力资源成本，使产品应用更加广泛的全桥同步整流电路的最小开启时间自适应方法。
为了实现上述主要目的，本发明提供的一种全桥同步整流电路的最小开启时间自适应电路，包括逻辑控制电路、加减计数器、最小开通时间电路、第一比较器、第二比较器、第一与门、SR锁存器、缓冲器、延时器，所述逻辑控制电路与所述加减计数器连接，所述加减计数器与所述最小开通时间电路连接，所述最小开通时间电路与所述第一与门输入端连接，所述第一比较器输出端与所述SR锁存器第一输入端连接，所述第二比较器输出端与所述第一与门输入端连接，所述第一与门输出端与所述SR锁存器第二输入端连接，所述SR锁存器输出端与所述缓冲器输入端连接，所述缓冲器输出端与所述延时器输入端连接，并通过所述延时器输出延时信号。
进一步的方案中，所述逻辑控制电路包括第一反相器、第二反相器、第三反相器、第四反相器、第二与门、第三与门、第四与门、第五与门、第一触发器、第二触发器、第三触发器、第四触发器，所述第一反相器输出端与所述第二与门一个输入端连接，所述第二与门输出端与所述第三与门一个输入端连接，所述第三与门输出端与所述第一触发器时钟信号输入端连接，所述第二反相器输出端与所述第二触发器时钟信号输入端连接，所述第一触发器输出端与所述第四与门一个输入端连接，所述第二触发器输出端与所述第四与门另一个输入端、第三反相器输入端连接，所述第四与门输出端与所述第三触发器D输入端连接，所述第三反相器输出端与所述第四触发器D输入端连接，所述第四反相器输出端连接至所述第三触发器和第四触发器时钟信号输入端。
更进一步的方案中，所述最小开通时间电路包括多个PMOS同步整流管、第五反相器、第六与门、第一NMOS同步整流管、充放电电容、第三比较器、延时模块，所述第五反相器输出端与所述第六与门一个输入端连接，所述第六与门输出端与所述第一NMOS同步整流管栅极连接，所述第一NMOS开关漏极与所述充放电电容一端、第三比较器同相输入端连接，所述第一NMOS开关源极与所述充放电电容另一端连接，在多个所述PMOS同步整流管的源极分别连接有电流源I，多个所述PMOS同步整流管的漏极连接后与所述第三比较器同相输入端、第一NMOS同步整流管漏极连接，所述第三比较器输出端与所述延时模块连接。
更进一步的方案中，所述第一比较器同相输入端接VTH_on1，其反相输入端接AC1，所述第二比较器同相输入端接AC1，其反相输入端接VTH_off1，所述第一比较器输出端输出LS_ON1，所述第二比较器输出端输出LS_OFF1，所述第一与门另一个输入端接LS1。
更进一步的方案中，所述第一反相器输入端接Ton1(min)，所述第二与门另一个输输入端接Ton1(min)_pre，所述第三与门另一个输入端接LS_OFF1，所述第一触发器Reset端接Ton1(min)_pre，所述第二反相器输入端接LS_OFF1，所述第二触发器Reset端接Ton1(min)，所述第四反相器输入端接LS1_D，所述第三触发器Q端输出UP1，所述第四触发器Q端输出DN1。
更进一步的方案中，所述第五反相器输入端接LS1_D，所述第六与门输入端接LS1，所述第三比较器反相输入端接VREF，所述延时模块输出Ton1(min)。
为了实现上述另一目的，本发明提供的一种全桥同步整流电路的最小开启时间自适应方法，采用上述的最小开启时间自适应电路，所述方法包括以下步骤：在初始时同步整流管SR1默认为关闭状态，当电流从VSS流向AC1时，由于同步整流管SR1的体二极管作用，AC1电压会迅速下降并低于VTH_on1，经过第一比较器且开通信号LS_ON1为高电平，SR锁存器的输出为高电平，缓冲器输出LS1变为高电平，同步整流管SR1导通，此时经过延时器延时后的信号LS_D变为高电平，最小开通时间电路开始工作计时，TON1(min)_pre与TON1(min)均为低电平，第一与门的输出为低电平，SR锁存器保持输出为高电平，同步整流管SR1持续导通，直到经过最小开通时间后，最小开通时间电路输出TON1(min)为高电平；根据最小开通时间前预设时间内AC1电压的波形特征与同步整流管SR1关断后AC1电压的波形特征，通过加减计数器，调整产生最小开通时间的档位，将其逐渐调整到合适的位置；其中，VTH_on1为同步整流管SR1的导通阈值，VTH_off1为同步整流管SR1的关断阈值，LS_ON1为开通信号，LS_OFF1为关断信号，LS1为SR1的驱动信号，LS1_D为LS1的延时信号，UP1、DN1分别表示加减计数器加1档与减1档，TON1(min)指同步整流管SR1的最小开通时间，TON1(min)_pre为其超时，时间间隔为Δt1。
进一步的方案中，当TON1(min)_pre为高电平到TON1(min)为高电平的Δt1这段时间内，第二比较器的输出LS_OFF1为低电平，即没有检测到关断信号，则逻辑控制电路输出UP1和DN1为低电平，加减计数器输出Q<0:n>不变，下个周期的最小开通时间不变。
更进一步的方案中，当AC1增大到超过关断阈值VTH_off1时，LS_OFF1为高电平，SR锁存器输出为低电平，缓冲器输出LS1变低电平，同步整流管SR1关断；当同步整流管SR1关断后，由于关断阈值VTH_off1略小于VSS，导致同步整流管SR1的体二极管导通，LS_OFF1变为低电平，随后AC1会上升到VSS，同步整流管SR1的体二极管不再导通，LS_OFF1会再次由低电平变为高电平。
更进一步的方案中，当TON1(min)_pre为高电平到TON1(min)为高电平的Δt1这段时间内，第二比较器的输出LS_OFF1为高电平，即检测到关断信号，随后当AC1增大到超过关断阈值VTH_off1时，LS_OFF1为高电平，SR锁存器输出为低电平，缓冲器输出LS1变低电平，同步整流管SR1关断。
更进一步的方案中，当同步整流管SR1关断后，若AC1不再小于关断阈值VTH_off1，LS_OFF1一直保持为高电平，则可确认最小开通时间过大，此时逻辑控制电路输出UP1为低电平，DN1为高电平，加减计数器输出Q<0:n>减小一档，下个周期的最小开通时间减小；并且，在多个周期后，最小开通时间会自动减小到合适的档位并保持不变。
更进一步的方案中，当同步整流管SR1关断后，若AC1再次小于关断阈值VTH_off1，LS_OFF1会再次出现低电平，则可确认最小开通时间过小，此时逻辑控制电路输出UP1为高电平，DN1为低电平，加减计数器输出Q<0:n>增加一档，下个周期的最小开通时间增加；并且，在多个周期后，最小开通时间会自动增加到合适的档位并保持不变。
由此可见，本发明全桥同步整流的最小开通时间满足两个条件：一是不能太小，必须能够屏蔽掉同步整流管开通时的振荡，以避免发生误判而提前关断；二是不能太大，必须在AC1/AC2大于VTH_off1/VTH_off2前撤掉屏蔽逻辑，可以避免同步整流管延时关断而造成电流正向流入VSS。
进一步的，本发明可以准确区分出以下几种情况并做出相应的处理，可以自适应调节好最小开通时间。例如：最小开通时间太小的，需要逐渐加大时间直到合适的时间为止；最小开通时间过大的，需要逐渐减小时间直到合适的时间为止；最小开通时间本身合适的，就不做调整。
所以，本发明通过最小开通时间前一段时间Δt1与同步整流管SR1/SR2关断后AC1/AC2的波形特征，区分出最小开通时间合适、太长与太小三种情况，然后相应的对其进行自动调整，直到最终达到合适的位置为止。因此，本发明可以使全桥同步整流开关管的最小开通时间不再依赖于外部参数，节约测试成本，并适应于更多的方案，极大的促进了产品的通用性，使其应用更加广泛。
附图说明
图1是现有技术的一种无线充电系统的原理图。
图2是现有技术的一种全桥同步整流电路的原理图。
图3是现有技术的一种全桥同步整流电路的波形图。
图4是本发明一种全桥同步整流电路的最小开启时间自适应电路的原理图。
图5是本发明一种全桥同步整流电路的最小开启时间自适应电路实施例中逻辑控制电路的电路原理图。
图6是本发明一种全桥同步整流电路的最小开启时间自适应电路实施例中最小开通时间电路的电路原理图。
图7是本发明一种全桥同步整流电路的最小开启时间自适应方法实施例中最小开通时间保持不变的波形图。
图8是本发明一种全桥同步整流电路的最小开启时间自适应方法实施例中最小开通时间自动调小的波形图。
图9是本发明一种全桥同步整流电路的最小开启时间自适应方法实施例中最小开通时间自动调大的波形图。
以下结合附图及实施例对本发明作进一步说明。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例的附图，对本发明实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于所描述的本发明的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
一种全桥同步整流电路的最小开启时间自适应电路实施例：
如图4所示，本发明的一种全桥同步整流电路的最小开启时间自适应电路，包括逻辑控制电路10、加减计数器20、最小开通时间电路30、第一比较器CMP1、第二比较器CMP2、第一与门AN1、SR锁存器SRD1、缓冲器BUF1、延时器40，逻辑控制电路10与加减计数器20连接，加减计数器20与最小开通时间电路30连接，最小开通时间电路30与第一与门AN1输入端连接，第一比较器CMP1输出端与SR锁存器SRD1第一输入端连接，第二比较器CMP2输出端与第一与门AN1输入端连接，第一与门AN1输出端与SR锁存器SRD1第二输入端连接，SR锁存器SRD1输出端与缓冲器BUF1输入端连接，缓冲器BUF1输出端与延时器40输入端连接，并通过延时器40输出延时信号。
其中，第一比较器CMP1同相输入端接VTH_on1，其反相输入端接AC1，第二比较器CMP2同相输入端接AC1，其反相输入端接VTH_off1，第一比较器CMP1输出端输出LS_ON1，第二比较器CMP2输出端输出LS_OFF1，第一与门AN1另一个输入端接LS1。
具体的，CMP1与CMP2为比较器，AN1为与门，SRD1为SR锁存器SRD1，BUF1为缓冲器BUF1，用于增加驱动能力；VTH_on1为同步整流管SR1的导通阈值，VTH_off1为同步整流管SR1的关断阈值，LS_ON1为开通信号，LS_OFF1为关断信号，LS1为同步整流管SR1的驱动信号，LS1_D为LS1的延时信号，UP1、DN1分别表示加减计数器20加1档与减1档信号，TON1(min)指同步整流管SR1的最小开通时间，TON1(min)_pre为其超时信号，时间间隔为Δt1。
具体的，电路的原理如下：假定初始时同步整流管SR1关闭，当电流从VSS流向AC1时，由于同步整流管SR1的体二极管作用，AC1电压会迅速下降并低于VTH_on1，经过第一比较器CMP1且开通信号LS_ON1为高，因而SR锁存器SRD1的输出为高，LS1也变为高，同步整流管SR1导通，此时经过延时后信号LS_D也变为高，最小开通时间电路30开始工作计时，TON1(min)_pre与TON1(min)均为低，第一与门AN1的输出为低，SR锁存器SRD1保持输出为高，同步整流管SR1持续导通；直到经过最小开通时间后，TON1(min)为高。
在本实施例中，逻辑控制电路10包括第一反相器INV1、第二反相器INV2、第三反相器INV3、第四反相器INV4、第二与门AN2、第三与门AN3、第四与门AN4、第五与门AN5、第一触发器DR1、第二触发器DR2、第三触发器D1、第四触发器D2，第一反相器INV1输出端与第二与门AN2一个输入端连接，第二与门AN2输出端与第三与门AN3一个输入端连接，第三与门AN3输出端与第一触发器DR1时钟信号输入端连接，第二反相器INV2输出端与第二触发器DR2时钟信号输入端连接，第一触发器DR1输出端与第四与门AN4一个输入端连接，第二触发器DR2输出端与第四与门AN4另一个输入端、第三反相器INV3输入端连接，第四与门AN4输出端与第三触发器D1的D输入端连接，第五与门AN5一个输入端与第四与门AN4一个输入端连接，第五与门AN5另一个输入端与第三反相器INV3输出端连接，第五与门AN5输出端与第四触发器D2的D输入端连接，第四反相器INV4输出端连接至第三触发器D1和第四触发器D2时钟信号输入端。
进一步的，第一反相器INV1输入端接Ton1(min)，第二与门AN2另一个输输入端接Ton1(min)_pre，第三与门AN3另一个输入端接LS_OFF1，第一触发器DR1的Reset端接Ton1(min)_pre，第二反相器INV2输入端接LS_OFF1，第二触发器DR2的Reset端接Ton1(min)，第四反相器INV4输入端接LS1_D，第三触发器D1的Q端输出UP1，第四触发器D2的Q端输出DN1。
具体的，如图5所示，INV1~INV4为反相器，AN2~AN5为与门， D1与D2为D触发器，DR1与DR2是带有复位功能的D触发器。其工作原理为：同步整流管SR1打开后经过一段时间，Ton1(min)_pre先变为高，将第一触发器DR1的复位信号放开，Ton1(min)为低，第二与门AN2的输出为高，再经过一段延时后Δt1后，Ton1(min)变为高，第二与门AN2的输出变为低，因而第二与门AN2的输出在Δt1这段时间内为高。
在Δt1时段内，如果没有出现LS_OFF1为高的情况，第一触发器DR1的输出将保持为初始低电平，因而第四与门AN4与第五与门AN5的输出为低，经过第三触发器D1与第四触发器D2的采样后UP1与DN1均为低，最小导通时间不变。
在Δt1时段内，如果出现LS_OFF1为高的情况，则第一触发器DR1的输出A1将为高，此时由于Ton1(min)变高，将第二触发器DR2的复位信号放开，如果后续出现LS_OFF1由高变低的过程，则第二触发器DR2的输出B1为高，第四与门AN4的输出为高，第五与门AN5的输出为低，经过第三触发器D1与第四触发器D2的采样后UP1为高，DN1为低，最小导通时间将增加。
在Δt1时段内，如果出现LS_OFF1为高的情况，则第一触发器DR1的输出A1将为高，此时由于Ton1(min)变高，将第二触发器DR2的复位信号放开，如果后续没有出现LS_OFF1由高变低的过程，则第二触发器DR2的输出B1为低，第四与门AN4的输出为低，第五与门AN5的输出为高，经过第三触发器D1与第四触发器D2的采样后UP1为低，DN1为高，最小导通时间将减小。
进一步的，最小开通时间电路30包括多个PMOS同步整流管、第五反相器IN5、第六与门AN6、第一NMOS同步整流管MN1、充放电电容Cm、第三比较器CMP3、延时模块，第五反相器IN5输出端与第六与门AN6一个输入端连接，第六与门AN6输出端与第一NMOS同步整流管MN1栅极连接，第一NMOS开关漏极与充放电电容Cm一端、第三比较器CMP3同相输入端连接，第一NMOS开关源极与充放电电容Cm另一端连接，在多个PMOS同步整流管的源极分别连接有电流源I，多个PMOS同步整流管的漏极连接后与第三比较器CMP3同相输入端、第一NMOS同步整流管MN1漏极连接，第三比较器CMP3输出端与延时模块连接。
进一步的，第五反相器IN5输入端接LS1_D，第六与门AN6输入端接LS1，第三比较器CMP3反相输入端接VREF，延时模块输出Ton1(min)。
具体的，如图6所示，MP1~MPn为PMOS开关管，每个开关支路的电流为I，IN5为反相器，AN6为与门，MN1为NMOS开关管，CMP3为比较器，Cm为充放电电容，延时模块延时时间为Δt1。其工作原理为：当同步整流管SR1打开时，LS1为高，LS1_D为低，因而第六与门AN6的输出为高，第一NMOS开关管MN1导通将充放电电容Cm的电荷泄放掉，因而Vm为低，第三比较器CMP3输出Ton1(min)_pre与Ton(min)为低。当LS1的延时信号LS1_D为高时，第六与门AN6输出为低，第一NMOS开关管MN1关断，电流为充放电电容Cm充电，最小开通时间计时开始，直到电压Vm>VREF后，第三比较器CMP3的输出变为高，Ton1(min)_pre与Ton(min)依次变高，因此最小开通时间为公式（3.1）：
Figure 913839DEST_PATH_IMAGE002
（3.1）
其中，充电电流Im大小由PMOS同步整流管MP1~MPn的开通路数来决定，Q<0>~Q<n>为其驱动信号，由计数器生成，当计数器计数减小时，PMOS同步整流管MP1~MPn的开通路数将增加，因而充电电流Im增加，Ton(min)减小；当计数器计数增加时，PMOS同步整流管MP1~MPn的开通路数将减小，因而充电电流Im减小，Ton(min)增加。
由此可见，本发明根据最小开通时间前一段时间AC1/AC2的波形特征与同步整流管SR1/SR2关断后AC1/AC2的波形特征，将最小开通时间的几种情况区分开来，然后通过加减计数器20，调整产生最小开通时间的档位，将其逐渐调整到合适的位置，既能保证屏蔽掉SR1/SR2开通时AC1/AC2的振荡噪声，又能保证SR1/SR2不会延时关断而导致电流流向VSS。通过本发明自动调节最小开通时间，不再依赖于外部参数的变化，节约人力与物力成本，对产品的广泛应用有重大的意义。
一种全桥同步整流电路的最小开启时间自适应方法实施例：
本发明提供的一种全桥同步整流电路的最小开启时间自适应方法，采用上述的最小开启时间自适应电路，所述方法包括以下步骤：在初始时同步整流管SR1默认为关闭状态，当电流从VSS流向AC1时，由于同步整流管SR1的体二极管作用，AC1电压会迅速下降并低于VTH_on1，经过第一比较器CMP1且开通信号LS_ON1为高电平，SR锁存器SRD1的输出为高电平，缓冲器BUF1输出LS1变为高电平，同步整流管SR1导通，此时经过延时器40延时后的信号LS_D变为高电平，最小开通时间电路30开始工作计时，TON1(min)_pre与TON1(min)均为低电平，第一与门AN1的输出为低电平，SR锁存器SRD1保持输出为高电平，同步整流管SR1持续导通，直到经过最小开通时间后，最小开通时间电路30输出TON1(min)为高电平。
然后，根据最小开通时间前预设时间内AC1电压的波形特征与同步整流管SR1关断后AC1电压的波形特征，通过加减计数器20，调整产生最小开通时间的档位，将其逐渐调整到合适的位置。
其中，VTH_on1为同步整流管SR1的导通阈值，VTH_off1为同步整流管SR1的关断阈值，LS_ON1为开通信号，LS_OFF1为关断信号，LS1为SR1的驱动信号，LS1_D为LS1的延时信号，UP1、DN1分别表示加减计数器20加1档与减1档，TON1(min)指同步整流管SR1的最小开通时间，TON1(min)_pre为其超时，时间间隔为Δt1。
进一步的，当TON1(min)_pre为高电平到TON1(min)为高电平的Δt1这段时间内，第二比较器CMP2的输出LS_OFF1为低电平，即没有检测到关断信号，则逻辑控制电路10输出UP1和DN1为低电平，加减计数器20输出Q<0:n>不变，下个周期的最小开通时间不变。
进一步的，当AC1增大到超过关断阈值VTH_off1时，LS_OFF1为高电平，SR锁存器SRD1输出为低电平，缓冲器BUF1输出LS1变低电平，同步整流管SR1关断；当同步整流管SR1关断后，由于关断阈值VTH_off1略小于VSS，导致同步整流管SR1的体二极管导通，LS_OFF1变为低电平，随后AC1会上升到VSS，同步整流管SR1的体二极管不再导通，LS_OFF1会再次由低电平变为高电平。
进一步的，当TON1(min)_pre为高电平到TON1(min)为高电平的Δt1这段时间内，第二比较器CMP2的输出LS_OFF1为高电平，即检测到关断信号，随后当AC1增大到超过关断阈值VTH_off1时，LS_OFF1为高电平，SR锁存器SRD1输出为低电平，缓冲器BUF1输出LS1变低电平，同步整流管SR1关断。
进一步的，当同步整流管SR1关断后，若AC1不再小于关断阈值VTH_off1，LS_OFF1一直保持为高电平，则可确认最小开通时间过大，此时逻辑控制电路10输出UP1为低电平，DN1为高电平，加减计数器20输出Q<0:n>减小一档，下个周期的最小开通时间减小；并且，在多个周期后，最小开通时间会自动减小到合适的档位并保持不变。
进一步的，当同步整流管SR1关断后，若AC1再次小于关断阈值VTH_off1，LS_OFF1会再次出现低电平，则可确认最小开通时间过小，此时逻辑控制电路10输出UP1为高电平，DN1为低电平，加减计数器20输出Q<0:n>增加一档，下个周期的最小开通时间增加；并且，在多个周期后，最小开通时间会自动增加到合适的档位并保持不变。
在实际应用中，假定初始时同步整流管SR1关闭，当电流从VSS流向AC1时，由于同步整流管SR1的体二极管作用，AC1电压会迅速下降并低于VTH_on1，经过第一比较器CMP1且开通信号LS_ON1为高，因而SR锁存器SRD1的输出为高，缓冲器BUF1输出LS1也变为高，同步整流管SR1导通，此时经过延时后信号LS_D也变为高，最小开通时间电路30开始工作计时，TON1(min)_pre与TON1(min)均为低，第一与门AN1的输出为低，SRD1保持输出为高，SR1持续导通；直到经过最小开通时间后，TON1(min)为高，此时会出现以下三种情况：
（1）、如图7所示，TON1(min)_pre为高到TON1(min)为高的Δt1这段时间内，第二比较器CMP2的输出LS_OFF1为低，即没有检测到关断信号，将认为此时最小开通时间的值是合适的，逻辑控制电路10UP1与DN1输出为低，加减计数器20输出Q<0:n>不变，下个周期的最小开通时间不变。随后当AC1增大到超过关断阈值VTH_off1时，LS_OFF1为高，SR锁存器SRD1输出为低，缓冲器BUF1输出LS1变低，同步整流管SR1关断。同步整流管SR1关断后，由于关断阈值VTH_off1略小于VSS，因而SR1的体二极管会导通，LS_OFF1会变低，随后AC1会上升到VSS，同步整流管SR1的体二极管不再导通，LS_OFF1会再次由低变高，这个现象对于后面区别最小开通时间过大还是过小有重要的作用。
由图7可知，在Δt1时段内，检测到LS_OFF1一直为低，因而不需要调整最小开通时间，通过逻辑控制电路10得到的UP1与DN1均为低。此外，由图7可知，VTH_off1比VSS略低，因而当同步整流管SR1关断后，同步整流管SR1的体二极管会导通一段时间，AC1会先降低然后再升高，图7中的LS_off1也会相应的由高变低然后再变高。
（2）、如图8所示，TON1(min)_pre为高到TON1(min)为高的Δt1这段时间内，第二比较器CMP2的输出LS_OFF1为高，即检测到了关断信号。随后当AC1大于VTH_off1时，LS_OFF1高高，SR锁存器SRD1输出为低，缓冲器BUF1输出LS1变低，同步整流管SR1关断。同步整流管SR1关断后，如果AC1不再小于VTH_off1，LS_OFF1一直保持高电平，则认为最小开通时间过大，此时逻辑控制电路10将输出UP1为低，DN为高，加减计数器20输出Q<0:n>减小一档，下个周期的最小开通时间减小。并且，在多个周期后，最小开通时间会自动减小到合适的档位并保持不变。
由图8可知，在Δt1时段内，检测到LS_OFF1有为高的情况，并且同步整流管SR1关断后，没有检测到LS_OFF1由低变高的过程，因而这种情况下最小开通时间过长需要向小调整，UP1输出为低，DN1输出为高。
（3）、如图9所示，TON1(min)_pre为高到TON1(min)为高的Δt1这段时间内，第二比较器CMP2的输出LS_OFF1为高，即检测到了关断信号。随后当AC1大于VTH_off1时，LS_OFF1高高，SR锁存器SRD1输出为低，缓冲器BUF1输出LS1变低，同步整流管SR1关断。同步整流管SR1关断后，如果AC1再次小于VTH_off1，LS_OFF1会再次出现低电平，则认为最小开通时间过小，此时逻辑控制电路10将输出UP1为高，DN为低，加减计数器20输出Q<0:n>增加一档，下个周期的最小开通时间增加。多个周期后，最小开通时间会自动增加到合适的档位并保持不变。
由图9可知，在Δt1时段内，检测到LS_OFF1有为高的情况，并且同步整流管SR1关断后，检测到了LS_OFF1由低变高的过程，因而这种情况下最小开通时间过短需要向大调整，UP1输出为高，DN1输出为低。
由此可见，本发明全桥同步整流的最小开通时间满足两个条件：一是不能太小，必须能够屏蔽掉同步整流管开通时的振荡，以避免发生误判而提前关断；二是不能太大，必须在AC1/AC2大于VTH_off1/VTH_off2前撤掉屏蔽逻辑，可以避免同步整流管延时关断而造成电流正向流入VSS。
进一步的，本发明可以准确区分出以下几种情况并做出相应的处理，可以自适应调节好最小开通时间。例如：最小开通时间太小的，需要逐渐加大时间直到合适的时间为止；最小开通时间过大的，需要逐渐减小时间直到合适的时间为止；最小开通时间本身合适的，就不做调整。
所以，本发明通过最小开通时间前一段时间Δt1与同步整流管SR1/SR2关断后AC1/AC2的波形特征，区分出最小开通时间合适、太长与太小三种情况，然后相应的对其进行自动调整，直到最终达到合适的位置为止。因此，本发明可以使全桥同步整流开关管的最小开通时间不再依赖于外部参数，节约测试成本，并适应于更多的方案，极大的促进了产品的通用性，使其应用更加广泛。
需要说明的是，以上仅为本发明的优选实施例，但发明的设计构思并不局限于此，凡利用此构思对本发明做出的非实质性修改，也均落入本发明的保护范围之内。

Claims (9)

1.一种全桥同步整流电路的最小开启时间自适应电路，其特征在于，包括：
逻辑控制电路、加减计数器、最小开通时间电路、第一比较器、第二比较器、第一与门、SR锁存器、缓冲器、延时器，所述逻辑控制电路与所述加减计数器连接，所述加减计数器与所述最小开通时间电路连接，所述最小开通时间电路与所述第一与门输入端连接，所述第一比较器输出端与所述SR锁存器第一输入端连接，所述第二比较器输出端与所述第一与门输入端连接，所述第一与门输出端与所述SR锁存器第二输入端连接，所述SR锁存器输出端与所述缓冲器输入端连接，所述缓冲器输出端与所述延时器输入端连接，并通过所述延时器输出延时信号；
其中，所述逻辑控制电路输入端接LS_OFF1、TON1(min)、TON1(min)_pre、LS1_D，所述逻辑控制电路输出端接UP1、DN1，所述加减计数器输入端接UP1、DN1，所述加减计数器输出端输出Q<0:n>，所述最小开通时间电路另一输入端输入LS1_D，所述最小开通时间电路输出端输出TON1(min)、TON1(min)_pre，TON1(min)与所述第一与门连接；
所述第一比较器同相输入端接VTH_on1，其反相输入端接AC1，所述第二比较器同相输入端接AC1，其反相输入端接VTH_off1，所述第一比较器输出端输出LS_ON1，所述第二比较器输出端输出LS_OFF1，所述第一与门另一个输入端接LS1；
所述SR锁存器第一输入端接LS_ON1，所述SR锁存器第二输入端接所述第一与门输出端，所述SR锁存器输出端接所述缓冲器的输入端，所述缓冲器的输出端输出LS1，所述延时器的输入端接LS1，所述延时器的输出端输出LS1_D；
其中，VTH_on1为同步整流管SR1的导通阈值，VTH_off1为同步整流管SR1的关断阈值，LS_ON1为开通信号，LS_OFF1为关断信号，LS1为同步整流管SR1的驱动信号，LS1_D为LS1的延时信号，UP1、DN1分别表示加减计数器20加1档与减1档信号，TON1(min)指同步整流管SR1的最小开通时间，TON1(min)_pre为其超时信号，时间间隔为Δt1，AC1是同步整流管SR1的漏端电压。
2.根据权利要求1所述的最小开启时间自适应电路，其特征在于：
所述逻辑控制电路包括第一反相器、第二反相器、第三反相器、第四反相器、第二与门、第三与门、第四与门、第五与门、第一触发器、第二触发器、第三触发器、第四触发器，所述第一反相器输出端与所述第二与门一个输入端连接，所述第二与门输出端与所述第三与门一个输入端连接，所述第三与门输出端与所述第一触发器时钟信号输入端连接，所述第二反相器输出端与所述第二触发器时钟信号输入端连接，所述第一触发器输出端与所述第四与门一个输入端连接，所述第二触发器输出端与所述第四与门另一个输入端、第三反相器输入端连接，所述第四与门输出端与所述第三触发器D输入端连接，所述第五与门一个输入端与所述第四与门一个输入端连接，所述第五与门另一个输入端与所述第三反相器输出端连接，所述第五与门输出端与所述第四触发器D输入端连接，所述第四反相器输出端连接至所述第三触发器和第四触发器时钟信号输入端；
其中，所述第一反相器输入端接Ton1(min)，所述第二与门另一个输入端接Ton1(min)_pre，所述第三与门另一个输入端接LS_OFF1，所述第一触发器Reset端接Ton1(min)_pre，所述第二反相器输入端接LS_OFF1，所述第二触发器Reset端接Ton1(min)，所述第四反相器输入端接LS1_D，所述第三触发器Q端输出UP1，所述第四触发器Q端输出DN1。
3.根据权利要求1所述的最小开启时间自适应电路，其特征在于：
所述最小开通时间电路包括多个PMOS同步整流管、第五反相器、第六与门、第一NMOS同步整流管、充放电电容、第三比较器、延时模块，所述第五反相器输出端与所述第六与门一个输入端连接，所述第六与门输出端与所述第一NMOS同步整流管栅极连接，所述第一NMOS开关漏极与所述充放电电容一端、第三比较器同相输入端连接，所述第一NMOS开关源极与所述充放电电容另一端连接，在多个所述PMOS同步整流管的源极分别连接有电流源I，多个所述PMOS同步整流管的漏极连接后与所述第三比较器同相输入端、第一NMOS同步整流管漏极连接，所述第三比较器输出端与所述延时模块连接；
所述第五反相器输入端接LS1_D，所述第六与门另一输入端接LS1，所述第三比较器反相输入端接VREF，所述延时模块输出Ton1(min)；
其中，VREF为基准电压。
4.一种全桥同步整流电路的最小开通时间自适应方法，其特征在于，采用上述权利要求1至3任一项所述的最小开启时间自适应电路，所述方法包括以下步骤：
在初始时同步整流管SR1默认为关闭状态，当电流从VSS流向AC1时，由于同步整流管SR1的体二极管作用，AC1电压会迅速下降并低于VTH_on1，经过第一比较器且开通信号LS_ON1为高电平，SR锁存器的输出为高电平，缓冲器输出LS1变为高电平，同步整流管SR1导通，此时经过延时器延时后的信号LS_D变为高电平，最小开通时间电路开始工作计时，TON1(min)_pre与TON1(min)均为低电平，第一与门的输出为低电平，SR锁存器保持输出为高电平，同步整流管SR1持续导通，直到经过最小开通时间后，最小开通时间电路输出TON1(min)为高电平；
根据最小开通时间前预设时间内AC1电压的波形特征与同步整流管SR1关断后AC1电压的波形特征，通过加减计数器，调整产生最小开通时间的档位，将其逐渐调整到合适的位置；
其中，VSS为电路公共接地端电压。
5.根据权利要求4所述的方法，其特征在于：
当TON1(min)_pre为高电平到TON1(min)为高电平的Δt1这段时间内，第二比较器的输出LS_OFF1为低电平，即没有检测到关断信号，则逻辑控制电路输出UP1和DN1为低电平，加减计数器输出Q<0:n>不变，下个周期的最小开通时间不变。
6.根据权利要求5所述的方法，其特征在于：
当AC1增大到超过关断阈值VTH_off1时，LS_OFF1为高电平，SR锁存器输出为低电平，缓冲器输出LS1变低电平，同步整流管SR1关断；
当同步整流管SR1关断后，由于关断阈值VTH_off1略小于VSS，导致同步整流管SR1的体二极管导通，LS_OFF1变为低电平，随后AC1会上升到VSS，同步整流管SR1的体二极管不再导通，LS_OFF1会再次由低电平变为高电平。
7.根据权利要求4所述的方法，其特征在于：
当TON1(min)_pre为高电平到TON1(min)为高电平的Δt1这段时间内，第二比较器的输出LS_OFF1为高电平，即检测到关断信号，随后当AC1增大到超过关断阈值VTH_off1时，LS_OFF1为高电平，SR锁存器输出为低电平，缓冲器输出LS1变低电平，同步整流管SR1关断。
8.根据权利要求7所述的方法，其特征在于：
当同步整流管SR1关断后，若AC1不再小于关断阈值VTH_off1，LS_OFF1一直保持为高电平，则可确认最小开通时间过大，此时逻辑控制电路输出UP1为低电平，DN1为高电平，加减计数器输出Q<0:n>减小一档，下个周期的最小开通时间减小；并且，在多个周期后，最小开通时间会自动减小到合适的档位并保持不变。
9.根据权利要求7所述的方法，其特征在于：
当同步整流管SR1关断后，若AC1再次小于关断阈值VTH_off1，LS_OFF1会再次出现低电平，则可确认最小开通时间过小，此时逻辑控制电路输出UP1为高电平，DN1为低电平，加减计数器输出Q<0:n>增加一档，下个周期的最小开通时间增加；并且，在多个周期后，最小开通时间会自动增加到合适的档位并保持不变。
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