CN113130521A - 拼接式集成电路管芯 - Google Patents

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Abstract

本发明题为“拼接式集成电路管芯”。本发明公开了一种可使用拼接式图像传感器管芯来实现的图像传感器。该拼接式图像传感器管芯可使用标线组中的一组物理图块，通过步进和重复曝光过程形成。物理图块可包括在图像传感器管芯上形成像素电路的中心图块以及在图像传感器管芯上形成非像素电路的外围图块。物理图块中的每个物理图块的尺寸可基于虚拟单位图块的整数倍来设定。因此，物理图块可具有不需要为最小物理图块的整数倍的尺寸。步进和重复曝光过程可使用虚拟单位图块的单位长度来相对于加工工具正确地定位管芯。

Description

拼接式集成电路管芯
背景技术
本发明整体涉及成像系统，并且更具体地涉及用于优化拼接式图像传感器的标线组中的图块设计和IP(知识产权)电路块划分的系统和方法。
在一些应用中，晶圆上的图像传感器集成电路管芯各自通过组合或拼接同一标线组中所选图块的多个实例来形成(例如，通过使用同一标线组中的图块，将晶圆在不同位置步进和重复曝光)。标线组中的图块通常被设计成包括限定了一个或多个外围电路图块和一个或多个像素图块的图案，其中每个图块上的图案图像限定了用于在图像传感器管芯上的对应位置处执行相应功能的对应(IP)电路块。
然而，针对标线组设计图块并因此划分与图像传感器管芯上的对应图块相关联的IP电路块的传统系统和方法可能存在限制，并且可能导致图像传感器管芯的形成效率低下。例如，标线组的尺寸以及每种类型的图块相对于彼此的尺寸可由于制造过程中的约束条件而受到限制，从而不利地限制通过拼接这些图块而形成的图像传感器管芯的规格(例如，限制所形成的图像传感器管芯的可能像素分辨率，特别是对于大阵列图像传感器中的超高分辨率而言)。
本文的实施方案就是在这种背景下出现的。
附图说明
图1是根据一些实施方案的具有用于捕获图像的图像传感器和处理电路的例示性电子设备的示意图。
图2是根据一些实施方案的例示性像素阵列和相关联的控制和读出电路的示意图，该控制和读出电路用于控制该像素阵列并从该像素阵列读出图像信号。
图3是根据一些实施方案的四个例示性物理图块的示意图，这些例示性物理图块具有为最小物理图块的整数倍的对应尺寸。
图4是根据一些实施方案的具有可用于形成拼接式集成电路管芯的图块的例示性标线组的示意图。
图5A和图5B是根据一些实施方案的使用来自图4的标线组中的图块形成的两个例示性集成电路管芯布局的示意图。
图6是根据一些实施方案的四个例示性物理图块的示意图，这些例示性物理图块基于虚拟单位图块进行设计并且具有为最小物理图块的非整数倍的对应尺寸。
图7A和图7B是根据一些实施方案的使用来自对应标线组中的物理图块形成的两个不同例示性图像传感器管芯的相应部分的示意图，每个物理图块基于虚拟单位图块。
图8是根据一些实施方案的使用具有基于虚拟单位图块的物理图块的标线组(诸如图6的标线组)形成的例示性集成电路管芯布局的示意图。
具体实施方式
电子设备诸如数字相机、计算机、移动电话和其他电子设备可包括图像传感器，该图像传感器收集入射光以捕获图像。图像传感器可包括图像像素阵列。图像传感器中的像素可包括光敏元件，诸如将入射光转换成图像信号的光电二极管。图像传感器可具有任何数量(例如，数百或数千或更多)的像素。典型图像传感器可例如具有数十万或数百万像素(例如，数兆像素)。图像传感器可包括控制电路(诸如，用于操作图像像素的电路)和用于读出图像信号的读出电路，该图像信号与光敏元件所生成的电荷相对应。
图1是例示性成像系统(诸如，电子设备)的示意图，该成像系统使用图像传感器捕获图像。图1的电子设备10可为便捷式电子设备，诸如相机、蜂窝电话、平板计算机、网络摄像头、摄像机、视频监控系统、机动车成像系统、具有成像能力的视频游戏系统、增强现实和/或虚拟现实系统、无人机系统(例如，无人机)、工业系统或捕获数字图像数据的任何其他期望的成像系统或设备。相机模块12(有时称为成像模块)可用于将入射光转换成数字图像数据。相机模块12可包括一个或多个透镜14以及一个或多个对应图像传感器16。在图像捕获操作期间，可通过透镜14将来自场景的光聚焦到图像传感器16上。图像传感器16可包括用于将模拟像素图像信号转换成提供给存储和处理电路18的对应数字图像数据的电路。
存储和处理电路18可包括一个或多个集成电路(例如，图像处理电路、微处理器、诸如随机存取存储器和非易失性存储器的存储设备等)，并且可使用与相机模块分开和/或形成相机模块的一部分的部件(例如，形成包括图像传感器16的集成电路或者与图像传感器16相关联的模块内的集成电路的一部分的电路)来实施。当不同于图像传感器16的集成电路的集成电路上包括存储和处理电路18时，可相对于具有图像传感器16的集成电路竖直地堆叠或封装具有电路18的集成电路。可使用处理电路18处理和存储已被相机模块捕获的图像数据(例如，使用处理电路18上的图像处理引擎、使用处理电路18上的成像模式选择引擎等)。可根据需要使用耦接到处理电路18的有线通信路径和/或无线通信路径将处理后的图像数据提供给外部设备(例如，计算机、外部显示器或其他设备)。
如图2所示，图像传感器16可包括含有被布置成行和列的图像传感器像素22(有时在本文称为图像像素或像素)的像素阵列20以及控制和处理电路24。阵列20可包含例如数百或数千行以及数百或数千列的图像传感器像素22。控制电路24可耦接到行控制电路26(有时称为行驱动器电路或行驱动器)和列读出电路28(有时称为列控制电路、图像读出电路、读出电路、处理电路或列解码器电路)。行控制电路26可从控制电路24接收行地址并且通过行控制路径30将对应的行控制信号(诸如复位控制信号、抗光晕控制信、行选择控制信号、电荷转移控制信号、双转换增益控制信号和读出控制信号)提供给像素22。可将一根或多根导线(诸如，列线32)耦接到阵列20中的像素22的每一列。列线32可用于从像素22读出图像信号以及用于将偏置信号(例如，偏置电流或偏置电压)提供给像素22。如果需要，在像素读出操作期间，可使用行控制电路26选择阵列20中的像素行，并且可沿列线32读出由该像素行中的图像像素22生成的图像信号。
列读出电路28可通过列线32接收图像信号(例如，由像素22生成的模拟像素值)。列读出电路28可包括用于临时存储从阵列20读出的校准信号(例如，复位电平信号、参考电平信号)和/或图像信号(例如，图像电平信号)的存储器电路、放大器电路或乘法器电路、模数转换(ADC)电路、偏置电路、用于选择性启用或禁用列电路的锁存电路或耦接到阵列20中的一个或多个像素列以用于操作像素22和用于从像素22读出图像信号的其他电路。读出电路28中的ADC电路可将从阵列20所接收的模拟像素值转换成对应数字像素值(有时称为数字图像数据或数字像素数据)。列读出电路28可针对一个或多个像素列中的像素将数字像素数据提供给控制和处理电路24和/或处理器18(图1)。
图像阵列20还可设置有具有多个(颜色)过滤元件(每个过滤元件对应于相应像素)的过滤器阵列，该过滤器阵列允许单个图像传感器对不同颜色或不同波长组的光进行采样。例如，图像传感器像素诸如阵列20中的图像像素可设置有具有红色、绿色和蓝色过滤元件的滤色器阵列，该滤色器阵列允许单个图像传感器使用被布置成拜耳马赛克图案的对应红色、绿色和蓝色图像传感器像素对红光、绿光和蓝光(RGB)进行采样。
在其他合适的示例中，拜耳图案中的绿色像素可被替换为具有宽带滤色器元件(例如，透明滤色器元件、黄色滤色器元件等)的宽带图像像素，或者拜耳图案中的绿色像素中的一个绿色像素可被替换为在IR滤色器元件下方形成的红外(IR)图像像素，并且/或者剩余的红色图像像素、绿色图像像素和蓝色图像像素也可对IR光敏感(例如，可在除其相应颜色的光之外还使IR光穿过的过滤元件下方形成)。这些示例仅仅是例示性的，一般来讲，可在任何期望数量的图像像素22上方形成任何期望颜色和/或波长以及任何期望图案的过滤元件。
图像传感器16可包括一个或多个图像像素22阵列20。可使用互补金属氧化物半导体(CMOS)技术或电荷耦接器件(CCD)技术或任何其他合适的光敏设备技术在半导体衬底中形成图像像素22。图像像素22可为前照式(FSI)图像像素或背照式(BSI)图像像素。如果需要，图像传感器16可包括集成电路封装或其中多个集成电路衬底层或芯片相对于彼此垂直堆叠的其他结构。
在一些应用中，图1和图2中的图像传感器16可使用拼接式图像传感器管芯来实现。具体地讲，(例如，使用一维或二维拼接形成的)拼接式图像传感器管芯可使用单个标线组中包含的少量图块诸如四个图块通过步进和重复曝光过程来构造(例如，可在整个图像传感器管芯的多个位置处曝光相同图块中的每个图块)。
图3是传统标线组中的四个例示性图块的示意图，其中图块的尺寸可能并非最佳设计或形成的。在图3的示例中，图块44、46、48和50各自在第一维度诸如x维度上具有相同长度(例如，长度X1可等于长度X2，X2与X1的比为1:1，或换句话讲，整数比N为1)，并且图块48和50各自在第二维度诸如y维度上具有为图块44和46长度的两倍的长度(例如，长度Y2可为长度Y1的两倍，Y2与Y1的比为2:1，或换句话讲，整数比M为2)。图3的此示例仅仅是例示性的。如果需要，可适当地调整图块44、46、48和50的尺寸(例如，使X2与X1的比为任何合适的整数，以及/或者使Y2与Y1的比为任何合适的整数)。一般来讲，传统标线组可能要求(例如，由于设计和加工要求)图块具有为另一个图块的整数倍的尺寸(例如，长度X2为长度X1的整数倍，并且长度Y2为长度Y1的整数倍)。
然而，使图块具有尺寸之间的这些整数倍关系可能在形成标线组时存在限制，从而导致次优设计。作为具体示例，可能希望X2与X1的比大于1，因为X2与X1的比为1使得标线空间中的一些未被利用，但X2与X1的比为2可超过标线尺寸限制(例如，X2和X1的总和可大于标线组沿x维度的总许可长度)。这使得次优设计具有X2与X1的比为1的图块长度。这一点连同与此类传统标线组设计相关联的其他问题以及缓解这些问题的对应方式在本文中有更详细的描述。
具体地讲，图4是包含四个图块44、46、48和50的例示性标线组40(例如，2-D拼接掩模组)的示意图。在图4的示例中，图块48(例如，左侧外围图块和右侧外围图块)包括部分A和B，其中部分B包含左侧外围电路的电路设计(例如，用于曝光的电路图案或图案图像)，并且部分A包含右侧外围电路的电路设计。图块46(例如，顶部外围图块和底部外围图块)包括部分G和H，其中部分G包含底侧外围电路的电路设计，并且部分H包含顶侧外围电路的电路设计。图块44(例如，角部外围图块)包括部分C、D、E和F，其中部分C包含右下角外围电路的电路设计，部分D包含左下角外围电路的电路设计，部分E包含右上角外围电路的电路设计，并且部分F包含左上角外围电路的电路设计。具有部分I的图块50(例如，中心图块)可包含用于有源像素电路(例如，图2中的像素阵列20)的电路设计。
在一些配置中，外围图块44、46和48可各自包括非像素电路(例如，非像素IP)，诸如处理电路、存储电路、电源管理电路、系统时钟电路、用于控制像素电路的控制电路(例如，图2中的控制电路24、26和/或28)、用于从像素电路中读出信号的读出电路(例如，图2中的读出电路28)、像素电路(例如，像素IP)诸如参考像素、禁入区(KOZ)像素和有源像素(例如，实现图2的阵列20中的像素的一些部分)和/或任何其他合适的电路。在这些配置中，中心图块可仅包括实现有源像素的有源像素电路(例如，实现图2的阵列20中的像素中的大部分像素)。这些示例仅仅是例示性的。如果需要，每个图块可包括任何合适的电路。
在图4的示例中，标线组40可具有方框42指示的标线(尺寸)限值，该标线组具有沿第一维度(例如，x维度)的第一长度X和沿第二垂直维度(例如，y维度)的第二长度Y。标线组40中的图块全部需要处于标线尺寸限值内，以便满足加工要求。换句话讲，图块44和48的长度X1与图块46和50的长度X2的总和需要小于长度X，并且图块44和46的长度Y1与图块48和50的长度Y2的总和需要小于长度Y。具体地讲，沿x维度以及沿y维度两者，相互不同的相邻图块之间可存在间距(例如，分隔开)，并且围绕图块(例如，围绕四个图块44、46、48和50)的组合周界可存在边界间距。
另外，为了构造拼接式图像传感器管芯，一些图块诸如外围电路图块46和48以及中心像素图块50可在管芯的多个位置处进行(例如，通过步进)多次曝光(例如，压印)。为了有利于步进和压印过程，独立地在x维度和y维度两者上，图块44、46、48和50的尺寸可通常被约束为其他图块的对应尺寸的整数倍。
换句话讲，在此示例中，如果图块44在x维度上是1个单位(例如，长度X1是1个单位)，则其他图块在x维度上必须是N个单位，其中N是整数(例如，长度X2是1个单位、2个单位、3个单位或长度X1的任何其他整数倍)。类似地，在此示例中，如果图块44在y维度上是1个单位(例如，长度Y1是1个单位)，则其他图块在y维度上必须是M个单位，其中M是可与整数N相同或不同的整数(例如，长度Y2是1个单位、2个单位、3个单位或Y1的任何其他整数倍)。在图4的示例中，图块44、46、48和50各自具有相同的尺寸(例如，对于两个维度上的所有四个图块，图块长度与图块长度之比为1:1)，并且整数N(例如，长度X2:长度X1)和整数M(例如，长度Y2:长度Y1)均等于1。
具体地讲，图块44、46、48和50的对应尺寸之间的整数倍关系允许加工工具(例如，定位器或步进工具、对准工具、曝光工具等)在步进过程期间，相对于(例如，与第一图块相同或不同的)第二图块的先前实例来定位第一图块的每个当前实例。换句话讲，基于当前实例和先前实例的图块的尺寸以及当前图块实例和先前图块实例之间的整数倍关系(例如，使用整数N和/或M)，加工工具可易于计算当前曝光位置(例如，使用航位推算)。
在一些配置中，外围图块44、46和48可小于中心图块50。长度X1可对应于x维度上的左侧/右侧周边长度，并且长度Y1可对应于y维度上的顶部/底部周边长度。因此，可能希望在这些配置中，整数N和/或M(例如，像素图块的尺寸:外围图块中每个外围图块的尺寸)可为大整数，因为这将最大化像素图块尺寸并且最小化满足给定像素分辨率所需的图像传感器管芯上的像素图块曝光的数量(例如，曝光步骤的数量)。
如上所述，拼接式图像传感器管芯可通过各个图块的多次曝光来构建。图5A和图5B是两个例示性示意图，示出了由图4所示类型的标线组形成的两种不同管芯布局。例如，图5A的图像传感器16A可具有以下管芯布局：其中中心像素图块50的三个实例(例如，采用3×1图案)形成像素阵列20A的大部分，并且对应数量的外围图块实例(例如，角部图块44的一个实例、左侧图块和右侧图块48的一个实例、以及顶部图块和底部图块46的三个实例)形成图像传感器16A中的非像素电路(以及任选地像素电路的一部分，诸如像素阵列20A或无源像素的一部分)。电路块或图块部分A至I中的每一者可在拼接边界处彼此分开。
又如，图5B的图像传感器16B可具有以下管芯布局：其中中心像素图块50的八个实例(例如，采用4×2图案)形成像素阵列20B的大部分，并且对应数量的外围图块实例(例如，角部图块44的一个实例、左侧图块和右侧图块48的两个实例、以及顶部图块和底部图块46的四个实例)形成图像传感器16B中的非像素电路(以及任选地像素电路的一部分，诸如像素阵列20A或无源像素的一部分)。这些示例仅仅是例示性的。如果需要，可基于图4的标线组40形成任何合适的管芯布局。
对于其中可使用相比于中心图块(例如，图块50)相对较小的外围图块(例如，图块44)来形成令人满意的管芯的一些应用，将不同图块的尺寸设定成最小外围图块(例如，图块40)的整数比可足以满足设计要求，因为外围图块的较小尺寸可提供足够的粒度(例如，选项)以形成适当尺寸的中心图块(例如，中心像素图块)。换句话讲，在这些应用中，通过调整相对于外围图块44的整数N和M来优化像素图块50的尺寸可能是令人满意的，因为整数N和M可取多个值并且仍满足标线尺寸要求。具体地讲，给予整数N和M以灵活性允许通过粒度为像素分辨率要求找到最佳匹配。
然而，在一些应用中，诸如当在外围图块中形成具有实质性功能和电路(例如，电源管理单元(PMU)、行驱动器电路、列读出电路和路径、定序器电路等)的单片图像传感器管芯时，实现这些实质性功能和电路可能要求外围图块具有较大物理体积。这可能不利地将中心像素图块的可能尺寸限制为很少的可能性，因为仍然要求中心像素的尺寸为较大外围图块的整数倍，同时满足标线组尺寸限值。
换句话讲，在外围图块中包括这些功能和电路可由此将图与对图块的比(例如，上述整数N和/或M)限制为很小的整数，诸如一或二。由于小整数比N或M的此约束条件被应用于中心图块与外围图块之间的标线空间的分配，因此中心像素图块可具有较小尺寸(相对于具有较小外围图块的标线组中的中心像素图块)。这致使优化的机会有限，从而使得很难以硅高效利用方式从单个标线组来有效地满足一些像素分辨率要求或像素分辨率规格的组。
在例示性示例中，可能希望提供这样的中心像素图块：相对于与最小外围图块相关联的1个单位的第一长度X1，具有2个单位的较长第一长度X2，以满足像素分辨率要求并减少步进和重复曝光过程中的步进数。然而，这可能是做不到的，因为整数比2(例如，长度X2:长度X1)可能太大而不能满足标线尺寸限值(例如，长度X2和X1的总和超过标线尺寸限值)。尽管介于1和2之间的比率(例如，1.5)可针对标线尺寸限值进行优化，但为了执行传统步进和重复曝光过程，不允许非整数比。因此，整数比1是低效且被迫使用的。
为了缓解这些问题，可基于虚拟单位图块的尺寸来设计标线组中的(物理)图块的尺寸。为了区分对这两类的图块的引用，用于对管芯进行实际图案化的标线组中的图块的组在本文称为物理图块(例如，图3或图4的图块44、46、48和50)。虚拟单位图块仅用于在针对物理图块的步进和重复曝光过程中设定物理图块的尺寸并执行定位(例如，对准、航位推算等)。具体地讲，使用虚拟单位图块的尺寸来测量物理图块的尺寸允许将标线的较大百分比分配给中心(像素)图块，即使在使用较大的外围图块时也是如此，因为物理图块实际上不需要具有为最小物理图块的整数倍的尺寸(例如，值N和/或M不需要为整数)。
图6是单个标线组中的四个例示性物理图块44'、46'、48'和50'的示意图。在本文作为示例描述的一些配置中，物理图块44'、46'、48'和50'可具有以类似于结合图4所述的方式分布的对应部分，诸如部分A'、B'、C'、D'、E'、F'、G'、H'和I'。换句话讲，图块44'可为具有角部部分C'、D'、E'和F'的角部外围图块，图块46'可为具有顶部部分H'和底部部分G'的顶部外围图块和底部外围图块，图块48'可为具有右侧部分B'和左侧部分A'的左侧外围图块和右侧外围图块，并且图块50'可为具有中心部分I'的中心图块。
这些物理图块中的每个物理图块的尺寸可基于虚拟单位图块60来设定。具体地讲，虚拟图块60可具有沿第一x维度的第一长度X3(在本文中有时称为第一单位长度X3)以及沿第二y维度的第二长度Y3(在本文中有时称为第二单位长度Y3)。物理图块44'可具有为第一单位长度X3的两倍的沿x维度的第一长度X1，并且可具有为第二单位长度Y3的两倍的沿y维度的第二长度Y1。物理图块46'可具有为第一单位长度X3的三倍的沿x维度的第一长度X2，并且可具有为第二单位长度Y3的两倍的沿y维度的第二长度Y1。物理图块48'可具有沿x维度的第一长度X1以及沿y维度的第二长度Y2(例如，各自基于虚拟图块的对应单位长度进行测量)。物理图块50'可具有沿x维度的第一长度X2以及沿y维度的第二长度Y2(例如，各自基于虚拟图块的对应单位长度进行测量)。
如上所述，每个物理图块被设计成具有为虚拟单位图块的对应尺寸的整数倍的尺寸。换句话讲，这些物理图块可由整数倍的较小虚拟单位图块“形成”(例如，尺寸基于较小虚拟单位图块的整数倍来设定)(例如，虚拟单位图块的尺寸可与每个物理图块的尺寸具有整数比关系)。此要求可替代结合图3至图5所述的更具限制性的要求，其中每个物理图块被设计成具有为另一个物理图块(例如，最小物理图块)的对应尺寸的整数倍的尺寸。
因此，使用虚拟单位图块尺寸来设定尺寸的物理图块的相应尺寸之间的关系被描述为整数与整数比或整数比(例如，K与L的比，其中K和L均为整数)，或更具体地讲，为N与1的非整数比，其中值N不是整数)，而不是整数比(例如，N与1的比，其中值N为整数)，如结合图3至图5所示。
在图6的示例中，在x维度上，长度X2可为三个单位长度(例如，长度X3的三倍)，并且长度X1可为两个单位长度。X2对X1的比可为3:2或1.5:1(或简单地为1.5)。在y维度上，长度Y2可为五个单位长度(例如，长度Y3的五倍)，并且长度Y1可为两个单位长度。Y2与Y1的比可为5:2或2.5:1(或简单地为为2.5)。因此，结合图3至图5描述的对应值N和M在图6的示例中可为非整数值或比(例如，使用虚拟单位图块来设定物理图块的尺寸)。
通过实现与虚拟单位图块具有整数比关系的物理图块，物理图块可通过整数比(例如，非整数倍)彼此相关，这为有效地划分图块提供更灵活的图块尺寸，从而更有效地形成具有所期望属性的集成电路管芯。这缓解了由形成相对于彼此为整数比的物理图块而引起的问题(例如，要求任何物理图块的尺寸为最小物理图块尺寸的整数倍)。
如上所述，虚拟图块可被定义用于管芯曝光或图案化过程(例如，步进和对准过程)，并且可以不影响标线组中的物理图块的电路设计。具体地讲，虚拟单位图块的尺寸可用于对应物理图块的步进和/或对准，以在管芯上的相应位置处(例如，在包含管芯和附加管芯的晶圆上)进行曝光。换句话讲，虚拟图块的尺寸可用于确定物理图块曝光的位置。作为例示性示例，晶圆可按与虚拟图块单位尺寸相关联的整数倍单位(例如，单位长度X3和/或Y3的整数倍)步进，以提供对应的对准。这可与其中不使用虚拟图块和对应虚拟图块单位尺寸的场景形成对比，其中晶圆按物理图块的整个尺寸的整数倍(例如，图5中X1和/或Y1长度的整数倍)步进。具体地讲，待步进的虚拟图块单位长度的整数倍可由形成待压印的对应物理图块的虚拟图块的数量来指示。
例如，对于在第一维度上的长度是虚拟图块在第一维度上的单位长度两倍的物理图块(例如，对于2:1的物理图块与虚拟图块长度的比)，晶圆可步进两个单位长度。又如，对于在第一维度上的长度是虚拟图块在第一维度上的单位长度三倍的物理图块(例如，对于3:1的物理图块与虚拟图块的比)，晶圆可步进三个单位长度。
图7A和图7B是管芯80的管芯布局的一部分的两个例示性示例。在图7A的示例中，可基于物理图块诸如图6的角部图块44'，使用曝光工具70在管芯80上的第一位置处曝光图块部分82F(对应于左上图块部分)上的电路设计。在此示例中，图块部分82F可具有与虚拟图块相同的尺寸(例如，可具有第一长度X3和第二长度Y3)。随后，可使用定位器76(例如，通过耦接到晶圆的步进器，在该晶圆上对多个管芯80进行加工)，在相对于曝光工具70的方向74上移动管芯80。以这种方式，曝光工具70可定位在新位置72处，以基于物理图块诸如图6的外围图块46'，使用曝光工具70在管芯80上的第二位置处对图块部分82H(对应于顶部图块部分)执行下一次的电路设计曝光。具体地讲，基于以虚拟图块单位长度X3的增量来移动晶圆和管芯80(例如，移动为虚拟图块单位长度X3的整数倍的总距离)，定位器76可执行曝光工具70与晶圆之间的对准。
在图7A的示例中，定位器76可将晶圆相对于曝光工具70移动单位长度X3的一倍的距离，从第一位置移动到第二位置。随后，定位器76可将晶圆相对于曝光工具70移动单位长度X3的三倍的距离，从第二位置移动到第三位置。然而，这仅仅是例示性的。如果需要，根据物理图块尺寸和虚拟图块尺寸，定位器76可将晶圆相对于曝光工具72移动任何合适的距离。图7B示出了定位器76可如何基于不同管芯布局来移动晶圆的另一个例示性示例。
在图7B的示例中，图块部分82F可具有为虚拟图块单位长度X3的两倍的沿第一维度(例如x维度)的长度，并且图块部分82H可具有为虚拟图块单位长度X3的五倍的沿第一维度的长度。以与结合图7A所述相同的方式，在图块部分82F上的电路设计在第一位置处曝光之后，定位器76可移动晶圆以在第二位置处执行曝光工具70与晶圆之间的对准，并且在第二位置处对图块部分82H上的电路设计进行曝光。在此示例中，基于相对的虚拟单位图块的尺寸设计，定位器76可将晶圆移动单位长度X3的两倍的距离，从第一位置移动到第二位置。随后，定位器76可将晶圆移动单位长度X3的五倍的距离，从第二位置移动到第三位置。
图7A和图7B中的示例仅仅是例示性的。而在图7A和图7B的示例中，对准或拼接发生在一个维度上，定位器76可单独地在第二维度上或结合第一维度上的移动，基于虚拟图块单位在第二维度上(例如，在y维度上)移动(例如，对准)晶圆。如果需要，可移动曝光工具70而不是晶圆以进行对准。如果需要，可在晶圆加工过程中，基于虚拟单位图块尺寸进行任何其他对准操作。
图8是图像传感器16'的例示性管芯布局的示意图，该图像传感器由具有基于图6所示类型的虚拟图块的物理图块的标线组形成。具体地讲，图像传感器16'可由形成像素阵列部分20'中的大部分的图6中的中心像素图块50'的三个实例形成。图像传感器16'也可由顶部外围图块和底部外围图块46'的三个实例、左侧外围图块和右侧外围图块48'的两个实例以及角部外围图块50'的一个实例形成。
具体地讲，通过使用虚拟图块来形成标线组中的物理图块，可优化像素阵列20'的像素区域。具体地讲，左侧外围图块部分F'、B'和D'可在x维度上具有长度X1-1，右侧外围图块部分E'、A'和C'可在x维度上具有长度X1-2，并且顶部外围图块部分H'和底部外围图块部分G'以及中心图块部分I可在x维度上具有长度X2。长度X1-1和X1-2的总和可为长度X1(图6)。X2与X1的比可为整数与整数比(例如，非整数比，诸如N与1的比，其中N不是整数)。类似地，顶部外围图块部分F'、H'和E可在y维度上具有长度Y1-1，底部外围图块部分D'、G'和C'可在y维度上具有长度Y1-2，并且左侧外围图块部分B'和右侧外围图块部分A'以及中心图块部分I可在y维度上具有长度Y2。长度Y1-1和Y1-2的总和可为长度Y1(图6)。Y2与Y1的比可为整数与整数比(例如，M与1的非整数比，其中M不是整数)。电路块或图块部分A'至I'中的每一者可在拼接边界处彼此分开。
本文所述的实施方案可在系统(例如，成像系统、图像传感器等)中实现，可在处理电路上实现(例如，通过执行存储在非暂态计算机可读存储介质上的指令)，可在制造设备(例如，用于定位器、曝光工具和/或任何其他处理设备的控制电路)上实现，或者可以任何合适的方式实现。例如，用于基于虚拟图块来形成物理图块的系统和方法可形成拼接式集成电路管芯，其中(例如，由拼接边界限定的)物理图块在x维度和/或y维度上以整数比(例如，以非整数比)彼此相关。
本文的实施方案可将标线组中的组成图块之间的整数关系用于拼接，以有利地保持制造过程(例如，对准或定位过程)的所需特征，同时为每个图块的最终物理尺寸提供更精细的粒度，从而在为不同物理图块分配功能方面实现更大的灵活性。这对于其中外围图块可能占据标线组限制长度(例如，在x维度和y维度上)的显著比例的单片图像传感器而言可能特别有利。然而，实现本文的实施方案中的单片图像传感器的示例仅仅是例示性的。如果需要，其他类型的图像传感器或集成电路管芯也可实现本文的实施方案(例如，通过本文的实施方案来形成)。
例如，这些单片图像传感器或其他合适系统的布置方式可将物理图块限制为最小物理图块的整数倍，例如具有为1:1或2:1的物理图块长度比。然而，本文的实施方案可实现更大范围的比率，从而在为物理图块设计和分配电路方面实现更大的灵活性。例如，在一些场景中(例如，在图6的示例中)，如果虚拟图块是最小物理图块的0.25倍，则可实现为4:4、5:4、6:4、7:4和8:4的物理图块长度比，从而提供两倍数目的选项。由于虚拟图块尺寸没有限制，因此对于甚至更小的虚拟图块尺寸，也可实现为5:5、6:5、7:5、8:5、9:5和10:5的物理图块长度比，从而使选项数目进一步增加。
作为具体示例，考虑单片图像传感器，其中外围IP和参考/缓冲像素导致x维度上的左侧外围物理图块长度和右侧外围物理图块长度为8mm，并且y维度上的顶部外围物理图块长度和底部外围物理图块长度为12mm。标线尺寸限制尺寸通常可为25mm×32mm，并且物理图块之间的间距可为1.5mm。此示例可假设y维度上的顶部外围物理图块长度和底部外围物理图块长度沿标线尺寸限制尺寸的较长轴对准。
在此示例中，如果使用物理图块之间的整数比，则外围物理图块高度为12mm。作为第一示例，如果在y维度上给定物理像素图块与外围物理图块之间的长度比为1:1，y维度上的总长度可通过12+12+1.5(间距)＝25.5mm来确定。作为第二示例，如果在y维度上给定物理像素图块与外围物理图块之间的长度比为2:1，y维度上的总长度可通过2*12+12+1.5(间距)＝37.5mm来确定。显然，长度比M(如结合图4所述)可能只是以下情况下的值：假定第二示例中y维度上的总长度超过32mm的标线组尺寸(例如，外围物理图块和像素物理图块在y维度上的最大长度总和必须为(32-1.5)/2＝15.5mm)。
如果使用物理图块之间的整数比(例如，使用相对于物理图块具有整数比的虚拟图块)，则外围物理图块长度与像素物理图块长度之间在y维度上的分割可以更好地得到优化。具体地讲，假设y维度上的虚拟图块长度为3mm并且y维度上的外围物理图块长度为12mm，则可使用为6:4的像素物理图块长度与外围物理图块长度的比，这导致y维度上的总长度为6*3+4*3+1.5＝31.5mm，从而最大化标线组尺寸使用率。此方法提供y维度上12mm的外围图块长度和y维度上18mm的像素物理图块长度，从而将像素物理图块尺寸增大16％(与物理图块之间为上述整数比的示例相比)。
本文所述的系统和方法使得能够更灵活地满足所请求的分辨率，尤其是考虑到较大的外围电路和其他约束条件。本文所述的系统和方法使得能够在将电路分配给对应的物理图块方面具有更大的灵活性，以便在定义粒度方面提供更大的灵活性(例如，导致单个标线掩模组服务更大数量的像素分辨率)。作为具体示例，即使给定某些系统约束条件，本文所述的系统和方法也可增加可实现的像素行/列的数量(对于给定的像素分辨率)。总之，本文所述的系统和方法在像素分辨率和从单个标线掩模组进行实施方面实现灵活性。
已经描述了各种实施方案，从而例示了用于优化拼接式图像传感器的标线组设计和IP电路块划分的系统和方法。
例如，图像传感器可使用被加工成包含其他管芯的较大晶圆的一部分的拼接式图像传感器管芯来实现。该拼接式图像传感器管芯可使用标线组中的一组物理图块，通过步进和重复曝光过程形成。具体地讲，晶圆可耦接到定位器(例如，步进器)，该定位器相对于加工工具(例如，曝光工具)将晶圆从一个位置移到另一个位置。在每个位置处，对应的物理图块可进行曝光或压印。以这种方式，图像传感器管芯可由同一组物理图块的一个或多个实例进行构建或拼接。
在一些配置中，物理图块可包括在图像传感器管芯上形成像素电路的中心图块以及在图像传感器管芯上形成非像素电路的外围图块(以及任选的像素电路)。物理图块中的每个物理图块的尺寸可基于虚拟单位图块的整数倍来设定。具体地讲，虚拟单位图块可具有或限定沿第一x维度的第一单位长度以及沿第二y维度的第二单位长度。每个物理图块可具有在x维度上为第一单位长度的整数倍的第一长度以及在y维度上为第二单位长度的整数倍的第二长度。通过将虚拟单位图块用作测量基础单位而在加工期间进行对准和定位，物理图块可具有不需要是最小物理图块的整数倍的尺寸(例如，最小物理图块不需要用作测量基础单位而在加工期间进行对准定位)。以这种方式，步进和重复曝光过程可使用虚拟单位图块的单位长度来相对于加工工具正确地定位管芯(例如，基于x维度和/或y维度上的单位长度的整数倍来定位)。
根据一个实施方案，用于图案化图像传感器管芯的标线组可包括具有与像素电路相关联的第一图案图像的中心图块。中心图块可具有沿第一维度的第一长度。该标线组可包括具有与像素电路的控制电路相关联的第二图案图像的外围图块。外围图块可具有沿第一维度的第二长度。中心图块的第一长度与外围图块的第二长度之比可为非整数比。
根据另一个实施方案，中心图块可具有沿第二维度的第三长度。外围图块可具有沿第二维度的第四长度。中心图块的第三长度与外围图块的第四长度之比可为非整数比。
根据另一个实施方案，中心图块和外围图块的尺寸可基于限定沿第一维度的单位长度的相同虚拟单位图块来设定。
根据另一个实施方案，中心图块的第一长度可为虚拟单位图块的单位长度的整数倍。
根据另一个实施方案，外围图块的第二长度可为虚拟单位图块的单位长度的整数倍。
根据另一个实施方案，中心图块可具有沿第二维度的第三长度。外围图块可具有沿第二维度的第四长度。虚拟单位图块可限定沿第二维度的附加单位长度。
根据另一个实施方案，中心图块的第三长度可为虚拟单位图块的附加单位长度的整数倍。
根据另一个实施方案，外围图块的第四长度可为虚拟单位图块的附加单位长度的整数倍。
根据另一个实施方案，中心图块的第三长度与外围图块的第四长度之比可为非整数比。
根据另一个实施方案，虚拟单位图块的单位长度可指示在图案化拼接式图像传感器管芯时用于对准的测量单位。
根据另一个实施方案，在图案化拼接式图像传感器管芯时，拼接式图像传感器管芯可按虚拟单位图块的单位长度的整数倍步进。
根据一个实施方案，一种加工具有图像传感器管芯的晶圆的方法可包括：通过使用标线组中的外围电路块形成第一外围电路块和第二外围电路块；以及通过使用标线组中的中心像素电路图块在第一外围电路块与第二外围电路块之间形成像素电路块。第一外围电路块和第二外围电路块可具有沿某维度的总和为第一长度的相应长度。像素电路块可具有沿该维度的第二长度。第二长度与第一长度之比可为非整数比。
根据另一个实施方案，形成第一外围电路块和第二外围电路块以及形成像素电路块可包括使用标线组来执行步进和重复曝光过程。
根据另一个实施方案，与第一外围电路块和第二外围电路块相关联的第一长度以及与像素电路块相关联的第二长度可为与虚拟图块相关联的单位长度的整数倍。
根据另一个实施方案，使用标线组来执行步进和重复曝光过程可包括基于与虚拟图块相关联的单位长度来步进晶圆。
根据另一个实施方案，基于与虚拟图块相关联的单位长度来步进晶圆可包括对于步进和重复曝光过程中的每个步骤，将晶圆步进为与虚拟图块相关联的单位长度的整数倍的距离。
根据另一个实施方案，该方法还可包括通过使用标线组中的中心像素电路图块在第一外围电路块与第二外围电路块之间形成附加像素电路块。该附加像素电路块可具有沿该维度的第二长度。形成像素电路块和附加像素电路块可包括使用中心像素电路图块来执行步进和重复曝光过程。
根据另一个实施方案，像素电路块和附加像素电路块可形成图像传感器管芯的图像传感器像素阵列。第一外围电路块和第二外围电路块可形成图像传感器像素阵列的控制电路。
根据一个实施方案，拼接式集成电路管芯可包括由对应的拼接边界彼此分开的多个电路块。该多个电路块可包括：第一外围电路块；第二外围电路块；以及位于第一外围电路块与第二外围电路块之间的中心电路块。第一外围电路块和第二外围电路块可具有沿某维度的总和为第一长度的相应长度。中心电路块可具有沿该维度的第二长度。第二长度与第一长度之比可为非整数比。
根据另一个实施方案，中心电路块可包括形成图像传感器像素阵列的像素电路，并且第一外围电路块和第二外围电路块可包括图像传感器像素阵列的控制电路。
如果需要，本文所述的本发明的实施方案可应用于形成通用集成电路系统，诸如设计并形成标线组中的图块以及划分电路，诸如非成像系统的集成电路管芯上的IP电路块。一般来讲，用于形成本文所述的集成电路管芯的系统和方法可在任何合适的成像或非成像系统中实现。本领域的普通技术人员应当理解，本发明的示例性实施方案可在不具有这些具体细节中一些或全部的情况下实践。在其他情况下，为了避免不必要地使本发明的实施方案难以理解，未详细描述众所周知的操作。
前述内容仅仅是对本发明原理的例示性说明，本领域技术人员可以在不脱离本发明的范围和实质的前提下进行多种修改。上述实施方案可单个实施或以任意组合方式实施。

Claims (10)

1.一种用于图案化图像传感器管芯的标线组，所述标线组包括：
中心图块，所述中心图块具有与像素电路相关联的第一图案图像，所述中心图块具有沿第一维度的第一长度；和
外围图块，所述外围图块具有与所述像素电路的控制电路相关联的第二图案图像，所述外围图块具有沿所述第一维度的第二长度，其中所述中心图块的所述第一长度与所述外围图块的所述第二长度之比为非整数比。
2.根据权利要求1所述的标线组，其中所述中心图块具有沿第二维度的第三长度，所述外围图块具有沿所述第二维度的第四长度，其中所述中心图块的所述第三长度与所述外围图块的所述第四长度之比为非整数比。
3.根据权利要求1所述的标线组，其中所述中心图块和所述外围图块的尺寸基于限定沿所述第一维度的单位长度的相同虚拟单位图块来设定。
4.根据权利要求3所述的标线组，其中所述中心图块的所述第一长度是所述虚拟单位图块的所述单位长度的整数倍，并且其中所述外围图块的所述第二长度是所述虚拟单位图块的所述单位长度的整数倍。
5.根据权利要求3所述的标线组，其中所述中心图块具有沿第二维度的第三长度，所述外围图块具有沿所述第二维度的第四长度，并且所述虚拟单位图块限定沿所述第二维度的附加单位长度，其中所述中心图块的所述第三长度是所述虚拟单位图块的所述附加单位长度的整数倍，其中所述外围图块的所述第四长度是所述虚拟单位图块的所述附加单位长度的整数倍，并且其中所述中心图块的所述第三长度与所述外围图块的所述第四长度之比是非整数比。
6.一种加工具有图像传感器管芯的晶圆的方法，所述方法包括：
通过使用标线组中的外围电路图块来形成第一外围电路块和第二外围电路块，其中所述第一外围电路块和所述第二外围电路块具有沿一定维度的总和为第一长度的相应长度；以及
通过使用所述标线组中的中心像素电路图块在所述第一外围电路块与所述第二外围电路块之间形成像素电路块，其中所述像素电路块具有沿所述维度的第二长度，并且其中所述第二长度与所述第一长度之比为非整数比。
7.根据权利要求6所述的方法，其中形成所述第一外围电路块和所述第二外围电路块以及形成所述像素电路块包括使用所述标线组来执行步进和重复曝光过程。
8.根据权利要求7所述的方法，其中与所述第一外围电路块和所述第二外围电路块相关联的所述第一长度以及与所述像素电路块相关联的所述第二长度是与虚拟图块相关联的单位长度的整数倍，其中使用所述标线组来执行所述步进和重复曝光过程包括基于与所述虚拟图块相关联的所述单位长度来步进所述晶圆，其中基于与所述虚拟图块相关联的所述单位长度来步进所述晶圆包括对于所述步进和重复曝光过程中的每个步骤，将所述晶圆步进为与所述虚拟图块相关联的所述单位长度的整数倍的距离。
9.根据权利要求6所述的方法，所述方法还包括：
通过使用所述标线组中的所述中心像素电路图块在所述第一外围电路块与所述第二外围电路块之间形成附加像素电路块，其中所述像素电路块具有沿所述维度的所述第二长度，其中形成所述像素电路块和所述附加像素电路块包括使用所述中心像素电路图块来执行步进和重复曝光过程，其中所述像素电路块和所述附加像素电路块形成用于所述图像传感器管芯的图像传感器像素阵列，并且其中所述第一外围电路块和所述第二外围电路块形成用于所述图像传感器像素阵列的控制电路。
10.一种拼接式集成电路管芯，所述拼接式集成电路管芯包括：
多个电路块，所述多个电路块由对应的拼接边界彼此分开，所述多个电路块包括：
第一外围电路块；
第二外围电路块，其中所述第一外围电路块和所述第二外围电路块具有沿一定维度的总和为第一长度的相应长度；和
中心电路块，所述中心电路块位于所述第一外围电路块与所述第二外围电路块之间，其中所述中心电路块具有沿所述维度的第二长度，并且其中所述第二长度与所述第一长度之比为非整数比。
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