CN112866148B - 一种面向类脑计算芯片的芯片间数据传输系统及实现方法 - Google Patents
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Abstract
本发明公开了一种面向类脑计算芯片的芯片间数据传输架构及实现方法，利用仲裁器为位于芯片边界处的节点依次分配传输许可的多路脉冲数据串行化方式、基于压缩减少片间数据传输所需带宽的数据压缩方式以及为适配片上网络所做的兼容性设计；本发明通过仲裁的方式来处理这些请求冲突，仲裁信息与数据信息打包、压缩后发送，并在接收端解压缩与节点序号恢复；本发明不仅在片间通信时保证单个数据包传输的完整与一致性，还对片上网络的虚通道资源进行实时的记录跟踪，并对每个脉冲数据包进行动态的虚通道再分配，以确保数据包能够在片间通信完成后继续在片上网络中进行传播；本发明支持脉冲事件唤醒，以实现无事件驱动时的片间模块低功耗运转。
Description
技术领域
本发明涉及芯片间通信技术领域，尤其是涉及一种面向类脑计算芯片的芯片间数据传输系统及实现方法。
背景技术
近年来“内存墙”与“功耗墙”效应日趋严重，传统计算机所遵循的冯诺依曼体系结构正在面临巨大的挑战，为了进一步提高芯片算力，一些新型的计算架构逐渐发展起来。作为迄今为止最具生物真实性的人工智能网络，脉冲神经网络在响应速度、低功耗等方面具有独特优势，非常适合模糊数据处理以及感知任务执行。目前，脉冲神经网络已经成为类脑计算芯片研究热点，相关研究团队已经发布多款基于该型网络的类脑芯片。例如：2015年，IBM发布类脑芯片TrueNorth,支持百万级神经元，具有极低运行功耗，并于2016发布基于TrueNorth的类脑超级计算平台。2017年，Intel发布类脑芯片Loihi，支持在线自主学习功能。2019年，清华大学的“天机芯”登上了Nature封面，把智能的两个主要研究方向，即基于计算机科学和基于神经科学，集成到了一起。
因为单个神经元的功能有限，只有数以百万计的神经元协同工作才能在特定智能信息处理方面表现出独特优势，因此如何实现神经元大规模集成，就成了类脑计算芯片的设计关键。由于单颗芯片的规模始终受到物理封装、功耗散热等问题的制约，将多颗类脑计算芯片级联形成大规模化的脉冲神经网络具有很高的实用性，为解决芯片级联时面临的数据通信问题，设计一种高效的芯片间数据传输系统是非常重要的。这种传输系统既要确保片间通信的延迟和吞吐量满足类脑计算芯片的工作需求，同时还要兼容在类脑计算芯片中广泛应用的片上网络，使得数据包在不同芯片间通信完成后仍能在片上网络中正常的传输。
发明内容
为解决现有技术的不足，实现保证片间通信的高吞吐量与低延迟的同时，兼容片上网络的目的，本发明采用如下的技术方案：
一种面向类脑计算芯片的芯片间数据传输实现方法，包括如下步骤：
S1，发送端通过轮询仲裁器从多个节点的发送请求中根据节点优先级进行响应，并向被选中节点返回信息，发送端状态记录单元存储仲裁信息，并关闭仲裁器；在多颗芯片进行片间通信时，位于边界处的多个节点通常会同时发出通信请求，通过仲裁的方式来处理多节点请求冲突；
S2，复用器根据当前发送端状态记录单元提供的仲裁信息，获取指定的数据信息；
S3，打包模块将仲裁信息与数据信息打包后发送至接收端；
S4，发送端将数据信息的标志位信息存储至发送端标志位缓存中；
S5，当发送端标志位缓存中检测到数据帧的全部标志位信息时，产生复位信号，初始化发送端状态记录单元并使能仲裁器，使发送端做好传输下一个数据帧的准备；
S6，解包模块提取仲裁信息与数据信息的标志位信息，并将解包后的数据信息发送至解复用模块；
S7，接收端状态记录单元记录下仲裁信息，并根据仲裁信息产生节点定位信号至解复用模块；
S8，解复用模块通过节点定位信号将数据信息传输至相应序号的缓存中，等待提供给对应的节点；
S9，接收端的标志位缓存中，检测到一帧数据传输完成后，产生复位信号，初始化接收端状态记录单元，并做好接收下一帧数据的准备。
进一步的，所述步骤S3中对发送端打包后的数据进行压缩与分解，将一帧数据包划分为头片、包片和尾片，头片携带数据包信息，分为M个N位数据按序传输，包片和尾片携带数据包内容，头片中原有的虚通道信息被替换为仲裁信息，类脑计算芯片内部传输的数据包位宽较大，在进行片间传输时，出于控制芯片成本、增加数据传输可靠性的考虑，数据位宽被控制到N位。
进一步的，所述数据包内容，根据脉冲数据是否为短脉冲数据包类型，分为单个或多个N位数据，其中短脉冲数据包为单个N位数据，短脉冲数据包根据预先设置的定义，分别由发送端与接收端进行压缩与解压缩操作。
进一步的，所述预先设置的定义，是由多位信号控制，并由X代表树突信息保留位，Y代表轴突信息保留位，在未被压缩的数据包中，树突信息与轴突信息所占位宽分别为12位与15位，经过短脉冲压缩后，只有相应设置的保留位被留下，其余信息则被删除，以此来降低数据在芯片间传输时的带宽需求，简化数据传输过程，降低片间通信延迟。
进一步的，所述尾片还包含尾标记，标志着当前数据帧传输完成。
进一步的，单个数据包在类脑计算芯片内的片上网络中通信时，以数据位宽为单位被分为数个微片进行传输，由于每个微片基于虚通道机制独立传递，芯片的数据传输模块通常会依次收到来自多个数据包的不同微片，因此发送端根据虚通道信息将微片重新排序至完整的数据包，数据包在发送前删除数据包内容的虚通道信息，接收端根据头片携带的仲裁信息将微片发送至相应节点对应的缓存，在每个缓存中，根据实时的虚通道资源监控，为每个微片动态的分配新的虚通道信息，以适应当前芯片中的片上网络环境，使得数据包可以在片上网络中继续传递，同一个数据帧的所有微片共享头片的虚通道号，以保证数据包在后续的片上网络中传输时的一致性。
进一步的，当发送端没有接收到来自片上网络的数据请求，且所有虚通道内无数据时，产生门控信号关闭输入的逻辑时钟，从而降低功耗，直到新的数据请求到来时再开启时钟。
一种面向类脑计算芯片的芯片间数据传输系统，包括：发送端和接收端，所述发送端包括仲裁器、发送端状态记录单元、复用器、发送端标志位缓存和打包模块，所述接收端包括解包模块、接收端状态记录单元、解复用模块、接收端标志位缓存；
芯片计算节点彼此间相互独立并通过片上网络连接在一起，在多颗芯片进行片间通信时，多个节点通常会同时发出通信请求，所述仲裁器，以轮询的方式，从多个节点的发送请求中根据节点优先级进行响应，并向被选中节点返回信息；
所述发送端状态记录单元，用于存储仲裁信息，并关闭仲裁器；
所述复用器，根据当前发送端状态记录单元提供的仲裁信息，获取指定的数据信息；
所述打包模块，将仲裁信息与数据信息打包后发送至接收端；
所述发送端标志位缓存，用于存储数据信息的标志位信息，当发送端标志位缓存中检测到数据帧的全部标志位信息时，产生复位信号，初始化发送端状态记录单元并使能仲裁器，使发送端做好传输下一个数据帧的准备；
所述解包模块，提取仲裁信息与数据信息的标志位信息，并将解包后的数据信息发送至解复用模块；
所述接收端状态记录单元，用于记录下仲裁信息，并根据仲裁信息产生节点定位信号至解复用模块；
所述解复用模块，通过节点定位信号将数据信息传输至相应序号的缓存中，等待提供给对应的节点；
所述接收端的标志位缓存，在检测一帧数据传输完成后，产生复位信号，初始化接收端状态记录单元，并做好接收下一帧数据的准备。
进一步的，所述打包模块将打包后的一帧数据包划分为头片、包片和尾片，头片携带数据包信息，包片和尾片携带数据包内容，头片中原有的虚通道信息被替换为仲裁信息，包片和尾片中的虚通道信息被删除，所述尾片还包含尾标记，标志着当前数据帧传输完成。
进一步的，采用门控时钟，当无脉冲事件时关闭逻辑时钟，以降低芯片功耗，等待数据请求重新到来时再开启。
本发明的优势和有益效果在于：
本发明通过轮询仲裁器的方式处理多节点请求冲突，避免了在多颗芯片进行片间通信时，位于边界处的多个节点通常会同时发出通信请求而导致的请求冲突；通过对发送端打包后的数据进行压缩与分解，控制了数据位宽，控制了芯片成本、增加数据传输的可靠性，同时降低了数据在芯片间传输时的带宽需求，简化数据传输过程，降低片间通信延迟；通过发送端根据虚通道信息将微片重新排序至完整的数据包，发送前删除虚通道信息，接收后根据仲裁信息为每个微片动态的分配新的虚通道信息，使数据包适应当前芯片中的片上网络环境，可以在片上网络中继续传递，同一个数据帧的所有微片共享头片的虚通道号，保证了数据包在后续的片上网络中传输时的一致性；通过门控时钟降低了设备功耗。最终，在确保片间通信的延迟和吞吐量满足类脑计算芯片的工作需求的同时，兼容在类脑计算芯片中广泛应用的片上网络，使得数据包在不同芯片间通信完成后仍能在片上网络中正常的传输。
附图说明
图1是本发明中基于仲裁器的多路数据串行化方式示意图。
图2是本发明中片间数据传输压缩方式示意图。
具体实施方式
以下结合附图对本发明的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本发明，并不用于限制本发明。
一种面向类脑计算芯片的芯片间数据传输系统，包括利用仲裁器为位于芯片边界处的节点依次分配传输许可的多路脉冲数据串行化方式、基于压缩减少片间数据传输所需带宽的数据压缩方式以及为适配片上网络所做的兼容性设计。
类脑计算芯片包括上百个计算节点，节点彼此间相互独立并通过片上网络连接在一起。在多颗芯片进行片间通信时，位于边界处的多个节点通常会同时发出通信请求，该芯片间数据传输系统会通过仲裁的方式来处理这些请求冲突，仲裁信息会与数据信息打包在一起进行数据压缩后发送，并在对端芯片接收完成后进行解压缩与节点序号恢复。由于片上网络具有独特的包交换与虚通道机制，数据传输系统不仅在片间通信时需要保证单个数据包传输的完整与一致性，还需要对片上网络的虚通道资源进行实时的记录跟踪，并对每个脉冲数据包进行动态的虚通道再分配，以确保数据包能够在片间通信完成后继续在片上网络中进行传播。除此之外，数据传输系统还支持脉冲事件唤醒功能，以实现无事件驱动时的片间模块低功耗运转。
如图1所示，假设在类脑计算芯片边界处有16个节点，当脉冲数据包到达边界处并需要发送至对端芯片时，首先轮询仲裁器会从多个发送请求中根据节点优先级选择一个进行响应，并返回对应的信息给选中节点，状态记录单元存储此时的仲裁信息，关闭仲裁器。其次复用器根据当前状态记录单元提供的仲裁信息，选通指定的发送数据到后端逻辑中，待发送数据与仲裁信息打包后发送给对端芯片。之后发送数据的标志位信息会在发送后存储到缓存中，当一个完整数据帧的全部标志信息在缓存中被检测到时，复位信号产生，初始化状态记录单元的全部信息并使能仲裁器，使发送端做好传输下一个数据帧的准备。接收端的处理流程与发送端类似，首先解包模块从接收到的数据中提取仲裁信息与标志位信息，并将解包后的数据发送至解复用模块。状态记录单元记录下仲裁信息，并根据该信息产生相应的节点定位信号至解复用模块，之后数据经解复用模块传输至相应序号的缓存中，并等待提供给对应的芯片内节点。接收端的标志位缓存在检测到一帧数据传输完成后也会产生复位信号，初始化状态记录单元的全部信息，并做好接收下一帧数据的准备。
如图2所示，一帧数据包被划分为头片、包片、尾片3种，其中头片上携带着与数据包相关的所有信息，包片与尾片则携带具体的数据包内容，此外尾片还包含一个尾标记，标志着当前数据帧传输完成。在进行压缩时，假设每个头部微片被分为2个16位数据进行传输，且原本头片中的虚通道信息被替换为仲裁信息。标志位、仲裁信息、包类型、目标端口以及一部分横坐标偏移量被打包为数据包1，一部分横坐标偏移量、纵坐标偏移量、源节点坐标被打包为数据包2，在发送时先发送包1，再发送包2。包片与尾片在打包时将虚通道信息删除，并根据是否为短脉冲包类型，被分为1个或2个16位数据，其中短脉冲数据包为1个16位数据。短脉冲数据包的压缩与解压缩依赖于预先设置的形式，由4位信号控制，具体见图2所示，其中X代表树突信息保留位，Y代表轴突信息保留位。在未被压缩的数据包中，树突与轴突的信息所占位宽分别为12位与15位，经过短脉冲压缩后，只有相应设置的保留位被留下，其余信息则被删除，依次来降低数据在芯片间传输时的带宽需求。
适配片上网络的兼容性设计，主要为了解决片上网络包交换与虚通道机制在进行片间通信时面临的问题。如上所述单个数据包在类脑计算芯片内的片上网络中通信时，以数据位宽为单位被分为数个微片进行传输，由于每个微片基于虚通道机制独立传递，因此数据传输模块的发送端通常会从单个节点处收到来自多个数据包的不同微片。数据传输模块的兼容性设计在发送端根据虚通道号将这些数据微片重新排序，由于同一个虚通道序号的微片是顺序到达的，因此只要将具有相同虚通道序号的微片按头片-包片-尾片的顺序放置，便能够恢复为一帧完整的数据。单帧数据包在发送前会被删除虚通道序号，在到达对端芯片的接收端后，首先根据头片携带的仲裁信息将数据帧按顺序发送至相应序号的缓存，之后在每个缓存处根据实时的虚通道资源监控，为每个数据帧的头片动态分配新的虚通道序号，以适应当前芯片中的片上网络环境。同一个数据帧的所有微片共享头片的虚通道号，以保证数据包在后续的片上网络中传输时的一致性。当数据传输模块没有接收到来自片上网络的数据请求，且所有虚通道内无数据时，会产生门控信号关闭输入的逻辑时钟，从而降低功耗，直到新的数据请求到来时再开启时钟。
以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明实施例技术方案的范围。
Claims (8)
1.一种面向类脑计算芯片的芯片间数据传输实现方法，其特征在于包括如下步骤：
S1，发送端通过轮询仲裁器从多个节点的发送请求中根据节点优先级进行响应，并向被选中节点返回信息，发送端状态记录单元存储仲裁信息，并关闭仲裁器；
S2，复用器根据当前发送端状态记录单元提供的仲裁信息，获取指定的数据信息；
S3，打包模块将仲裁信息与数据信息打包后发送至接收端；对发送端打包后的数据进行压缩与分解，将一帧数据包划分为头片、包片和尾片，头片携带数据包信息，分为M个N位数据按序传输，包片和尾片携带数据包内容，头片中原有的虚通道信息被替换为仲裁信息；
S4，发送端将数据信息的标志位信息存储至发送端标志位缓存中；
S5，当发送端标志位缓存中检测到数据帧的全部标志位信息时，产生复位信号，初始化发送端状态记录单元并使能仲裁器；
S6，解包模块提取仲裁信息与数据信息的标志位信息，并将解包后的数据信息发送至解复用模块；
S7，接收端状态记录单元记录下仲裁信息，并根据仲裁信息产生节点定位信号至解复用模块；
S8，解复用模块通过节点定位信号将数据信息传输至相应序号的缓存中，等待提供给对应的节点；
S9，接收端的标志位缓存中，检测到一帧数据传输完成后，产生复位信号，初始化接收端状态记录单元。
2.如权利要求1所述的一种面向类脑计算芯片的芯片间数据传输实现方法，其特征在于所述数据包内容，根据脉冲数据是否为短脉冲数据包类型，分为单个或多个N位数据，其中短脉冲数据包为单个N位数据，短脉冲数据包根据预先设置的定义，分别由发送端与接收端进行压缩与解压缩操作。
3.如权利要求2所述的一种面向类脑计算芯片的芯片间数据传输实现方法，其特征在于所述预先设置的定义，是由多位信号控制，并由X代表树突信息保留位，Y代表轴突信息保留位，经过短脉冲压缩后，只有保留位被留下，其余信息则被删除。
4.如权利要求1所述的一种面向类脑计算芯片的芯片间数据传输实现方法，其特征在于所述尾片还包含尾标记，标志着当前数据帧传输完成。
5.如权利要求1所述的一种面向类脑计算芯片的芯片间数据传输实现方法，其特征在于发送端根据虚通道信息将微片重新排序至完整的数据包，数据包在发送前删除虚通道信息，接收端根据仲裁信息将微片发送至相应节点对应的缓存，在每个缓存中，根据实时的虚通道资源监控，为每个微片动态的分配新的虚通道信息，同一个数据帧的所有微片共享头片的虚通道号。
6.如权利要求5所述的一种面向类脑计算芯片的芯片间数据传输实现方法，其特征在于当发送端没有接收到来自片上网络的数据请求，且所有虚通道内无数据时，产生门控信号关闭输入的逻辑时钟。
7.一种面向类脑计算芯片的芯片间数据传输系统，包括：发送端和接收端，其特征在于所述发送端包括仲裁器、发送端状态记录单元、复用器、发送端标志位缓存和打包模块，所述接收端包括解包模块、接收端状态记录单元、解复用模块、接收端标志位缓存；
所述仲裁器，以轮询的方式，从多个节点的发送请求中根据节点优先级进行响应，并向被选中节点返回信息；
所述发送端状态记录单元，用于存储仲裁信息，并关闭仲裁器；
所述复用器，根据当前发送端状态记录单元提供的仲裁信息，获取指定的数据信息；
所述打包模块，将仲裁信息与数据信息打包后发送至接收端；打包模块将打包后的一帧数据包划分为头片、包片和尾片，头片携带数据包信息，包片和尾片携带数据包内容，头片中原有的虚通道信息被替换为仲裁信息，包片和尾片中的虚通道信息被删除，所述尾片还包含尾标记，标志着当前数据帧传输完成；
所述发送端标志位缓存，用于存储数据信息的标志位信息，当发送端标志位缓存中检测到数据帧的全部标志位信息时，产生复位信号，初始化发送端状态记录单元并使能仲裁器；
所述解包模块，提取仲裁信息与数据信息的标志位信息，并将解包后的数据信息发送至解复用模块；
所述接收端状态记录单元，用于记录下仲裁信息，并根据仲裁信息产生节点定位信号至解复用模块；
所述解复用模块，通过节点定位信号将数据信息传输至相应序号的缓存中，等待提供给对应的节点；
所述接收端的标志位缓存，在检测一帧数据传输完成后，产生复位信号，初始化接收端状态记录单元。
8.如权利要求7所述的一种面向类脑计算芯片的芯片间数据传输系统，其特征在于采用门控时钟，当无脉冲事件时关闭逻辑时钟。
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