CN112764999A - 具有fpga芯片过热监控功能的智能网卡 - Google Patents

Abstract

本发明提供了一种具有FPGA芯片过热监控功能的智能网卡，包含一FPGA模组以及一CPLD模组。FPGA模组包含一FPGA芯片、一热侦测单元以及一时脉讯号产生单元。热侦测单元系侦测FPGA芯片的温度而产生一芯片温度值。时脉讯号产生单元系内建有一第一温度警戒值与一大于第一温度警戒值的第二温度警戒值，且时脉讯号产生单元系依据芯片温度值以不同的时脉频率发出一时脉讯号。CPLD模组内建有一以一基准计次频率振荡的计次时脉，以依据计次时脉的振荡次数解析出时脉讯号的时脉频率，并据以发送一降温讯号或一紧急降温讯号至主机。

Description

具有FPGA芯片过热监控功能的智能网卡

技术领域

本发明涉及一种智能网卡，尤其涉及一种具有FPGA芯片过热监控功能的智能网卡。

背景技术

一般来说，智能网卡的FPGA芯片过热监测与保护都是由CPLD来执行，而具体方式主要是利用hot信号信道与thermtrip信号信道等两个信道分别连接FPGA与CPLD；其中，当CPLD接收到FPGA所传送的hot信号时，会通知主机来做降频的动作，以使FPGA芯片的温度可以降低。另外，当CPLD接收到FPGA所传送的thermtrip信号时，则会通知主机关闭智能网卡的电源或直接关机来避免FPGA芯片的温度继续升高。

承上所述，现有的FPGA芯片过热保护机制虽然可以有效的保护FPGA芯片，但却需要占用到FPGA与CPLD的两个引脚，导致FPGA与CPLD所能控制的组件受到了限制。

发明内容

有鉴于在先前技术中，现有的智能网卡的FPGA芯片主要是透过hot信号信道与thermtrip信号信道来通知CPLD其侦测到的温度值是否超过预设的安全值，但也因此同时限制了FPGA与CPLD的引脚数；因此，本发明的主要目的在于提供一种具有FPGA芯片过热监控功能的智能网卡，可以使FPGA仅利用一条信道来通知CPLD其芯片的两种过热程度，使得FPGA与CPLD皆能释放出一个引脚来连接其他组件进行控制。

本发明为解决先前技术的问题，所采用的必要技术手段是提供一种具有FPGA芯片过热监控功能的智能网卡，电性连接于一主机，且智能网卡包含一FPGA模组以及一CPLD模组。FPGA模组包含一FPGA芯片、一热侦测单元以及一时脉讯号产生单元。

热侦测单元用以侦测FPGA芯片的温度而产生一芯片温度值，并据以发出一温度感测讯号。时脉讯号产生单元电性连接于热侦测单元，用以接收温度感测讯号，内建有一第一温度警戒值与一大于第一温度警戒值的第二温度警戒值，且时脉讯号产生单元依据芯片温度值以不同的时脉频率发出一时脉讯号，当芯片温度值介于第一温度警戒值与第二温度警戒值之间时以一第一时脉频率发送出时脉讯号，当芯片温度值大于等于第二温度警戒值时以一小于第一时脉频率的第二时脉频率发送出时脉讯号。

CPLD模组电性连接于时脉讯号产生单元，内建有一以一基准计次频率振荡的计次时脉，以依据计次时脉的振荡次数解析出时脉讯号的时脉频率，在解析出时脉讯号的时脉频率为第一时脉频率时，将一降温讯号发送至主机，并在解析出时脉讯号的时脉频率为第二时脉频率时，将一紧急降温讯号发送至主机。

可选的，所述CPLD模组还包含一计次单元、一时脉解析单元以及一过热监控单元。

计次单元电性连接于时脉讯号产生单元，内建有计次时脉，以在时脉讯号的振荡周期间，计算以基准计次频率进行振荡的次数而产生一实时振荡累积次数。

时脉解析单元电性连接于计次单元，并内建有一第一振荡判断值与一大于第一振荡判断值的第二振荡判断值，当计次时脉的振荡满足时脉讯号的振荡周期，且实时振荡累积次数小于等于第一振荡判断值时，判断时脉讯号的时脉频率为第一时脉频率，当计次时脉的实时振荡累积次数大于第二振荡判断值时，判断时脉讯号的时脉频率为第二时脉频率。

过热监控单元电性连接于时脉解析单元，用以在时脉解析单元判断时脉讯号的时脉频率为第一时脉频率时，发送降温讯号至主机，并在时脉解析单元判断时脉讯号的时脉频率为第二时脉频率时，发送紧急降温讯号至主机。

可选的，所述基准计次频率为第一时脉频率的10倍，且第一振荡判断值系为10。此外，基准计次频率为第二时脉频率的100倍，且第二振荡判断值系大于10且小于100；更进一步地，第二振荡判断值系为30。

如上所述，由于本发明的具有FPGA芯片过热监控功能的智能网卡主要是FPGA模组利用时脉讯号产生单元依据不同的芯片温度值以不同的时脉频率发出时脉讯号至CPLD模组，而CPLD模组再透过基准计次频率振荡的振荡解析出时脉讯号的时脉频率，进而判断出FPGA芯片的温度值为何，以进一步通知主机作降频或关机等动作。

本发明所采用的具体实施例，将通过以下的实施例及图式作进一步的说明。

附图说明

图1是本发明较佳实施例所提供的具有FPGA芯片过热监控功能的智能网卡的系统方块图；

图2是本发明较佳实施例的计次时脉的基准计次频率与第一时脉频率的比较示意图；以及

图3是本发明较佳实施例的计次时脉的基准计次频率与第二时脉频率的比较示意图。

图中，

100-具有FPGA芯片过热监控功能的智能网卡；

1-FPGA模组；

11-FPGA芯片；

12-热侦测单元；

13-时脉讯号产生单元；

2-CPLD模组；

21-计次单元；

211-计次时脉；

22-时脉解析单元；

221-第一振荡判断值；

222-第二振荡判断值；

23-过热监控单元；

200-主机；

201-过热处理单元；

202-处理器；

203-电力供应单元；

12a-温度感测讯号；

13a-时脉讯号；

23a-降温讯号；

23b-紧急降温讯号；

201a-降频讯号；

201b-关机讯号；

P,P'-振荡周期；

P1,P1'-前半周期；

P2,P2'-后半周期；

T1,T1',T2,T2'-时间点。

具体实施方式

请参阅图1，图1是本发明较佳实施例所提供的具有FPGA芯片过热监控功能的智能网卡的系统方块图。如图1所示，一种具有FPGA芯片过热监控功能的智能网卡(以下简称智能网卡)100，电性连接于一主机200，且主机200包含一过热处理单元201、一处理器202与一电力供应单元203。

智能网卡100包含一FPGA模组1以及一CPLD模组2。FPGA模组1包含一FPGA芯片11、一热侦测单元12以及一时脉讯号产生单元13。热侦测单元12用以侦测FPGA芯片11的温度而产生一芯片温度值，并据以发出一温度感测讯号12a。

时脉讯号产生单元13电性连接于热侦测单元12，用以接收温度感测讯号12a，并内建有一第一温度警戒值与一大于第一温度警戒值的第二温度警戒值，且时脉讯号产生单元13系依据芯片温度值以不同的时脉频率发出一时脉讯号13a；其中，当芯片温度值介于第一温度警戒值与第二温度警戒值之间时是以一第一时脉频率发送出时脉讯号13a，当芯片温度值大于等于第二温度警戒值时以一小于第一时脉频率的第二时脉频率发送出时脉讯号13a。

CPLD模组2包含一计次单元21、一时脉解析单元22以及一过热监控单元23。计次单元21电性连接于时脉讯号产生单元13，内建有一计次时脉211，计次时脉211是以一基准计次频率进行振荡，以在时脉讯号13a的振荡周期间，计算以基准计次频率进行振荡的次数而产生一实时振荡累积次数。

时脉解析单元22电性连接于计次单元21，并内建有一第一振荡判断值221与一大于第一振荡判断值221的第二振荡判断值222；其中，当计次时脉211的振荡满足时脉讯号的振荡周期，且实时振荡累积次数小于等于第一振荡判断值221时，判断时脉讯号13a的时脉频率为第一时脉频率，然而当计次时脉的实时振荡累积次数大于第二振荡判断值时，判断时脉讯号13a的时脉频率为第二时脉频率。

过热监控单元23电性连接于时脉解析单元22，用以在时脉解析单元22判断时脉讯号13a的时脉频率为第一时脉频率时，发送一降温讯号23a至主机200的过热处理单元201，使过热处理单元201依据降温讯号23a发送一降频讯号201a至处理器202，以使处理器202透过降频运作来减轻FPGA芯片11的负担，进而降低FPGA芯片11的温度；此外，当时脉解析单元22判断时脉讯号13a的时脉频率为第二时脉频率时，过热监控单元23会发送一紧急降温讯号23b至主机200的过热处理单元201，使过热处理单元201依据紧急降温讯号23b发送一关机讯号201b至电力供应单元203，以使电力供应单元203透过停止电力供应来关闭智能网卡100的运作，进而避免FPGA芯片11因为持续运作所产生的高温而毁损。

请继续参阅图1至图3，图2是本发明较佳实施例的计次时脉的基准计次频率与第一时脉频率的比较示意图；图3是本发明较佳实施例的计次时脉的基准计次频率与第二时脉频率的比较示意图。如图1至图2所示，在本实施例中，基准计次频率例如为10KHz，第一时脉频率例如为1KHz，第二时脉频率例如为100Hz，因此，当时脉讯号13a的时脉频率为第一时脉频率1KHz时，在时脉讯号13a的振荡周期P间，计次时脉211以基准计次频率10KHz进行振荡所产生的实时振荡累积次数会是10。更详细的说，时脉讯号13a的振荡周期P更分为前半周期P1与后半周期P2，在时脉讯号13a以第一时脉频率1KHz作为时脉频率振荡至前半周期P1的时间点T1时，基准计次频率10KHz的实时振荡累积次数为5，而当时脉讯号13a以第一时脉频率1KHz作为时脉频率自时间点T1振荡至后半周期P2的时间点T2时，基准计次频率10KHz的实时振荡累积次数会累积到10。

此外，当时脉讯号13a的时脉频率为第二时脉频率100Hz时，在时脉讯号13a的振荡周期P'间，计次时脉211以基准计次频率10KHz进行振荡所产生的实时振荡累积次数会是100。更详细的说，时脉讯号13a的振荡周期P'同样更分为前半周期P1'与后半周期P2'，在时脉讯号13a以第二时脉频率100Hz作为时脉频率振荡至前半周期P1'的时间点T1'时，基准计次频率10KHz的实时振荡累积次数为50，而当时脉讯号13a以第二时脉频率100Hz作为时脉频率自时间点T1'振荡至后半周期P2'的时间点T2'时，基准计次频率10KHz的实时振荡累积次数会累积到100。

承上所述，在本实施例中，当热侦测单元12侦测到FPGA芯片11的芯片温度值介于第一温度警戒值与第二温度警戒值之间时，时脉讯号产生单元13会以第一时脉频率发送出时脉讯号13a至CPLD模组2，此时透过计次时脉211计算，在时脉讯号13a的振荡周期内以基准计次频率进行振荡所产生的实时振荡累积次数，而由于基准计次频率10KHz为第一时脉频率1KHz的10倍，因此当计次时脉211以基准计次频率进行振荡至满足时脉讯号13a的振荡周期P时，其计次时脉211的实时振荡累积次数会是10；因此，时脉解析单元22会因为实时振荡累积次数小于等于第一振荡判断值221(本实施例为10)，进而判断时脉讯号13a的时脉频率为第一时脉频率，使过热监控单元23可以依据时脉讯号13a的时脉频率为第一时脉频率来判断FPGA芯片11的芯片温度值介于第一温度警戒值与第二温度警戒值之间。

此外，当热侦测单元12侦测到FPGA芯片11的芯片温度值大于等于第二温度警戒值时，时脉讯号产生单元13会以第二时脉频率发送出时脉讯号13a至CPLD模组2，此时透过计次时脉211计算，在时脉讯号13a的振荡周期P'内以基准计次频率进行振荡所产生的实时振荡累积次数，而由于基准计次频率10KHz为第二时脉频率100Hz的100倍，因此当计次时脉211以基准计次频率进行振荡至满足时脉讯号13a的振荡周期P'时，其计次时脉211的实时振荡累积次数会是100；然而，由于本实施例的第二振荡判断值为30，因此虽然计次时脉211以基准计次频率进行振荡至实时振荡累积次数累积到大于30时，时脉解析单元22便会判断时脉讯号13a的时脉频率为第二时脉频率，使过热监控单元23可以依据时脉讯号13a的时脉频率为第二时脉频率来判断FPGA芯片11的芯片温度值大于等于所述第二温度警戒值。

需特别说明的是，虽然在本实施例中，计次时脉211以基准计次频率进行振荡至满足时脉讯号13a的振荡周期P'时，其计次时脉211的实时振荡累积次数会是100，但由于计次时脉211的实时振荡累积次数超过第一振荡判断值时，FPGA芯片11的芯片温度值便已经是大于等于第二温度警戒值，因此将第二振荡判断值设为30可以提早判断出FPGA芯片11的芯片温度值大于等于第二温度警戒值，换句话说，第二振荡判断值设为11至100都能反应出FPGA芯片11的芯片温度值大于等于第二温度警戒值，只是第二振荡判断值略超过第一振荡判断值的10，可以避免产生误判，而不到最高值100的一半，则可以提高判断的效率。

综上所述，相较于先前技术的智能网卡是将FPGA芯片的温度透过hot信号信道与thermtrip信号信道通知CPLD，进而限制了FPGA与CPLD的引脚数，本发明的具有FPGA芯片过热监控功能的智能网卡主要是FPGA模组利用时脉讯号产生单元依据不同的芯片温度值以不同的时脉频率发出时脉讯号至CPLD模组，而CPLD模组再透过基准计次频率振荡的振荡解析出时脉讯号的时脉频率，进而判断出FPGA芯片的温度值为何，以进一步通知主机作降频或关机等动作，因此，FPGA模组与CPLD模组都能因为少了一条信号信道而各释放出一个引脚，进而可以用于连接其他组件加以控制。

通过以上较佳具体实施例的详述，希望能更加清楚描述本发明的特征与精神，而并非以上述所揭露的较佳具体实施例来对本发明的范畴加以限制。相反地，其目的是希望能涵盖各种改变及具相等性的安排于本发明所欲申请的专利范围的范畴内。

Claims (5)

1.一种具有FPGA芯片过热监控功能的智能网卡，电性连接于一主机，其特征在于，且所述智能网卡包含：

一FPGA模组，包含：

一FPGA芯片；

一热侦测单元，用以侦测所述FPGA芯片的温度而产生一芯片温度值，并据以发出一温度感测讯号；以及

一时脉讯号产生单元，电性连接于所述热侦测单元，用以接收所述温度感测讯号，内建有一第一温度警戒值与一大于所述第一温度警戒值的第二温度警戒值，且所述时脉讯号产生单元依据所述芯片温度值以不同的时脉频率发出一时脉讯号，当所述芯片温度值介于所述第一温度警戒值与所述第二温度警戒值之间时以一第一时脉频率发送出所述时脉讯号，当所述芯片温度值大于等于所述第二温度警戒值时以一小于所述第一时脉频率的第二时脉频率发送出所述时脉讯号；以及

一CPLD模组，电性连接于所述时脉讯号产生单元，内建有一以一基准计次频率振荡的计次时脉，且所述基准计次频率大于所述第一时脉频率或所述第二时脉频率，以依据所述计次时脉的振荡次数解析出所述时脉讯号的时脉频率，在解析出所述时脉讯号的时脉频率为所述第一时脉频率时，将一降温讯号发送至所述主机，并在解析出所述时脉讯号的时脉频率为所述第二时脉频率时，将一紧急降温讯号发送至所述主机。

2.如权利要求1所述的具有FPGA芯片过热监控功能的智能网卡，其特征在于，所述CPLD模组还包含：

一计次单元，电性连接于所述时脉讯号产生单元，内建有所述计次时脉，以在所述时脉讯号的振荡周期间，计算以所述基准计次频率进行振荡的次数而产生一实时振荡累积次数；

一时脉解析单元，电性连接于所述计次单元，并内建有一第一振荡判断值与一大于所述第一振荡判断值的第二振荡判断值，当所述计次时脉的振荡满足所述时脉讯号的振荡周期，且所述实时振荡累积次数小于等于所述第一振荡判断值时，判断所述时脉讯号的时脉频率为所述第一时脉频率，当所述计次时脉的所述实时振荡累积次数大于所述第二振荡判断值时，判断所述时脉讯号的时脉频率为所述第二时脉频率；以及

一过热监控单元，电性连接于所述时脉解析单元，用以在所述时脉解析单元判断所述时脉讯号的时脉频率为所述第一时脉时频率时，发送所述降温讯号至所述主机，并在所述时脉解析单元判断所述时脉讯号的时脉频率为所述第二时脉频率时，发送所述紧急降温讯号至所述主机。

3.如权利要求2所述的具有FPGA芯片过热监控功能的智能网卡，其特征在于，所述基准计次频率为所述第一时脉频率的10倍，且所述第一振荡判断值为10。

4.如权利要求3所述的具有FPGA芯片过热监控功能的智能网卡，其特征在于，所述基准计次频率为所述第二时脉频率的100倍，且所述第二振荡判断值大于10且小于100。

5.如权利要求4所述的具有FPGA芯片过热监控功能的智能网卡，其特征在于，所述第二振荡判断值为30。

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