CN112750485A - 脉冲神经网络的忆阻器交叉开关阵列实施方案中的脉冲检测 - Google Patents

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Abstract

本申请涉及脉冲神经网络的忆阻器交叉开关阵列实施方案中的脉冲检测。例如，集成电路包含连接在字线和位线之间的第一忆阻器的交叉开关阵列。所述第一忆阻器被配置成将施加在所述字线上的电压转换成所述位线中的电流。具有阈值的第二忆阻器分别连接到所述位线。当流过所述第二忆阻器中的每个相应忆阻器的电流达到所述相应忆阻器的所述阈值时，所述相应忆阻器可以减小其电阻以引起所述电流中的脉冲。电流电平检测器连接到所述第二忆阻器，以确定所述位线中的所述电流是否具有对应于达到所述第二忆阻器的阈值的电平，并因此在不使用模数转换器来测量所述位线中的所述电流的情况下，生成脉冲神经元的输出脉冲。

Description

脉冲神经网络的忆阻器交叉开关阵列实施方案中的脉冲检测
技术领域
本文中公开的至少一些实施例通常涉及人工神经网络，更具体地，但不限于，脉冲神经网络的忆阻器交叉开关阵列实施方案。
背景技术
通常，人工神经网络(ANN)使用人工神经元网络来处理到网络的输入并从网络生成输出。
例如，网络中的每个神经元接收一组输入。到神经元的一些输入可以是网络中某些神经元的输出；并且到神经元的一些输入可以是提供给神经网络的输入。网络中的神经元之间的输入/输出关系表示网络中的神经元连通性。
例如，每个神经元可以分别对其输入具有偏差、激活函数和一组突触权重。激活函数可以是阶梯函数、线性函数、对数S形函数等形式。网络中的不同神经元可以具有不同的激活功能。
例如，每个神经元可以生成其输入和其偏差的加权和，然后产生加权和的函数的输出，使用神经元的激活函数计算。
ANN的输入和输出之间的关系通常由ANN模型定义，所述ANN模型包括表示网络中神经元的连通性的数据，以及每个神经元的偏差、激活函数和突触权重。使用给定的ANN模型，计算装置从给定的一组到网络的输入来计算网络的输出。
例如，到ANN网络的输入可以基于摄像机输入生成；并且来自ANN网络的输出可以是诸如事件或对象的项目的标识。
脉冲神经网络(SNN)是一种非常类似于自然神经网络的ANN类型。当神经元的激活水平足够高时，SNN神经元产生脉冲作为输出。SNN神经元的激活水平模拟天然神经元的膜电位。SNN神经元的输出/脉冲可以改变接收输出的其它神经元的激活水平。作为时间函数的SNN神经元的当前激活水平可以使用微分方程来建模并考虑SNN神经元的状态。来自其它神经元的进入脉冲可以将神经元的激活水平推向更高，以达到脉冲的阈值。一旦神经元形成脉冲，其激活水平就被复位。在形成脉冲之前，SNN神经元的激活水平可以随时间衰减，这由微分方程控制。SNN神经元行为中的时间元素使得SNN适合于处理时空数据。SNN的连通性通常是稀疏的，这有利于减少计算工作量。
通常，可以使用监督方法来训练ANN，其中调整ANN中的参数以使由相应输入产生的已知输出和通过将输入应用到ANN而生成的计算输出之间的误差最小化或使其减少。监督学习/训练方法的实例包含强化学习和纠错学习。
可替换地或组合地，ANN可以使用无监督的方法来训练，其中由给定输入组产生的精确输出在训练完成之前是未知的。ANN可被训练成将项目分类成多个类别，或将数据点分类成群集。
对于复杂的机器学习/训练范例可以采用多种训练算法。
发明内容
在一个方面，本申请提供了一种集成电路，其包括：具有字线和位线的第一忆阻器的交叉开关阵列，所述第一忆阻器被配置成将施加在字线上的电压转换成位线中的电流；分别连接到位线的第二忆阻器，所述第二忆阻器被配置成控制位线中的电流中的脉冲，其中所述第二忆阻器分别具有阈值，并且其中当流过所述第二忆阻器中的每个相应忆阻器的电流达到相应忆阻器的阈值时，相应忆阻器减小所述相应忆阻器的电阻，以引起电流中的脉冲；以及电流电平检测器，所述电流电平检测器连接到第二忆阻器且被配置成确定位线中的电流是否具有对应于达到第二忆阻器的阈值的电平，且基于确定位线中的电流是否具有对应于达到第二忆阻器的阈值的电平而生成脉冲神经元的输出脉冲。
在另一方面，本申请还提供了一种方法，其包括：通过第一忆阻器的交叉开关阵列将施加在交叉开关阵列的字线上的多个电压转换成交叉开关阵列的位线中的电流；通过分别连接到位线的第二忆阻器来控制在位线中的电流中的脉冲，其中所述第二忆阻器分别具有阈值，并且其中当流过第二忆阻器中的每个相应忆阻器的电流达到相应忆阻器的阈值时，相应忆阻器减小相应忆阻器的电阻以引起电流中的脉冲；通过连接到第二忆阻器的电流电平检测器确定位线中的电流是否具有对应于达到第二忆阻器的阈值的电平；以及基于确定位线中的电流是否具有对应于达到第二忆阻器的阈值的电平，生成脉冲神经元的输出脉冲。
在又一方面，本申请还提供了一种装置，其包括：集成电路管芯；配置在集成电路管芯上的数字通信网络；配置在集成电路管芯上的多个瓦片，所述瓦片中的每一个包括：多个字线；多个位线；第一忆阻器，所述第一忆阻器各自耦合在多个字线中的相应字线和多个位线中的相应位线之间，以将施加在相应字线上的电压转换成在相应位线中收集的电流的一部分；分别连接到位线的第二忆阻器，所述第二忆阻器被配置成控制位线中的电流中的脉冲，其中所述第二忆阻器分别具有阈值，并且其中当流过所述第二忆阻器中的每个相应忆阻器的电流达到相应忆阻器的阈值时，相应忆阻器减小相应忆阻器的电阻，以引起电流中的脉冲；电流电平检测器，所述电流电平检测器分别连接到第二忆阻器且被配置成确定位线中的电流是否具有对应于达到第二忆阻器的阈值的电平，且基于确定位线中的电流是否具有对应于达到第二忆阻器的阈值的电平而生成脉冲神经元的输出脉冲；以及耦合到数字通信网络的路由逻辑，用于接收指定要在字线上施加的电压的输入数据，并提供表示输出脉冲的输出数据。
附图说明
在附图的图中通过实例而非限制的方式示出了实施例，其中相同的附图标记指示相似的元件。
图1展示了根据一个实施例的使用忆阻器实现的脉冲神经网络的瓦片。
图2示出了根据一个实施例的使用通过忆阻器阵列的电流脉冲来检测使用忆阻器实现的脉冲神经网络中的脉冲。
图3示出了根据一个实施例的使用脉冲神经网络瓦片的网络实现的脉冲神经网络。
图4示出了通过使用忆阻器检测脉冲并在忆阻器瓦片之间路由检测到的脉冲来处理脉冲神经网络。
图5展示了根据一个实施例的实现脉冲神经网络的方法。
具体实施方式
本文中公开的至少一些实施例提供了使用一或多个忆阻器交叉开关阵列来实现脉冲神经网络而不使用模数转换器来检测脉冲的系统、方法和设备。
电阻随机存取存储器(ReRAM或RRAM)通过改变电介质固态材料两端的电阻来工作，所述电介质固态材料可以被称为忆阻器。通常，忆阻器是具有非恒定电阻的两端子电气部件。其电阻可以基于流过忆阻器的电流的历史和/或施加在忆阻器上的电压的历史而变化。当忆阻器的电源断开时，忆阻器可以记住其最近的电阻。因此，忆阻器可以用于实现非易失性存储器。
本文中公开的至少一些实施例提供了用于脉冲神经网络(SNN)的乘积累加(MAC)操作的有效实施方案。忆阻器的交叉开关阵列可被配置成通过模拟电路来执行乘积累加(MAC)操作。通过交叉开关阵列中的一组忆阻器经过字线到达位线的电流在位线中被求和，这对应于累加操作。电流对应于施加在字线上的电压和与忆阻器的电阻相关的参数的乘积，这对应于乘积操作。可以将位线中的电流与脉冲阈值进行比较，以确定由位线表示的神经元的激活水平是否已经达到形成脉冲水平。忆阻器阵列可以分别连接到位线，并被编程为具有对应于脉冲神经元的激活水平阈值的阈值。电流检测器可以被配置成用于连接到位线的输出的每个忆阻器，以确定在位线中的电流的电平是否对应于超过忆阻器的阈值的电平。电流检测器的检测结果可以表示由位线表示的脉冲神经元的输出中的脉冲响应。脉冲响应可以被路由到SNN的另一部分或SNN的输出。
可替换地，模数转换器(ADC)可用于测量位线中的电流并将其转换为用于比较器中的脉冲检测的数字数据。然而，ADC比忆阻器和电流检测器消耗更多的空间和能量。因此，在检测脉冲时使用忆阻器阵列和电流检测器以消除对ADC的需要可以改善SNN实施方案的空间和能量效率。
图1展示了根据一个实施例的使用忆阻器实现的脉冲神经网络的瓦片。
在图1中，忆阻器交叉开关阵列101接收输入电压脉冲103以生成经过忆阻器阵列105的电流，所述忆阻器阵列可以用作开关阵列。阵列105中的每个忆阻器被编程为具有用于脉冲检测的阈值。当流过忆阻器的电流低于阈值时，忆阻器具有基本上相同的电阻；通过忆阻器实现的开关被认为处于关断状态。然而，当流过忆阻器的电流达到其阈值时，忆阻器的电阻下降(例如，接近于零)，导致流过忆阻器的电流显著增加并且形成脉冲；并且在此些情况下，通过忆阻器实现的开关被认为处于导通状态。一旦通过忆阻器实现的开关处于导通状态，流过忆阻器的电流可以增加到至少预定水平，所述预定水平独立于忆阻器的阈值并且高于在达到阵列101中的忆阻器的阈值之前可以流过阵列101中的忆阻器的电流。
电流电平检测器阵列107可以被配置成检测流过阵列105中的忆阻器的电流是否已经达到对应于阵列105中的忆阻器的接通状态的电平。可以基于检测是否至少预定水平的电流流过阵列105中的相应忆阻器来执行检测。因此，电流电平检测器107的电流检测操作独立于阵列105中的忆阻器的阈值。基于在阵列中的忆阻器中是否存在至少预定水平的电流，电流电平检测器阵列107中的相应检测器生成数字信号，所述数字信号指示是否检测到阵列105中的忆阻器的电流脉冲。来自电流电平检测器107的输出的集合提供输出脉冲109。
图2示出了根据一个实施例的使用通过忆阻器阵列的电流脉冲来检测使用忆阻器实现的脉冲神经网络中的脉冲。例如，图1的交叉开关阵列101和忆阻器阵列105可以以图2所示的方式实现。
在图2中，交叉开关阵列101中的每个忆阻器连接在字线(例如，131)和位线(例如，141)之间。所述字线131、…、133、135、…、137被配置成接收输入电压；所述位线141、143、…、145被配置成提供输出电流；并且根据脉冲神经元的激活水平阈值，忆阻器阵列105被配置成生成对应于由位线141、143、…、145表示的神经元的脉冲的输出电流脉冲。
例如，当电压施加在字线131上时，电压生成分别通过忆阻器111、121、…流向位线141、143、…、145的电流。在位线141、143、…、145中施加在字线131上的电压对电流的贡献与神经元对输入的权重和响应成比例，所述输入由施加在字线131上的电压表示。神经元的权重和响应可以分别通过对阻器111、121、…的电阻进行编程来实现。
位线141、143、…、145对施加在字线131、…、133、135、…、137上的电压对位线141、143、…、145贡献的电流求和。因此，位线141、143、…、145中的电流对应于神经元的权重和响应的乘积的总和，所述总和利用表示神经元输入的字线131、…、133、135、…、137的电压，通过交叉开关阵列101的编程电阻实现。
例如，通过从字线131、…、133、135、…、137经过忆阻器111、…、113、115、…、117流向位线141的电流，对字线131、…、133、135、…、137上的电压对位线141的贡献求和；并且通过从字线131、…、133、135、…、137经过忆阻器121、…、123、125、…、127流向位线143的电流，对字线131、…、133、135、…、137上的电压对位线143的贡献求和；等。
因此，通过将字线131、…、133、135、…、137上的电压转换为位线141、143、…、145上的电流，交叉开关阵列101执行乘积累加(MAC)操作。
在图2中，基于分别连接到位线141、143、…的忆阻器119、129、…的阈值，使用忆阻器阵列105来生成电流脉冲，而不是使用ADC来测量流过位线141、143、…、145的电流。
例如，忆阻器119连接到位线141并且被编程为具有对应于脉冲神经元的激活水平的阈值的阈值。当位线141上的电流小于电流阈值时，忆阻器119具有对应于断开状态的第一电阻；并且当位线141上的电流已经达到电流阈值时，忆阻器119具有对应于断开状态的第二电阻，所述第二电阻显著低于第一电阻。
电流电平检测器151被配置成检测位线141上的电流是否处于对应于忆阻器119的接通状态的电平，这指示对应于位线141的脉冲神经元是否产生脉冲。
因此，电流电平检测器151、153、…、155的输出对应于位线141、143、…、145的输出脉冲109。
例如，脉冲列可以施加在字线131上。脉冲列是施加在字线131上的电压的时序。可以以固定的时间间隔安排脉冲列中的电压。可以从两个预定电压中选择脉冲列中的电压。其中一个电压对应于在脉冲列中的一个时刻存在脉冲；并且另一个对应于在脉冲列中的一个时刻不存在脉冲。
例如，包含数个位的数据项可以在相同数量的时刻上被转换成脉冲列。在每个时刻施加的电压基于数据项中相应位的值。
当一组脉冲列分别施加到字线组131、…、133、135、…、137时，电流电平检测器151、153、…、155的输出生成一组输出脉冲列，所述一组脉冲列可由脉冲神经网络的另一瓦片进一步处理。
交叉开关阵列101中的忆阻器的电阻值可以被设置为为脉冲神经网络的行为建模。通过选择性地施加电流和/或电压对忆阻器进行编程，可以改变交叉开关阵列101中的忆阻器的电阻值。例如，在选择忆阻器(例如，111)进行编程之后，可以升高施加在忆阻器(例如，111)上的电压，以将忆阻器(例如，111)置于接通状态；然后，编程脉冲可以施加在忆阻器(例如，111)上，以将忆阻器(例如，111)的电阻调整到期望值。在编程之后，忆阻器(例如，111)在其断开状态期间记住其编程电阻，直到忆阻器(例如，111)再次被选择用于在接通状态下编程。可以使用单独的电路来选择忆阻器(例如，111)并且对忆阻器(例如，111)的电阻进行编程。
图3示出了根据一个实施例的使用脉冲神经网络瓦片的网络实现的脉冲神经网络。
在图3中，在集成电路管芯上配置多个SNN瓦片161、163、165、…。每个SNN瓦片(例如，161、163，或165)可以以图1和/或图2所示的方式实现。每个SNN瓦片(例如，161、163，或165)具有相关联的路由逻辑(例如，162、164，或166)，所述路由逻辑被配置成将输入脉冲数据(例如，103)从通信网络173提供到SNN瓦片，并且经由通信网络173将其输出脉冲数据(例如，109)传输到其它SNN瓦片。
例如，每个SNN瓦片(例如，161、163，或165)和路由器171可以具有用于通信网络173上的数据传输的唯一地址。到SNN瓦片(例如，161)的输入脉冲列地址由所述SNN瓦片的路由逻辑(例如，162)接收，由此为瓦片(例如，101)的字线(例如，131、…、133、135、…、137)生成相应电压，使瓦片(例如，101)通过连接到SNN瓦片(例如，101)的位线(例如，141、143、…、145)的电流电平检测器(例如，151、153、…、155)来生成输出脉冲109。然后路由逻辑(例如，162)将输出脉冲输送到路由器171。根据脉冲神经网络中的神经连通性，路由器171被配置成将输出脉冲路由到下一个瓦片(例如，163，和/或165)。
在集成电路管芯上(例如，161、163，和/或165)(例如，根据根据脉冲神经网络中的神经连通性配置的路由表)配置路由器171以将输入/输出脉冲路由到SNN瓦片或从SNN瓦片路由。因此，集成电路管芯上的SNN瓦片(例如，161、163，或165)可以通过路由器171被重新配置，以对不同神经元连通性配置的不同脉冲神经网络建模。
图4示出了通过使用忆阻器检测脉冲并在忆阻器瓦片之间路由检测到的脉冲来处理脉冲神经网络。
在图4中，到脉冲神经网络的输入数据181由脉冲编码器183转换以生成脉冲185作为到一或多个SNN瓦片187的输入。每个SNN瓦片187可以以图1或图2所示的方式实现，其中在位线(例如，141、143、…、145)中的电子电流中的输出脉冲通过具有根据脉冲神经元的激活水平的阈值配置的阈值的忆阻器阵列105被检测。电流电平检测器151、153、…、155生成输出脉冲109的数字数据，所述数字数据可以作为输入脉冲189提供给另外的SNN瓦片191。可以以类似于使用第二层瓦片191的方式添加另外的SNN瓦片层。
图4中使用的瓦片(例如，187和191)可以是配置在集成电路管芯上的瓦片161、163、165、…。集成电路管芯上的某些瓦片161、163、165、…可以被重新配置，以对不同时间网络中的脉冲神经元的不同部分进行建模。
例如，通过对每个瓦片(例如，101)的交叉开关阵列101中的忆阻器(例如，111至117、121至127、…)的电阻进行编程，并且通过对用于脉冲检测的忆阻器(例如，119、129、…)的阈值进行编程，可以在瓦片161、163、165上初始配置第一层SNN瓦片187。随后，一些瓦片161、163、165可以被重新编程为用于第二层处理的SNN瓦片191。
图5展示了根据一个实施例的实现脉冲神经网络的方法。例如，图5的方法可以结合图4的处理流程在图1、图2和/或图3所示的集成电路中实现。
在框201，第一忆阻器(例如，111至117、121至127)的交叉开关阵列101可以将施加在交叉开关阵列101的字线(例如，131、…、133、135、…、137)上的多个电压转换成交叉开关阵列101的位线(例如，141、143、…、145)上的电流。
在框203，具有阈值并分别连接到位线(例如，119、129、…)的第二忆阻器(例如，119、128、…)控制位线(例如，119、129、…)中的电流中的脉冲。
例如，一旦流过第二忆阻器(例如，119、129、…)中的每个相应忆阻器的电流增加到达到相应忆阻器的阈值，所述相应忆阻器可以基本上减小其电阻以引起所述相应忆阻器的电流中的脉冲。
在框205，连接到第二忆阻器(例如，119、129、…)的电流电平检测器(例如，151、153、…、155)确定位线(例如，141、143、…、145)中的相应电流是否具有对应于达到第二忆阻器(例如，119、129、…)的相应阈值的电平。
例如，忆阻器119中的电流达到其阈值，忆阻器119的电阻显著减小以进入接通状态，导致电流增加和形成脉冲。电流电平检测器151检测所述增加和形成脉冲并生成表示脉冲的数字信号。
在框207，电流电平检测器(例如，151、153、…、155)基于确定位线(例如，141、143、…、145)中的电流是否具有对应于达到第二忆阻器(例如，119、129、…)的阈值的电平来生成脉冲神经元的输出脉冲109。
由于基于检测到对应于达到第二忆阻器(例如，119、129、…)的阈值的预定电流电平来生成输出脉冲109的数字信号，所以可以在不使用模数转换器来测量位线(例如，141、143、…、145)中的电流的情况下生成表示输出脉冲109的数据。
例如，第二忆阻器(例如，119、129、…)的阈值可以根据使用交叉开关阵列中的第一忆阻器(例如，111至117、121至127、…)实现的脉冲神经元的激活水平阈值来进行编程。根据使用第一忆阻器(例如，111至117、121至127、…)实现的脉冲神经元的第一忆阻器(例如，111至117、121至127、…)的电阻。字线(例如，131、…、133、135、…、137)上的电压对应于脉冲神经元的输入，位线(例如，141、143、…、145)上的电流对应于响应于输入的脉冲神经元的激活水平。每个第一忆阻器(例如，111)的电阻的倒数对应于脉冲神经元对由施加在字线(例如，131)上的电压表示的输入的响应系数；并且，位线(例如，141)对来自忆阻器(例如，111、…、113、135、…、117)的电流求和，并且因此对脉冲神经元对连接到脉冲神经元的不同输入(例如，131、…、133、135、…、137)的响应求和，以提供脉冲神经元的激活水平。
脉冲编码器183可用于生成来自输入数据181的输入脉冲103或185。在交叉开关阵列101的字线(例如，131、…、133、135、…、137)上的电压可以根据输入脉冲103施加。
例如，字线(例如，131)的输入可以是指定在多个时刻存在或不存在脉冲的脉冲列的形式。多个时刻可以由预定的固定时间间隔分开。在每个时刻，脉冲脉冲列指示脉冲是否存在。如果存在脉冲，则第一电压(例如，正高电压)施加在字线(例如，131)上；如果不存在脉冲，则第二电压(例如，接地或正低电压)施加在字线(例如，131)上。
类似地，来自瓦片的输出数据可以标识由瓦片实现的脉冲神经元产生的多个脉冲列。每个输出脉冲列在多个时刻标识在位线(例如，141、143、…、145)中是否存在脉冲。
可以在集成电路管芯上配置数字通信网络和多个瓦片。每个瓦片可用于实现对应于瓦片中的位线(例如，141、143、…、145)的一组脉冲神经元。每个瓦片可以具有忆阻器的交叉开关阵列和路由逻辑(例如，162、164，或166)，以接收指定要施加到一个字线(例如，131、…、133、135、…、137)的电压的输入数据，并且提供表示对应于位线(例如，141、143、…、145)中的电流的脉冲状态的输出脉冲109的输出数据。
可以在集成电路管芯上配置路由器171，以通过数字通信网络173在瓦片之间路由脉冲列。
本公开包含执行上述方法的方法和设备，包括执行这些方法的数据处理系统，以及含有指令的计算机可读介质，当在数据处理系统上执行所述指令时，所述指令使系统执行这些方法。
实现脉冲神经网络(SNN)的集成电路可用于数据处理系统中。
一般的数据处理系统可以包含将微处理器和存储器互连的互连件(例如，总线和系统核心逻辑)。微处理器一般耦合到高速缓冲存储器。
互连件将微处理器和存储器互连在一起，并且还通过I/O控制器将它们互连到输入/输出(I/O)装置。I/O装置可以包含显示装置和/或外围装置，例如鼠标、键盘、调制解调器、网络接口、打印机、扫描仪、摄像机和本领域已知的其它装置。在一个实施例中，当数据处理系统是服务器系统时，诸如打印机、扫描仪、鼠标和/或键盘的一些I/O装置是任选的。
互连件可以包含通过各种桥、控制器和/或适配器彼此连接的一或多个总线。在一个实施例中，I/O控制器包含用于控制USB外围设备的USB(通用串行总线)适配器，和/或用于控制IEEE-1394外围设备的IEEE-1394总线适配器。
存储器可以包含以下的一或多个：ROM(只读存储器)、易失性RAM(随机存取存储器)和非易失性存储器，例如硬盘驱动器、闪存等。
易失性RAM一般实现为动态RAM(DRAM)，所述动态RAM(DRAM)需要持续供电以便刷新或维持存储器中的数据。非易失性存储器一般是磁性硬盘驱动器、磁性光学驱动器、光学驱动器(例如，DVD RAM)或甚至在从系统移除电力之后仍维持数据的其它类型的存储器系统。非易失性存储器也可以是随机存取存储器。
非易失性存储器可以是直接耦合到数据处理系统中的其余部件的本地装置。也可以使用远离系统的非易失性存储器，例如通过诸如调制解调器或以太网接口的网络接口耦合到数据处理系统的网络存储装置。
在本公开中，一些功能和操作被描述为由软件代码执行或引起以简化描述。然而，这样的表达式还用于指定由例如微处理器的处理器执行代码/指令而产生的功能。
可替换地或组合地，本文中描述的功能和操作可以使用具有或不具有软件指令的专用电路来实现，例如使用专用集成电路(ASIC)或现场可编程门阵列(FPGA)。实施例可以使用没有软件指令或与软件指令组合的硬连线电路来实现。因此，这些技术既不限于硬件电路和软件的任何特定组合，也不限于由数据处理系统执行的指令的任何特定源。
虽然一个实施例可以在全功能的计算机和计算机系统中实现，但是各种实施例能够作为各种形式的计算产品被分发，并且能够被应用，而不管用于实际影响分发的特定类型的机器或计算机可读介质。
所公开的至少一些方面可以至少部分地呈现在软件中。也就是说，技术可以在计算机系统或其它数据处理系统中执行，所述其它数据处理系统响应于其处理器，例如执行含在存储器(例如ROM、易失性RAM、非易失性存储器、高速缓存或远程存储装置)中的指令序列的微处理器。
被执行以实现实施例的例程可以被实现为操作系统或被称为“计算机程序”的特定应用、部件、程序、对象、模块或指令序列的一部分。计算机程一般包含在计算机中的各种存储器和存储装置中在各种时间设置的一或多个指令，并且当由计算机中的一或多个处理器读取和执行时，所述指令使计算机执行执行涉及各个方面的元件所必需的操作。
机器可读介质可用于存储软件和数据，当由数据处理系统执行时，所述软件和数据使系统执行各种方法。可执行软件和数据可以存储在各种位置，包括例如ROM、易失性RAM、非易失性存储器和/或高速缓存。此软件和/或数据的部分可以存储在这些存储装置中的任何一个中。此外，可以从集中式服务器或对等网络获得数据和指令。数据和指令的不同部分可以在不同时间和不同通信会话或相同通信会话中从不同的集中式服务器和/或对等网络获得。数据和指令可以在执行应用程序之前全部获得。可替换地，当需要执行时，可以及时地动态地获得数据和指令的部分。因此，不要求数据和指令在特定的时刻完全在机器可读介质上。
计算机可读介质的实例包括但不限于非暂时性,可记录和不可记录型介质(例如，易失性和非易失性存储器装置、只读存储器(ROM)、随机存取存储器(RAM)、闪存装置、软盘和其它可移动盘)，磁盘存储介质，光存储介质(例如，光盘只读存储器(CD ROM)，数字通用盘(DVD)等)等。计算机可读介质可以存储指令。
指令还可以呈现在用于电、光、声或其它形式的传播信号，例如载波、红外信号、数字信号等的数字和模拟通信链路中，然而，诸如载波、红外信号、数字信号等的传播信号不是有形的机器可读介质并且不被配置成存储指令。
通常，机器可读介质包含以机器(例如，计算机、网络装置、个人数字助理、制造工具、具有一组一或多个处理器的任何装置等)可访问的形式提供(即存储和/或输送)信息的任何机制。
在各种实施例中，硬连线电路可与软件指令组合使用以实现所述技术。因此，这些技术既不限于硬件电路和软件的任何特定组合，也不限于由数据处理系统执行的指令的任何特定源。
上面的描述和附图是说明性的，并不构成限制。描述了许多具体细节以提供透彻的理解。然而，在某些情况下，没有描述公知的或常规的细节以避免使描述模糊。本公开中对一个实施例或实施例的引用不一定是对同一实施例的引用；并且，此些参考意味着至少一个。
在前面的说明书中，已经参考其特定的示例性实施例描述了本公开。显然，在不脱离以下权利要求中阐述的更宽的精神和范围的情况下，可以对其进行各种修改。因此，说明书和附图被认为是说明性的而不是限制性的。

Claims (20)

1.一种集成电路，其包括：
具有字线和位线的第一忆阻器的交叉开关阵列，所述第一忆阻器被配置成将施加在所述字线上的电压转换成所述位线中的电流；
分别连接到所述位线的第二忆阻器，所述第二忆阻器被配置成控制所述位线中的所述电流中的脉冲，其中所述第二忆阻器分别具有阈值，并且其中当流过所述第二忆阻器中的每个相应忆阻器的电流达到所述相应忆阻器的阈值时，所述相应忆阻器减小所述相应忆阻器的电阻，以引起所述电流中的脉冲；以及
电流电平检测器，所述电流电平检测器连接到所述第二忆阻器且被配置成确定所述位线中的所述电流是否具有对应于达到所述第二忆阻器的阈值的电平，且基于确定所述位线中的所述电流是否具有对应于达到所述第二忆阻器的阈值的电平而生成脉冲神经元的输出脉冲。
2.根据权利要求1所述的集成电路，其中在不使用模数转换器来测量所述位线中的电流的情况下生成表示所述输出脉冲的数字数据。
3.根据权利要求2所述的集成电路，其中根据脉冲神经元的激活水平阈值对所述第二忆阻器的所述阈值进行编程。
4.根据权利要求3所述的集成电路，其中根据脉冲神经元对所述第一忆阻器的电阻进行编程。
5.根据权利要求4所述的集成电路，其中所述第一忆阻器中的每一个连接在所述字线中的相应字线和所述位线中的相应位线之间，以将所述相应字线上的电压转换为流过所述相应位线的电流的一部分。
6.根据权利要求4所述的集成电路，其还包括：
脉冲编码器，所述脉冲编码器被配置成根据输入数据生成输入脉冲且根据所述输入脉冲将所述电压施加在所述交叉开关阵列的所述字线上。
7.根据权利要求4所述的集成电路，其还包括：
路由逻辑，所述路由逻辑耦合到数字通信网络并被配置成接收输入脉冲数据并提供表示所述输出脉冲的所述数字数据。
8.一种方法，其包括：
通过第一忆阻器的交叉开关阵列将施加在所述交叉开关阵列的字线上的多个电压转换成所述交叉开关阵列的位线中的电流；
通过分别连接到所述位线的第二忆阻器来控制在所述位线中的所述电流中的脉冲，其中所述第二忆阻器分别具有阈值，并且其中当流过所述第二忆阻器中的每个相应忆阻器的电流达到所述相应忆阻器的阈值时，所述相应忆阻器减小所述相应忆阻器的电阻以引起所述电流中的脉冲；
通过连接到所述第二忆阻器的电流电平检测器确定所述位线中的电流是否具有对应于达到所述第二忆阻器的阈值的电平；以及
基于确定所述位线中的所述电流是否具有对应于达到所述第二忆阻器的阈值的电平，生成脉冲神经元的输出脉冲。
9.根据权利要求8所述的方法，其中在不使用模数转换器来测量所述位线中的电流的情况下生成表示所述输出脉冲的数字数据。
10.根据权利要求9所述的方法，其还包括：
根据脉冲神经元的激活水平阈值对所述第二忆阻器的所述阈值进行编程。
11.根据权利要求10所述的方法，其还包括：
根据脉冲神经元对所述第一忆阻器的电阻进行编程。
12.根据权利要求11所述的方法，其中所述交叉开关阵列的所述位线中的每个相应位线对由耦合在所述交叉开关阵列的所述相应位线与所述字线之间的所述第一忆阻器的子集所生成的电流求和。
13.根据权利要求11所述的方法，其还包括：
根据输入数据生成输入脉冲；以及
根据所述输入脉冲在所述交叉开关阵列的所述字线上施加所述电压。
14.根据权利要求11所述的方法，其中所述交叉开关阵列是第一交叉开关阵列；且所述方法还包括：
将表示所述输出脉冲的所述数字数据作为输入输送到第三忆阻器的第二交叉开关阵列。
15.一种装置，其包括：
集成电路管芯；
配置在所述集成电路管芯上的数字通信网络；
配置在所述集成电路管芯上的多个瓦片，所述瓦片中的每一个包括：
多个字线；
多个位线；
第一忆阻器，所述第一忆阻器各自耦合在所述多个字线中的相应字线和所述多个位线中的相应位线之间，以将施加在所述相应字线上的电压转换成在所述相应位线中收集的电流的一部分；
分别连接到所述位线的第二忆阻器，所述第二忆阻器被配置成控制所述位线中的所述电流中的脉冲，其中所述第二忆阻器分别具有阈值，并且其中当流过所述第二忆阻器中的每个相应忆阻器的电流达到所述相应忆阻器的的阈值时，所述相应忆阻器减小所述相应忆阻器的电阻，以引起所述电流中的脉冲；
电流电平检测器，所述电流电平检测器分别连接到所述第二忆阻器且被配置成确定所述位线中的所述电流是否具有对应于达到所述第二忆阻器的阈值的电平，且基于确定所述位线中的所述电流是否具有对应于达到所述第二忆阻器的阈值的电平而生成脉冲神经元的输出脉冲；以及
耦合到所述数字通信网络的路由逻辑，用于接收指定要在所述字线上施加的电压的输入数据，并提供表示所述输出脉冲的输出数据。
16.根据权利要求15所述的装置，其中所述瓦片中的每一个不含有被配置成测量所述位线中的电流的模数转换器。
17.根据权利要求16所述的装置，其中根据脉冲神经元的激活水平阈值对所述第二忆阻器的所述阈值进行编程；并且根据脉冲神经元对所述第一忆阻器的电阻进行编程。
18.根据权利要求17所述的装置，其中所述输出数据标识多个脉冲列，所述脉冲列中的每一个在多个时刻标识位线中存在或不存在脉冲。
19.根据权利要求17所述的装置，其还包括：
脉冲编码器，所述脉冲编码器被配置成根据输入数据生成脉冲列，其中所述脉冲列中的每一个在多个时刻标识存在或不存在脉冲。
20.根据权利要求17所述的装置，其还包括：
配置在所述集成电路管芯上的路由器，用于通过所述数字通信网络在所述瓦片之间路由脉冲列。
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