CN112714082A - 面向sv和goose通信的以太网芯片 - Google Patents

Abstract

本发明实施例提供一种面向SV和GOOSE通信的以太网芯片，属于工业以太网芯片技术领域。所述芯片包括：SV/GOOSE编解码模块，被设置为用于提供SV和GOOSE报文的硬件编解码功能；介质接入控制MAC控制器，被设置为用于提供SV/GOOSE/时间同步报文识别及深度过滤、报文发送/接收控制、差错检查功能；物理层PHY收发器，被设置为用于提供报文与传输介质之间的物理连接接口功能。本发明实施例适用于以太网中的数据交换。

Description

面向SV和GOOSE通信的以太网芯片

技术领域

本发明涉及工业以太网芯片技术领域，具体地涉及一种面向SV和GOOSE通信的以太网芯片。

背景技术

IEC61850标准是电力系统自动化领域唯一的全球通用标准，实现了智能变电站运转的规范、统一和透明。基于IEC61850标准的智能变电站是由站控层、间隔层、过程层设备和站控层网络、过程层网络组成“三层两网”的架构。其中，过程层网络包括GOOSE（GenericObject Oriented Substation Event，面向通用对象的变电站事件）网络和SV（SampledValue采样值）网络，主要采用100Mbps工业以太网或更高速度的光纤工业以太网进行间隔层和过程层设备之间的数据交换。

在相关技术中，基于FPGA（Field Programmable Gate Array，现场可编程门阵列）实现SV/GOOSE报文编解码及MAC（Media Access Control，介质接入控制）控制器功能，其中，SV/GOOSE报文编解码由FPGA的PS（Processing System，处理系统）侧实现，MAC控制器由PL（Progarmmable Logic，可编程逻辑）侧实现。SV/GOOSE报文的编解码实则由处理器运行软件代码实现，处理实时性远不及硬件逻辑。FPGA分别通过并行总线和标准MII(MediaIndependent Interface，介质无关接口)实现与上位机CPU和底层PHY芯片的通信，如图1所示，这种实现方式的产品形态一般为通信板插件，而通信板本身的布线资源开销大、串扰大。此外，电力应用对各层设备的时间同步要求不同，间隔层设备需要到达毫秒级精度，而过程层设备，由于主要传输采样值、跳闸等信息，需要达到微秒级的同步精度，现有的技术方案中的MAC控制器缺乏对时间同步报文类型识别、时戳处理及收发控制的支持，实现微秒级同步精度需要额外的软硬件开销和功耗消耗。

发明内容

本发明实施例的目的是提供一种面向SV和GOOSE通信的以太网芯片，支持SV/GOOSE报文硬件编解码，提高了通信实时性和模块集成度，降低了相关技术中芯片组合之间的串扰和运行功耗。

为了达到上述目的，本发明实施例提供了一种面向采样值SV和面向通用对象的变电站事件GOOSE通信的以太网芯片，其特征在于，包括：SV/GOOSE编解码模块，被设置为用于提供SV和GOOSE报文的硬件编解码功能；介质接入控制MAC控制器，被设置为用于提供SV/GOOSE/时间同步报文识别及深度过滤、报文发送/接收控制、差错检查功能；物理层PHY收发器，被设置为用于提供报文与传输介质之间的物理连接接口功能。

进一步地，所述MAC控制器与所述PHY收发器之间为介质无关接口。

进一步地，所述MAC控制器与所述SV/GOOSE编解码模块通过内部高速并行总线通信。

进一步地，所述深度过滤功能包括：MAC地址全集过滤、报文APPID过滤、重复/无效报文循环冗余码校验CRC比较过滤以及网络安全带宽流量过滤。

进一步地，所述芯片还包括：处理器，被配置为用于提供协议运行及进程调度服务，以及初始化配置所述芯片内的模块；存储器，被配置为用于存储协议栈固件并提供固件的更新，以及提供软件运行和数据输入输出的缓存功能；直接存储器访问DMA控制器，被配置为提供存储器与各模块缓存之间的数据交互；时钟模块，被配置为提供时钟信号；电源模块，被配置为提供电源；通信接口模块，被配置为用于提供所述芯片与上位机、外部设备之间的高速通信。

进一步地，所述通信接口模块包括：串行外设接口SPI接口、通用异步收发器UART接口、IIC接口、通用输入输出GPIO接口。

进一步地，所述存储器包括：FLASH存储器，被配置为内置协议栈固件，并通过以太网接口提供固件的更新；SRAM存储器，被配置为提供软件运行和数据输入输出的缓存功能。

进一步地，当所述芯片被上电时，所述处理器还被配置为接收上位机的控制指令，并对所述芯片内的所有模块进行初始化配置。

进一步地，在接收报文的过程中：所述PHY收发器还被配置为将所接收的报文解调、解码后，将解码后的报文传送至所述MAC控制器；所述MAC控制器还被配置为对所接受的报文进行拆帧、类型识别及深度过滤，并将报文类型为SV/GOOSE类型的报文传送至所述SV/GOOSE编解码模块；所述SV/GOOSE编解码模块还被配置为根据初始配置信息，对所述SV/GOOSE类型的报文进行硬件解码，并将解析后的数据存储至所述存储器中。

进一步地，在发送报文的过程中：所述处理器还被配置为控制所述DMA控制器，将来自上位机的待发送数据存储到所述SRAM存储器中；所述SV/GOOSE编解码模块还被配置为根据初始配置信息对所述SRAM存储器中数据进行SV或GOOSE报文格式的编码，并将编码后的报文传送至所述MAC控制器中；所述MAC控制器还被配置为对所述编码后的报文进行链路层报文组帧之后交由所述PHY收发器调制后发送至物理介质；所述PHY收发器还被配置为将来自所述MAC控制器的报文进行调制、编码后传送至物理介质。

通过上述技术方案，将SV/GOOSE编解码模块、MAC控制器及PHY收发器集成在单芯片上可以极大减少串扰，提高可靠性。另外，本发明实施例将SV/GOOSE编解码模块从现有的FPGA PS侧实现方式改为纯ASIC硬件实现，可将SV/GOOSE通信服务直接映射到芯片级的数据链路层，避免了其他各层的协议开销，最大限度地保证SV和GOOSE通信数据传输的实时性。

本发明实施例的其它特征和优点将在随后的具体实施方式部分予以详细说明。

附图说明

附图是用来提供对本发明实施例的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本发明实施例，但并不构成对本发明实施例的限制。在附图中：

图1是现有技术中基于FPGA将SV/GOOSE与MAC集成化的示意图；

图2是本发明实施例提供的一种面向SV和GOOSE通信的以太网芯片的结构示意图；

图3是本发明实施例提供的另一种面向SV和GOOSE通信的以太网芯片的结构示意图。

具体实施方式

以下结合附图对本发明实施例的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本发明实施例，并不用于限制本发明实施例。

从以太网的硬件角度来看，其是由CPU、MAC和PHY三部分组成。CPU、MAC和PHY并不是集成在同一个芯片内，由于PHY包含大量模拟器件，而MAC是典型的数字电路，考虑到芯片面积及模拟/数字混合架构的原因，最常见的结构是将MAC集成到CPU而PHY单独成片。此外，考虑到SV和GOOSE报文不同于IEC61850标准通信中的MMS（Multimedia MessagingService，多媒体短信服务）报文，其对于通信实时性和可靠性的极高要求，硬件化的SV/GOOSE报文编解码模块逐步取代软件解析方式成为必然趋势。

在相关技术中，将SV/GOOSE报文编解码模块与MAC控制器集成化之后，通过介质无关接口与PHY芯片通信，该技术手段除了存在通信板本身的布线资源开销大、串扰大的问题，还存在通信板对上位机和外围接口芯片有相应的性能要求和兼容性要求，设计时需充分考虑匹配性的问题。同时，其SV/GOOSE报文编解码是由FPGA的PS侧实现，MAC控制器由PL侧实现，SV/GOOSE报文的编解码实则由处理器运行软件代码实现，处理实时性远不及硬件逻辑。在另一种相关技术中，将MAC控制器与PHY芯片集成，由于该相关技术中传送的报文为MMS报文，而不是实时性要求极高的SV/GOOSE报文，因此其集成的MAC控制器为普通型，其将报文接收拆帧后，由处理器对报文进行网络层、传输层的非实时的解析、规约转换即可。而对于SV/GOOSE报文而言，数据传输仅涉及到OSI（Open Systems Interconnection，开放系统互连）通信模型中的物理层和数据链路层，为了保证最佳实时性，应通过逻辑模块进行硬件解析，而不是由处理器进行软件解析。此外，现有的技术方案中的MAC控制器缺乏对时间同步报文类型识别、时戳处理及收发控制的支持，实现微秒级同步精度需要额外的软硬件开销和功耗消耗。

因此，本发明实施例提供了如图2所示的一种面向SV和GOOSE通信的以太网芯片的结构示意图。如图2所示，所述芯片20包括：SV/GOOSE编解码模块21，被设置为用于提供SV和GOOSE报文的硬件编解码功能；MAC控制器22，被设置为用于提供SV/GOOSE/时间同步报文识别及深度过滤、报文发送/接收控制、差错检查等功能；PHY收发器23，被设置为用于提供报文与传输介质之间的物理连接接口功能。

在本发明实施例中将SV/GOOSE编解码模块、MAC控制器及PHY收发器集成在单芯片上可以极大减少串扰，提高可靠性。另外，本发明实施例将SV/GOOSE编解码模块从现有的FPGA PS侧实现方式改为纯ASIC硬件实现，可将SV/GOOSE通信服务直接映射到芯片级的数据链路层，避免了其他各层的协议开销，最大限度地保证SV和GOOSE通信数据传输的实时性。同时，相比现有FPGA方案，ASIC化的实现方案在硬件尺寸、功耗和成本方面具有明显优势，为二次设备就地化提供便利。

其中，所述MAC控制器与所述PHY收发器之间为MII，所述MAC控制器与所述SV/GOOSE编解码模块通过内部高速并行总线通信，例如通过内部32位并行总线通信。

另外，所述MAC控制器提供的所述深度过滤功能包括：MAC地址全集过滤、报文APPID过滤、重复/无效报文CRC（Cyclic Redundancy Check，循环冗余码校验）比较过滤以及网络安全带宽流量过滤。在本发明实施例中的MAC控制器支持报文类型识别和报文深度过滤功能，同时支持时间戳信息解析、记录及存储，可以支持时间同步对时报文的发送与接收，实现与局域网内其他节点亚微秒级的时间同步精度。

如图3所示，所述芯片还包括：

处理器24，可采用32位RISC（Reduced Instruction Set Computing，精简指令系统计算机）架构的CPU，被配置为用于提供协议运行及进程调度服务，以及初始化配置所述芯片内的模块。所述CPU提供较强计算能力的同时可以高效执行控制任务，增强芯片的可扩展性和易开发性，另外其可作为内核实现TCP（Transmission Control Protocol，传输控制协议）、UDP（User Datagram Protocol，用户数据报协议）、IP（Internet Protocol，互联网协议）、ARP（Address Resolution Protocol，地址解析协议）等以太网上层协议的功能，为上位机分载减流。

存储器，被配置为存储协议栈固件并提供固件的更新，以及提供软件运行和数据输入输出的缓存功能，包括FLASH存储器251，被配置为内置TCP、UDP、IP、ARP等协议栈固件，可通过UART或以太网接口实现对固件的更新；SRAM存储器252，被配置为提供软件运行和数据输入输出的缓存功能。

DMA（Direct Memory Access，直接存储器访问）控制器26，被配置为提供存储器与各模块缓存之间的数据交互。

时钟模块27，被配置为向所述芯片内的模块、总线提供时钟信号。

电源模块28，被配置为向所述芯片提供电源。

通信接口模块29，被配置为用于提供所述芯片与上位机、外部设备之间的高速通信。其中，所述通信接口模块包括SPI（Serial Peripheral Interface，串行外设接口）接口、UART（Universal Asynchronous Receiver Transmitter，通用异步收发器）接口、IIC接口、GPIO（General Purpose Input Output，通用输入输出）接口。其中，SPI接口用于提供所述芯片与上位机之间的数据交互。而其余UART接口、IIC接口、GPIO接口等，用于提供所述芯片与外设之间的通信。

通过本发明实施例，将SV/GOOSE编解码模块用纯硬件逻辑实现，代替原有的通过FPGA PS侧软件处理，可大幅提升SV/GOOSE报文通信的实时性和可靠性。同时，将SV/GOOSE编解码模块、MAC控制器与PHY收发器进行单芯片化集成，可减小芯片组合带来的累积误差，降低芯片间的串扰，减小硬件尺寸的同时降低整体运行功耗。另外，本发明实施例支持报文类型识别和报文深度过滤功能，同时支持时间戳信息解析、记录及存储，可以支持时间同步对时报文的发送与接收，实现与局域网内其他节点亚微秒级的时间同步精度，为通信系统节省因同步操作而需额外消耗的软硬件开销和功耗。而且，本发明实施例通过内置CPU实现SV/GOOSE编解码模块、MAC控制器、PHY收发器等模块的管理配置，同时支持TCP、UDP、IP、ARP等以太网上层协议栈的运行，为上位机卸载减负。

下面详细描述本发明实施例的面向SV和GOOSE通信的以太网芯片的实现方法。其中，当所述芯片被上电时，所述处理器还被配置为通过高速串行总线接口接收上位机的控制指令，并通过内部高速并行总线对所述芯片内的所有模块进行初始化配置。

在接收报文的过程中，所述PHY收发器被配置为将所接收的报文解调、解码后，将解码后的报文传送至所述MAC控制器。所述MAC控制器还被配置为对所接受的报文进行拆帧、类型识别及深度过滤。深度过滤包括MAC地址全集过滤、报文APPID过滤、重复/无效报文CRC比较过滤、网络安全带宽流量过滤等。类型识别包括对SV、GOOSE、时间同步报文的识别，如果是SV/GOOSE报文，则直接执行深度过滤全流程；如果是时间同步报文，则需要对报文时间戳信息进行解析、记录及存储后，仅做MAC地址过滤和网络安全带宽流量过滤；所述SV/GOOSE编解码模块还被配置为根据初始配置信息，对经所述MAC控制器识别为SV、GOOSE类型的报文进行硬件解码，同时向DMA发起中断，将解析后的数据存储至所述SRAM中，待上位机响应中断请求或者定时取数。此后，可由CPU运行TCP/IP协议栈固件对数据包进一步做网络层和传输层的解析和拆帧，至此，可向上位机CPU发送中断请求取走数据或将接收数据存储在SRAM中，待上位机定时取数。

在发送报文的过程中，所述处理器还被配置为控制所述DMA控制器，将来自上位机的待发送数据通过内部高速并行总线存储到所述SRAM存储器中，本地CPU启动运行存储在FLASH中的TCP/IP协议栈固件，对数据包进行传输层、网络层组帧，之后交由SV/GOOSE编解码模块和MAC控制器处理；所述SV/GOOSE编解码模块被配置为根据初始配置信息对所述SRAM存储器中数据进行SV或GOOSE报文格式的编码，并将编码后的报文传送至所述MAC控制器中；所述MAC控制器还被配置为对经所述SV/GOOSE编解码模块编码后的报文进行链路层报文格式的组帧之后通过MII传送至PHY收发器调制后发送至物理介质；此外，所述MAC控制器还可直接接收来自上位机的时间同步数据和对时命令，经过逻辑处理将本地时间信息插入至时间同步报文中交由PHY收发器调制后发送至物理介质，完成和对端设备的同步对时交互；所述PHY收发器被配置为将来自MAC控制器的报文进行调制、编码后传送至物理介质。

本领域内的技术人员应明白，本申请的实施例可提供为方法、系统、或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质（包括但不限于磁盘存储器、CD-ROM、光学存储器等）上实施的计算机程序产品的形式。

本申请是参照根据本申请实施例的方法、设备（系统）、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和／或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和／或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。

在一个典型的配置中，计算设备包括一个或多个处理器 (CPU)、输入/输出接口、网络接口和内存。

存储器可能包括计算机可读介质中的非永久性存储器，随机存取存储器(RAM)和/或非易失性内存等形式，如只读存储器(ROM)或闪存(flash RAM)。存储器是计算机可读介质的示例。

计算机可读介质包括永久性和非永久性、可移动和非可移动媒体可以由任何方法或技术来实现信息存储。信息可以是计算机可读指令、数据结构、程序的模块或其他数据。计算机的存储介质的例子包括，但不限于相变内存 (PRAM)、静态随机存取存储器 (SRAM)、动态随机存取存储器 (DRAM)、其他类型的随机存取存储器 (RAM)、只读存储器 (ROM)、电可擦除可编程只读存储器 (EEPROM)、快闪记忆体或其他内存技术、只读光盘只读存储器(CD-ROM)、数字多功能光盘 (DVD) 或其他光学存储、磁盒式磁带，磁带磁磁盘存储或其他磁性存储设备或任何其他非传输介质，可用于存储可以被计算设备访问的信息。按照本文中的界定，计算机可读介质不包括暂存电脑可读媒体 (transitory media)，如调制的数据信号和载波。

还需要说明的是，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、商品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括要素的过程、方法、商品或者设备中还存在另外的相同要素。

以上仅为本申请的实施例而已，并不用于限制本申请。对于本领域技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本申请的权利要求范围之内。

Claims (10)

1.一种面向采样值SV和面向通用对象的变电站事件GOOSE通信的以太网芯片，其特征在于，包括：

SV/GOOSE编解码模块，被设置为用于提供SV和GOOSE报文的硬件编解码功能；

介质接入控制MAC控制器，被设置为用于提供SV/GOOSE/时间同步报文识别及深度过滤、报文发送/接收控制、差错检查功能；

物理层PHY收发器，被设置为用于提供报文与传输介质之间的物理连接接口功能。

2.根据权利要求1所述的以太网芯片，其特征在于，所述MAC控制器与所述PHY收发器之间为介质无关接口。

3.根据权利要求1所述的以太网芯片，其特征在于，所述MAC控制器与所述SV/GOOSE编解码模块通过内部高速并行总线通信。

4.根据权利要求1所述的以太网芯片，其特征在于，所述深度过滤功能包括：MAC地址全集过滤、报文APPID过滤、重复/无效报文循环冗余码校验CRC比较过滤以及网络安全带宽流量过滤。

5.根据权利要求1所述的以太网芯片，其特征在于，所述芯片还包括：

处理器，被配置为用于提供协议运行及进程调度服务，以及初始化配置所述芯片内的模块；

存储器，被配置为用于存储协议栈固件并提供固件的更新，以及提供软件运行和数据输入输出的缓存功能；

直接存储器访问DMA控制器，被配置为提供存储器与各模块缓存之间的数据交互；

时钟模块，被配置为提供时钟信号；

电源模块，被配置为提供电源；

通信接口模块，被配置为用于提供所述芯片与上位机、外部设备之间的高速通信。

6.根据权利要求5所述的以太网芯片，其特征在于，所述通信接口模块包括：串行外设接口SPI接口、通用异步收发器UART接口、IIC接口、通用输入输出GPIO接口。

7.根据权利要求5所述的以太网芯片，其特征在于，所述存储器包括：

FLASH存储器，被配置为内置协议栈固件，并通过以太网接口提供固件的更新；

SRAM存储器，被配置为提供软件运行和数据输入输出的缓存功能。

8.根据权利要求5所述的以太网芯片，其特征在于，当所述芯片被上电时，所述处理器还被配置为接收上位机的控制指令，并对所述芯片内的所有模块进行初始化配置。

9.根据权利要求5所述的以太网芯片，其特征在于，在接收报文的过程中：

所述PHY收发器还被配置为将所接收的报文解调、解码后，将解码后的报文传送至所述MAC控制器；

所述MAC控制器还被配置为对所接受的报文进行拆帧、类型识别及深度过滤，并将报文类型为SV/GOOSE类型的报文传送至所述SV/GOOSE编解码模块；

所述SV/GOOSE编解码模块还被配置为根据初始配置信息，对所述SV/GOOSE类型的报文进行硬件解码，并将解析后的数据存储至所述存储器中。

10.根据权利要求7所述的以太网芯片，其特征在于，在发送报文的过程中：

所述处理器还被配置为控制所述DMA控制器，将来自上位机的待发送数据存储到所述SRAM存储器中；

所述SV/GOOSE编解码模块还被配置为根据初始配置信息对所述SRAM存储器中数据进行SV或GOOSE报文格式的编码，并将编码后的报文传送至所述MAC控制器中；

所述MAC控制器还被配置为对所述编码后的报文进行链路层报文组帧之后交由所述PHY收发器调制后发送至物理介质；

所述PHY收发器还被配置为将来自所述MAC控制器的报文进行调制、编码后传送至物理介质。

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