CN112685003A - 一种用于获取同源密码的模乘结果的运算装置 - Google Patents

Abstract

本申请公开了一种用于获取同源密码的模乘结果的运算装置，包括数据获取单元、数据处理单元、乘加单元、约简单元以及后处理单元，数据获取单元被配置为获取待处理的有限数域F_a和F_b，乘加单元被配置为对所述有限数域F_a和F_b执行乘加计算，得到乘加计算结果F_c，约简单元被配置为对所述乘加计算结果Fc执行约简计算，得到约简结果，后处理单元被配置为对所述约简结果执行后处理操作，得到模乘结果。通过并行计算约简结果，提升运算速度，降低运算延时，解决现有运算装置延时高、运算速度过慢的问题。

Description

一种用于获取同源密码的模乘结果的运算装置

技术领域

本申请涉及密码学技术领域，尤其涉及一种用于获取同源密码的模乘结果的运算装置。

背景技术

如今，公钥密码学是互联网安全的基础，允许双方在不需要提前交换密钥信息的情况下也能安全通信。

目前所有广泛应用的有限域运算系统均是基于大整数因式分解困难(比如RivestShamir Adleman，即RSA算法系统)或者是在某些群中计算离散对数困难(比如Ellipticcurve cryptography，即ECC算法系统))来实现的。由于ECC算法系统在同样安全级别的前提下比RSA算法系统占用资源更少，其在公钥密码系统中地位越来越重要。但是在量子计算机的计算资源下，ECC算法或RSA算法系统均无法提供很好的安全保障。同时还存在算法复杂度高、运算速度过慢以及延时高的缺点。

发明内容

本申请提供了一种用于获取同源密码的模乘结果的运算装置，以解决现有运算装置延时高、运算速度过慢的问题。

本申请公开了一种用于获取同源密码的模乘结果的运算装置，包括数据获取单元、数据处理单元、乘加单元、约简单元以及后处理单元：

获取有限数域F_a和F_b；更为具体的是，所述F_a和F_b通过对待处理的同源密码处理后得到；

乘加单元被配置为对所述有限数域F_a和F_b执行乘加计算，得到乘加计算结果F_c；

所述将所述有限数域F_a和F_b输入到乘加单元，得到乘加计算结果F_c，具体计算过程为：

所述乘加单元应用Karatsuba算法进行计算。

约简单元被配置为对所述乘加计算结果Fc执行约简计算，得到约简结果，所述约简结果包括商q_i和余数r_i，其中i＝(0.1.2...n-1)；

所述约简单元由若干个约简计算模块并联组成，每个所述约简计算模块均包括第一数据选择器、第一乘法器、第一加法器、第二乘法器以及第二加法器；

所述第一乘法器的输出端与所述第二乘法器的输入端连接；

所述第二乘法器的输出端与所述第一加法器的输入端连接；

所述第一加法器的输出端与所述第二加法器的输入端连接；

后处理单元被配置为对所述约简结果执行后处理操作，得到模乘结果。

所述第一数据选择器被配置为对所述乘加结果F_C进行判断；

若F_c的位数大于预设位数，则将高位乘加结果c_h输入到所述第一乘法器；

若F_c的位数小于预设位数，则将低位乘加结果c_l输入到所述第二加法器；

所述第一乘法器被配置为将所述高位乘加结果c_h的高位与相乘,得到运算结果t；

所述高位乘加结果c_h的高位为

λ＝[2^2w+γ+1/R]；

其中F_c∈[0,2^2w+r],

w₁+w₂＝w,

所述第二乘法器被配置为将来自第一乘法器的所述运算结果t，进行移位操作，得到商q_i，并将所述商q_i发送到所述第一加法器；

所述第一加法器被配置为对所述计算结果进行幂方操作，得到余数r_i，并将所述余数r_i输入到所述第二加法器；

第二加法器被配置为对所述余数r_i进行判断；

若r_i大于等于R'，则r_i＝r_i-R',q_i＝q_i+1；

若r_i小于R'，则将r_i与所述低位乘加结果c_l进行叠加，得到约简结果，所述约简结果包含商q和余数r。

所述后处理单元包括若干个第二数据选择器和一个第三加法器；

所述第二数据选择器的输出端并联连接所述第三加法器的输入端。

所述第二数据选择器被配置为分别获取所述约简结果，并行计算；

若r_i大于R，c_i＝r_i-R,r_i+1＝r_i+1+1；

若r_i小于R，得到输出结果；

所述第二数据选择器还被配置为分别获取所述约简结果，并行计算；

判断r_n-1是否大于f'·R；将所述判断结果输出到所述第三加法器；

所述第三加法器计算还被配置为：

若r_n-1大于f'·R，c_n-1＝r_n-1-f'·R，c₀＝c₀+1；

若r_n-1小于f'·R，输出模乘结果。

由以上技术方案可知，本申请提供了一种用于获取同源密码的模乘结果的运算装置，包括数据获取单元、数据处理单元、乘加单元、约简单元以及后处理单元，数据获取单元被配置为获取待处理的有限数域F_a和F_b，乘加单元被配置为对所述有限数域F_a和F_b执行乘加计算，得到乘加计算结果F_c，约简单元被配置为对所述乘加计算结果Fc执行约简计算，得到约简结果，后处理单元被配置为对所述约简结果执行后处理操作，得到模乘结果。通过并行计算约简结果，提升运算速度，降低运算延时，解决现有运算装置延时高、运算速度过慢的问题。

附图说明

为了更清楚地说明本申请的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本申请的一种用于同源密码的超低延时有限域运算方法的工作示意图；

图2为本申请的所述约简单元的架构示意图；

图3为本申请的所述约简计算模块的架构示意图；

图4为本申请的所述后处理单元的架构示意图；

图5为本申请的所述获取同源密码的模乘结果的运算装置的算法示意图。

具体实施方式

下面将详细地对实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下实施例中描述的实施方式并不代表与本申请相一致的所有实施方式。仅是与权利要求书中所详述的、本申请的一些方面相一致的系统和方法的示例。

如图1所示，一种用于获取同源密码的模乘结果的运算装置，包括数据获取单元、数据处理单元、乘加单元、约简单元以及后处理单元：

数据获取单元被配置为获取有限数域F_a和F_b，所述有限数域F_a和F_b为通过对待处理同源密码进行处理后得到；

乘加单元被配置为对所述有限数域F_a和F_b执行乘加计算，得到乘加计算结果F_c；

所述有限数域F_a和F_b的数据格式为：

其中0＜i＜n-1；

a_i∈[0,R-1]，a_n-1∈[0,f'R-1]，a₀∈[0,R]；

b_i∈[0,R-1]，b_n-1∈[0,f'R-1]，b₀∈[0,R]；

a和b为素数，e_A和e_B为正整数，α和β为正整数，

所述将所述有限数域F_a和F_b输入到乘加单元，得到乘加计算结果F_c，具体计算过程为：

所述乘加单元应用Karatsuba算法进行计算。更为具体的是，通过使用karastuba乘法，可以使得本申请的运算装置的运算复杂度有效降低。

约简单元被配置为对所述乘加计算结果Fc执行约简计算，得到约简结果，所述约简结果包括商q_i和余数r_i，其中i＝(0.1.2...n-1)；

如图2所示，所述约简单元由若干个约简计算模块并联组成，更为具体的是，图中所示IBR_i(0≤i≤n)和SIBR_i(0≤i≤n)均为互相并联的所述约简计算模块，如图3所示，每个所述约简计算模块均包括第一数据选择器、第一乘法器、第一加法器、第二乘法器以及第二加法器；

所述第一乘法器的输出端与所述第二乘法器的输入端连接；

所述第二乘法器的输出端与所述第一加法器的输入端连接；

所述第一加法器的输出端与所述第二加法器的输入端连接；

所述第一数据选择器被配置为对所述乘加结果F_C进行判断；

若F_c的位数大于预设位数，则将高位乘加结果c_h输入到所述第一乘法器；

若F_c的位数小于预设位数，则将低位乘加结果c_l输入到所述第二加法器；

所述第一乘法器被配置为将所述高位乘加结果c_h的高位与相乘,得到运算结果t；

所述高位乘加结果c_h的高位为

λ＝[2^2w+γ+1/R]；

其中F_c∈[0,2^2w+r],

w₁+w₂＝w,

所述第二乘法器被配置为将来自第一乘法器的所述运算结果t，进行移位操作，得到商q_i，并将所述商q_i发送到所述第一加法器；

所述第一加法器被配置为对所述计算结果进行幂方操作，得到余数r_i，并将所述余数r_i输入到所述第二加法器；

第二加法器被配置为对所述余数r_i进行判断；

若r_i大于等于R'，则r_i＝r_i-R',q_i＝q_i+1；

若r_i小于R'，则将r_i与所述低位乘加结果c_l进行叠加，得到约简结果，所述约简结果包含商q和余数r。

更为具体的是，通过若干个约简计算模块并行处理数据，能够有效减少延时，降低复杂度。

所述约简计算模块的功能为求解R除以c_i的余数r_i和q_i，其中c_i来自所述乘加单元，R为预设常数，更为具体的是计算过程为：

将c分为高位c_H和低位c_L,其中c_L的位宽w₁为R中因子2的数量，c_H的位宽为w-w₁，w为R的总位宽。c_L可以直接拿来当输入余数部分的低位，而c_H将会用于计算S2。

通过令c_H的高位(即

)与λ相乘，其中

γ＝log₂ c-2ω+1，更为具体的是，通过利用多阶karastuba法减少硬件资源消耗。得到的乘法结果右移2^w+γ+3位后得到商的可能结果q。

通过对q的低位(即

)与r-R'相乘，利用karastuba法优化，得到乘法结果t₁。

在硬件中，对模2中进行幂方操作。

计算r-R'和q+1，只是通过判断r-R'的正负来决定最终的输出结果。此时商数q已经求出来，只要余数的高位和低位拼接起来就可以得到r的最终结果。从硬件上来看，如果不插流水线，整个所述约简计算模块的关键路径为两个乘法器和两个加法器，而本发明可以通过插入流水线可以对时钟频率进行有效提高。

后处理单元被配置为对所述约简结果执行后处理操作，得到模乘结果。

所述第一数据选择器被配置为对所述乘加结果F_C进行判断；

若F_c的位数大于预设位数，则将高位乘加结果c_h输入到所述第一乘法器；

若F_c的位数小于预设位数，则将低位乘加结果c_l输入到所述第二加法器；

所述第一乘法器被配置为将所述高位乘加结果c_h的高位与相乘,得到运算结果t；

所述高位乘加结果c_h的高位为

λ＝[2^2w+γ+1/R]；

其中F_c∈[0,2^2w+r],

w₁+w₂＝w,

所述第二乘法器被配置为将来自第一乘法器的所述运算结果t，进行移位操作，得到商q_i，并将所述商q_i发送到所述第一加法器；

所述第一加法器被配置为对所述计算结果进行幂方操作，得到余数r_i，并将所述余数r_i输入到所述第二加法器；

第二加法器被配置为对所述余数r_i进行判断；

若r_i大于等于R'，则r_i＝r_i-R',q_i＝q_i+1；

若r_i小于R'，则将r_i与所述低位乘加结果c_l进行叠加，得到约简结果，所述约简结果包含商q和余数r。

如图4所示，所述后处理单元包括若干个第二数据选择器和一个第三加法器；

所述第二数据选择器的输出端并联连接所述第三加法器的输入端。

所述第二数据选择器被配置为分别获取所述约简结果，并行计算；

判断r_i是否大于R；将所述判断结果输出到所述第三加法器。

所述第三加法器计算被配置为：

若r_i大于R，c_i＝r_i-R,r_i+1＝r_i+1+1；

若r_i小于R，得到输出结果；

所述第二数据选择器还被配置为分别获取所述约简结果，并行计算；

判断r_n-1是否大于f'·R；将所述判断结果输出到所述第三加法器；

所述第三加法器计算还被配置为：

若r_n-1大于f'·R，c_n-1＝r_n-1-f'·R，c₀＝c₀+1

若r_n-1小于f'·R，输出模乘结果。

更为具体的是，所述后处理单元的工作过程为：约简部分算出来的结果c₀～c_n-2可能会略大于R，c_n-1可能会略大于f'·R，而后处理部分的功能就是使c₀～c_n-1在正确的范围内。

其具体过程为：

并行计算所有可能的值，即r₀-R,r₁-R,r₁-R+1,...r_n-1-f'·R,r_n-1-f'·R+1。通过多级数据选择器，即上一级MUX的输出决定下一级MUX的选择信号。例如，通过r₀-R的符号位传到下一级MUX，如果r₀≥R,则下一级MUX判断r₁-R+1的符号，进一步确定c₁为r₁-R+1还是r₁+1，并将r₁-R+1的符号位传到下一级MUX。如果r₀＜R,则下一级判断r₁-R的符号，进一步确定c₁为r₁-R还是r₁，并将r₁-R的符号位传到下一级MUX。依此类推，在最后通过r_n-1-f'·R或r_n-1-f'·R+1的符号位进行判断，若满足要求，r₀或者r₀-R进行加一运算。通过应用这种架构，关键路径只有一个加法器和n+1个数据选择器，而数据选择器所需要的延时极短，有效降低模乘运算的延时，提高吞吐量。

如图5所示，图5为本申请的所述获取同源密码的模乘结果的运算装置的算法示意图。具体工作过程为：将所述有限数域F_a和F_b输入到乘加单元，得到乘加计算结果F_c，将所述乘加计算结果F_c输入到所述约简单元，约简单元被配置为对所述乘加计算结果Fc执行约简计算，得到约简结果，所述约简结果为乘加结果F_c除以预设实数R，得到的商q_i和余数r_i后处理单元被配置为对所述约简结果执行后处理操作，得到模乘结果。

为了与以前的SIKE协议作比较，通过对NIST安全等级为5的SIKEp751，在XilinxVirtex-7xc7vx690tffg1157-3的设备上进行综合测试。采用相同的同源密码，使用所述用于获取同源密码的模乘结果的运算装置与现有的蒙哥马利运算装置进行比较，结果如表1所示。

表1：运算结果对比表

如表1所示，本申请的运算装置的吞吐量是蒙哥马利运算装置的十倍以上。而且在延时方面，本申请的运算装置的延时周期为16，相比于蒙哥马利运算装置少了一个数量级以上，更短的延时意味着本申请能够比蒙哥马利运算装置更快计算出模乘的结果。具有高吞吐量，低延时的优点。

由以上技术方案可知，本申请提供了一种用于获取同源密码的模乘结果的运算装置，包括数据获取单元、数据处理单元、乘加单元、约简单元以及后处理单元，数据获取单元被配置为获取待处理的同源密码，数据处理单元被配置为根据所述同源密码，获取有限数域F_a和F_b，乘加单元被配置为对所述有限数域F_a和F_b执行乘加计算，得到乘加计算结果F_c，约简单元被配置为对所述乘加计算结果Fc执行约简计算，得到约简结果，后处理单元被配置为对所述约简结果执行后处理操作，得到模乘结果。通过并行计算约简结果，提升运算速度，降低运算延时，解决现有运算装置延时高、运算速度过慢的问题。

尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (7)

1.一种用于获取同源密码的模乘结果的运算装置，其特征在于，包括数据获取单元、乘加单元、约简单元以及后处理单元：

数据获取单元被配置为获取待处理的有限数域F_a和F_b；

乘加单元被配置为对所述有限数域F_a和F_b执行乘加计算，得到乘加计算结果F_c；

约简单元被配置为对所述乘加计算结果Fc执行约简计算，得到约简结果，所述约简结果包括商q_i和余数r_i，其中i＝(0.1.2...n-1)；

所述约简单元由若干个约简计算模块并联组成，每个所述约简计算模块均包括第一数据选择器、第一乘法器、第一加法器、第二乘法器以及第二加法器；

所述第一乘法器的输出端与所述第二乘法器的输入端连接；

所述第二乘法器的输出端与所述第一加法器的输入端连接；

所述第一加法器的输出端与所述第二加法器的输入端连接；

后处理单元被配置为对所述约简结果执行后处理操作，得到模乘结果。

2.根据权利要求1所述的用于获取同源密码的模乘结果的运算装置，其特征在于，所述将所述有限数域F_a和F_b输入到乘加单元，得到乘加计算结果F_c，具体计算过程为：

3.根据权利要求1所述的用于获取同源密码的模乘结果的运算装置，其特征在于，所述乘加单元应用Karatsuba算法进行计算。

4.根据权利要求1所述的用于获取同源密码的模乘结果的运算装置，其特征在于，所述第一数据选择器被配置为对所述乘加结果F_C进行判断；

若F_c的位数大于预设位数，则将高位乘加结果c_h输入到所述第一乘法器；

若F_c的位数小于预设位数，则将低位乘加结果c_l输入到所述第二加法器；

所述第一乘法器被配置为将所述高位乘加结果c_h的高位与相乘,得到运算结果t；

所述高位乘加结果c_h的高位为

λ＝[2^2w+γ+1/R]；

其中F_c∈[0,2^2w+r],

所述第二乘法器被配置为将来自第一乘法器的所述运算结果t，进行移位操作，得到商q_i，并将所述商q_i发送到所述第一加法器；

所述第一加法器被配置为对所述计算结果进行幂方操作，得到余数r_i，并将所述余数r_i输入到所述第二加法器；

第二加法器被配置为对所述余数r_i进行判断；

若r_i大于等于R'，则r_i＝r_i-R',q_i＝q_i+1；

若r_i小于R'，则将r_i与所述低位乘加结果c_l进行叠加，得到约简结果，所述约简结果包含商q和余数r。

5.根据权利要求1所述的用于获取同源密码的模乘结果的运算装置，其特征在于，所述后处理单元包括若干个第二数据选择器和一个第三加法器；

所述第二数据选择器的输出端并联连接所述第三加法器的输入端。

6.根据权利要求5所述的用于获取同源密码的模乘结果的运算装置，其特征在于，所述第二数据选择器被配置为分别获取所述约简结果，并行计算；

判断r_i是否大于R；将所述判断结果输出到所述第三加法器。

7.根据权利要求6所述的用于获取同源密码的模乘结果的运算装置，其特征在于，所述第三加法器计算被配置为：

若r_i大于R，c_i＝r_i-R,r_i+1＝r_i+1+1；

若r_i小于R，得到输出结果；

所述第二数据选择器还被配置为分别获取所述约简结果，并行计算；

判断r_n-1是否大于f'·R；将所述判断结果输出到所述第三加法器；

所述第三加法器计算还被配置为：

若r_n-1大于f'·R，c_n-1＝r_n-1-f'·R，c₀＝c₀+1；

若r_n-1小于f'·R，输出模乘结果。

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