CN112559395A - 基于双Soc存储系统异常处理机制的继电保护装置及方法 - Google Patents

Abstract

本发明公开了一种基于双Soc存储系统异常处理机制的继电保护装置及方法，该装置包括第一多核Soc芯片、第二多核Soc芯片、第一DDR存储单元、第二DDR存储单元和存储数据校验模块，双SOC芯片存储系统对等设计相互独立，有效避免了任一存储芯片异常故障导致保护装置误动，极大提高保护装置整体可靠性。采用存储芯片硬件ECC功能结合存储数据校验模块软件检测的模式实现继电保护存储系统出现单位翻转、多位翻转和多单元翻转异常检测与恢复，有效解决继电保护设备存储异常导致保护功能失效的问题，提高系统可靠性。

Description

基于双Soc存储系统异常处理机制的继电保护装置及方法

技术领域

本发明涉及一种基于双Soc存储系统异常处理机制的继电保护装置及方法，属于电力系统继电保护技术领域。

背景技术

继电保护装置是保护电网可靠运行的重要组成部分，能反映电力系统中电气元件发生故障或不正常运行状态，并动作于断路器跳闸或发出信号，要求能可靠、迅速、有选择性地将故障元件从电力系统中切除，使故障元件免于继续遭到破坏，保证其它无故障部分迅速恢复正常运行。继电保护装置内部包含大量逻辑功能器件，由各类功能芯片及其外围电路和数据通信总线组成，传统继电保护装置通常采用高性能微处理器（CPU）作为故障检测和功能管理的核心，采用高速数字信号处理器（DSP）用于保护计算，双重化的采样通道和冗余的DSP处理器，实现每个采样间隔对采样数据的并行处理和实时计算，而采集数据需要先存放于保护装置的存储芯片，处理器芯片通过在存储芯片中提取所需要的数据进行逻辑运算以及数据处理。

存储芯片分为RAM与ROM。NorFlash、Nand Flash、SSD（固态硬盘）、eMMC（嵌入式多功能卡）均属于ROM范畴，SRAM、DDR SDRAM属于RAM范畴。一般情况下，高速实时处理数据和程序存放于内部存储以及外部DRAM，文件、录波等信息存放于外部FLASH。随着保护装置运行时间增加，各类存储芯片由于本身的工艺局限性会出现器件劣化，特别是RAM存储芯片若受到环境中高能粒子的撞击等情况，其数据在传输与存储的过程中可能会发生“位翻转”的现象，异常类型主要有单位翻转、多位翻转和多单元翻转，严重时将对保护逻辑、装置行为造成影响，又因传统继电保护装置多核处理器架构多采用同一外部DDR芯片，存储系统异常甚至导致继电保护装置误动、拒动发生。目前国内继电保护装置已发生多起因存储系统异常导致保护功能失效的情况，保护可靠性大大降低，严重影响系统运行稳定性。

检测纠错（Error Correcting Code，ECC）技术可用于解决内存和Nand Flash设备由于1位翻转而导致软错误的问题，在工作站、服务器产品中得到了较为广泛的应用。ECC技术是在数据位上额外地位存储一个用于数据加密的代码，当数据被写入内存，相应的ECC代码同时也被保存下来；当重新读回刚才存储的数据时，保存下来的ECC代码就会和读数据时实时计算的ECC代码做比较，如果两个代码不相同，他们则会被解码，以确定数据中的哪一位是不正确的。然后这一错误位会被抛弃，并由内存控制器释放出正确数据，如果相同错误数据再次被读出，则纠正过程再次被执行。但ECC技术一般“纠一检二”，不能实现连续多址（多单元）同时异常变位的检测与恢复，且在现有继电保护装置没有得到广泛应用，无法完全解决继电保护设备存储异常导致保护功能失效的问题。

发明内容

本发明的目的在于提供一种基于双Soc存储系统异常处理机制的继电保护装置及方法，解决了继电保护装置在存储系统异常的情况下可能出现的保护功能失效，极端情况下装置出现误动、拒动的问题。

为解决上述技术问题，本发明采用的技术方案如下：

本发明提供一种基于双Soc存储系统异常处理机制的继电保护装置，包括：

第一多核Soc芯片、第二多核Soc芯片、第一DDR存储单元、第二DDR存储单元、第一存储数据校验模块和第二存储数据校验模块；

所述第一多核Soc芯片和第二多核Soc芯片之间通过高速串行总线连接，所述第一DDR存储单元通过高速数据总线与第一多核Soc芯片连接，所述第二DDR存储单元通过高速数据总线与第二多核Soc芯片连接；

所述第一多核Soc芯片包括第一可编辑逻辑器件FPGA、管理核和启动核；

所述第一可编辑逻辑器件FPGA用于对继电保护启动用模拟量数据和开入量数据进行采集；

所述管理核用于对继电保护装置进行管理；

所述启动核用于对继电保护启动用数据进行处理，并根据处理结果进行逻辑判断，驱动继电保护装置启动继电器；

所述第一DDR存储单元用于根据实时性要求存储继电保护启动用数据和程序指令；

所述第一存储数据校验模块集成于所述第一可编辑逻辑器件FPGA，所述第一存储数据校验模块用于对第一多核Soc芯片内外存储数据进行检测并纠错；

所述第二多核Soc芯片包括第二可编辑逻辑器件FPGA、通信核以及保护核；

所述第二可编辑逻辑器件FPGA用于对继电保护逻辑运算用模拟量数据，开入量数据以及对外通信数据进行采集；

所述通信核用于对继电保护装置环网通信和站间通信进行设置和管理；

所述保护核用于进行继电保护逻辑计算，并根据处理结果进行保护动作以及跳闸判定；

所述第二DDR存储单元用于根据实时性要求存储继电保护逻辑运算用数据和程序指令；

所述第二存储数据校验模块集成于所述第二可编辑逻辑器件FPGA，所述第二存储数据校验模块用于对第二多核Soc芯片内外存储数据进行检测并纠错。

进一步的，所述管理核和启动核均设置第一核内缓存，所述管理核和启动核之间连接有第一核间缓存，所述第一可编辑逻辑器件FPGA通过片内总线与第一核间缓存连接；

所述第一核内缓存用于根据实时性要求存储保护启动用数据和程序指令，所述第一核内缓存选用比特率为32kbps的Cache存储器且具备硬件ECC功能；

所述第一核间缓存选用比特率为512kbps的Cache存储器且具备硬件ECC功能。

进一步的，所述第一核内缓存用于根据实时性要求存储启动定值、启动AD采样值和启动程序算法；所述第一DDR存储单元用于根据实时性要求存储通讯任务数据、液晶LED交互任务、打印服务和装置参数。

进一步的，所述第一可编辑逻辑器件FPGA通过片内总线将采集的继电保护启动用数据传输至第一核间缓存；所述启动核从所述第一核间缓存获取继电保护启动用数据进行处理。

进一步的，所述第一可编辑逻辑器件FPGA还提供以太网接口和对时接口。

进一步的，所述通信核和保护核均设置第二核内缓存，所述通信核和保护核之间连接有第二核间缓存，所述第二可编辑逻辑器件FPGA通过片内总线与第二核间缓存连接；

所述第二核内缓存用于根据实时性要求存储继电保护逻辑运算用数据和程序指令，所述第二核内缓存选用比特率为32kbps的Cache存储器且具备硬件ECC功能；

所述第二核间缓存选用比特率为512kbps的Cache存储器且具备硬件ECC功能。

进一步的，所述第二核内缓存用于根据实时性要求存储保护定值、保护AD采样值、保护开入和保护逻辑程序算法；所述第二核间缓存用于根据实时性要求存储状态监视信号、通信数据和调试数据。

进一步的，所述第一DDR存储单元和第二DDR存储单元采用2GB支持DDR3/DDR4接口存储芯片，具备硬件ECC功能。

进一步的，所述第一存储数据校验模块和第二存储数据校验模块具体用于，

初始化时，

按固定段长度对存储的数据段进行压缩，将压缩后的数据段备份两份形成备份数据A和备份数据B并存储在各自的核间缓存内；

将原数据包根据任务实时性要求分发给各自的核内缓存和DDR存储单元；

继电保护装置运行过程中，

按照固定时间间隔读取各自核内缓存以及DDR存储单元数据，重复读取三次，对读取数据分别进行CRC校验码计算获取三份CRC校验码，对三份CRC校验码进行相互比对，如果有两份CRC校验码一致，则该CRC校验码正确，保留正确的数据段以及对应的CRC校验码；

从核间RAM缓存中读取备份数据A，重复读取三次，对读取数据分别进行CRC校验码计算获取三份CRC校验码，对三份CRC校验码进行相互比对，如果有两份CRC校验码一致，则该CRC校验码正确，保留正确的数据段以及对应的CRC校验码；

从核间RAM缓存中读取备份数据B，重复读取三次，对读取数据分别进行CRC校验码计算获取三份CRC校验码，对三份CRC校验码进行相互比对，如果有两份CRC校验码一致，则该CRC校验码正确，保留正确的数据段以及对应的CRC校验码；

比对备份数据A、备份数据B、和各自核内缓存以及DDR存储单元数据正确的CRC校验码，如果比对结果一致，则不作处理，如果有两份CRC校验码一致，则该CRC校验码正确，将CRC校验码正确的数据段对被保护RAM中提取出的数据段进行覆盖。

本发明还提供一种基于双Soc存储系统异常处理机制的继电保护方法，包括：

（1）初始化时，第一多核Soc芯片的管理核和启动核将初始数据写入第一存储数据校验模块，第二多核Soc芯片的通信核和保护核将初始数据写入第二存储数据校验模块；

（2）第一存储数据校验模块和第二存储数据校验模块均进行以下操作：

按固定段长度对存储的数据段进行压缩，将压缩后的数据段备份两份形成备份数据A和备份数据B并存储在各自的核间缓存内；

将数据包根据任务实时性要求分发给各自的核内缓存和DDR存储单元；

（3）继电保护装置运行过程中，第一多核Soc芯片和第二多核Soc芯片各自的核内缓存和DDR存储单元释放数据时硬件ECC功能生效，若数据发生单位翻转，则异常位被纠正并释放出正确数据，若数据正常，则直接释放出正确数据；

（4）第一存储数据校验模块和第二存储数据校验模块均进行以下操作：

按照固定时间间隔读取各自核内缓存以及DDR存储单元数据，重复读取三次，对读取数据分别进行CRC校验码计算获取三份CRC校验码，对三份CRC校验码进行相互比对，如果有两份CRC校验码一致，则该CRC校验码正确，保留正确的数据段以及对应的CRC校验码；

从核间RAM缓存中读取备份数据A，重复读取三次，对读取数据分别进行CRC校验码计算获取三份CRC校验码，对三份CRC校验码进行相互比对，如果有两份CRC校验码一致，则该CRC校验码正确，保留正确的数据段以及对应的CRC校验码；

从核间RAM缓存中读取备份数据B，重复读取三次，对读取数据分别进行CRC校验码计算获取三份CRC校验码，对三份CRC校验码进行相互比对，如果有两份CRC校验码一致，则该CRC校验码正确，保留正确的数据段以及对应的CRC校验码；

比对备份数据A、备份数据B、和各自核内缓存以及DDR存储单元数据正确的CRC校验码，如果比对结果一致，则不作处理，如果有两份CRC校验码一致，则该CRC校验码正确，将CRC校验码正确的数据段对被保护RAM中提取出的数据段进行覆盖；

再次回读多核Soc芯片核内缓存以及DDR存储单元数据，进行校验直至数据段完全正确；

（5）启动核对继电保护启动用数据进行处理，保护核进行继电保护逻辑计算，启动核将计算结果通过高速串行总线传输给多核Soc芯片保护核，多核Soc芯片保护核判断两个多核Soc芯片计算结果均符合保护动作条件则驱动跳闸输出。

本发明具有以下有益效果：

1. 本发明中采用双SOC芯片存储系统对等设计相互独立，“保护+启动”的冗余架构使得ADC采样、处理器逻辑运算到最后的继电器出口实现互校验，有效避免了任一存储芯片异常故障导致保护装置误动，极大提高保护装置整体可靠性。

2. 本发明采用Soc片内FPGA集成存储数据校验模块通过高速接口访问存储系统，实现RAM异常变位的在线并行检测与恢复，不占用处理器核内资源。

3. 本发明采用存储芯片硬件ECC功能结合存储数据校验模块软件检测的模式实现继电保护存储系统出现单位翻转、多位翻转和多单元翻转异常检测与恢复，有效解决继电保护设备存储异常导致保护功能失效的问题，提高系统可靠性。

附图说明

图1为本发明的继电保护装置双Soc架构存储系统示意图；

图2为本发明所述的存储数据的写入与读取过程示意图；

图3为本发明所述的存储数据校验模块工作流程图。

具体实施方式

下面结合附图对本发明作进一步描述。以下实施例仅用于更加清楚地说明本发明的技术方案，而不能以此来限制本发明的保护范围。

本发明提供一种基于双Soc架构存储系统异常处理机制的继电保护装置，包括第一多核Soc芯片、第二多核Soc芯片、第一DDR存储单元、第二DDR存储单元、第一存储数据校验模块和第二存储数据校验模块。

具体的，第一多核Soc芯片和第二多核Soc芯片之间通过高速串行总线连接，用于Soc芯片存储数据结果输出相互冗余校验。第一DDR存储单元通过高速数据总线与第一多核Soc芯片连接，第二DDR存储单元通过高速数据总线与第二多核Soc芯片连接。

第一多核Soc芯片内部包含第一可编辑逻辑器件FPGA、管理核以及启动核，管理核和启动核均包含各自独立的核内缓存（第一一级缓存），所述管理核和启动核之间连接有第一核间缓存（第一二级缓存），所述第一可编辑逻辑器件FPGA与第一核间缓存连接。管理核作为整装置的管理CPU，完成装置管理、对上通讯、事件记录、录波、人机界面等功能。启动核，用于保护启动的数据处理，依据处理结果进行逻辑判断并驱动继电保护启动继电器。第一可编辑逻辑器件FPGA提供以太网接口、对时接口等对外信号传输，并完成保护启动用模拟量采集、开入量采集，通过片内总线将数据传输至第一核间缓存。

第一DDR存储单元用于存储保护启动用且对实时性要求较低的数据和程序指令。

第一可编辑逻辑器件FPGA内集成第一存储数据校验模块，用于并行在线实时对第一多核Soc芯片内外存储数据进行检测并纠错。

第二多核Soc芯片内部包含第二可编辑逻辑器件FPGA、通信核以及保护核，通信核和保护核均包含各自独立的核内缓存（第二一级缓存），所述通信核和保护核之间连接有第二核间缓存（第二二级缓存），所述第二可编辑逻辑器件FPGA与第二核间缓存连接。通信核完成装置环网通信、站间通信等功能。保护核用于保护功能逻辑计算并依据计算结果进行保护动作以及跳闸决策。第二可编辑逻辑器件FPGA完成保护逻辑运算用模拟量采集、开入量采集以及对外通信数据采集，通过片内总线将数据传输至第二核间缓存。

第二DDR存储单元用于存储保护逻辑用且对实时行要求较低的数据和程序指令。

第二可编辑逻辑器件FPGA内集成第二存储数据校验模块，用于并行在线实时对第二多核Soc芯片内外存储数据进行检测并纠错。

参见图1，本实施例中采用Soc_A和Soc_B两片高性能SOC芯片，每片SOC包含2个高性能内核，内核频率1GHz，并包含丰富的可编程逻辑资源，内核与可编程逻辑器件（FPGA）之间的数据交换通过片内总线高度集成，有效提升了抗干扰性，并降低系统功耗和占用面积。双SOC芯片对等设计相互独立，两片SOC之间用芯片自带的高速串行接口互联，实现高速数据交互；SOC内的可编程逻辑资源可用于扩展更多的外设接口，例如以太网、采样接口，实现保护应用中高速采样功能。每片SOC芯片通过高速数据总线连接独立的外接DDR存储芯片，Soc_A芯片连接DDR_A存储单元，Soc_B芯片连接DDR_B存储单元。

本实施例中，Soc_A片内部包含可编辑逻辑器件FPGA、管理核以及启动核，管理核和启动核均包含各自独立的核内RAM缓存，管理核和启动核之间连接有核间RAM缓存，可编辑逻辑器件FPGA与核间RAM缓存通过片内高速总线连接。

Soc_A片内管理核作为整装置的管理CPU，完成装置管理、对上通讯、事件记录、录波、人机界面等功能，启动核用于保护启动的数据处理，依据处理结果进行逻辑判断并驱动继电保护启动继电器。

Soc_A片内可编辑逻辑器件FPGA提供以太网接口、对时接口等对外信号传输，并完成保护启动用模拟量采集、开入量采集，通过片内总线将数据传输至核间RAM缓存。Soc_A片内可编辑逻辑器件FPGA集成存储数据校验模块，用于并行在线实时对Soc_A片内外存储数据进行检测并纠错。

Soc_A片内RAM缓存用于存储保护启动用且对实时性要求较高的关键数据和程序指令，具体指启动定值、启动AD采样值、启动程序算法等；核内RAM缓存优先选用比特率为32kbps的Cache存储器且具备硬件ECC功能，核间RAM缓存优先选用比特率为512kbps的Cache存储器且具备硬件ECC功能。

本实施例中，Soc_B片内部包含可编辑逻辑器件FPGA、通信核以及保护核，通信核和保护核均包含各自独立的核内RAM缓存，通信核和保护核之间连接有核间RAM缓存，可编辑逻辑器件FPGA与核间RAM缓存通过片内高速总线连接。

Soc_B片内通信核完成装置环网通信、站间通信等功能，保护核用于保护功能逻辑计算并依据计算结果进行保护动作以及跳闸决策。

Soc_B片内可编辑逻辑器件FPGA完成保护逻辑运算用模拟量采集、开入量采集以及对外通信数据采集，通过片内总线将数据传输至第二核间缓存。Soc_B片内可编辑逻辑器件FPGA集成存储数据校验模块，用于并行在线实时对Soc_B片内外存储数据进行检测并纠错。

Soc_B片内RAM缓存用于存储保护逻辑用且对实时性要求较高的关键数据和程序指令，具体指保护定值、保护AD采样值、保护开入、保护逻辑程序算法等；核内RAM缓存优先选用比特率为32kbps的Cache存储器且具备硬件ECC功能，核间RAM缓存优先选用比特率为512kbps的Cache存储器且具备硬件ECC功能。

本实施例中，DDR_A用于存储管理核以及启动核用实时优先级较低的数据和程序指令，具体指通讯任务数据、液晶LED交互任务、打印服务、装置参数等，优先选用2GB支持DDR3/DDR4接口存储芯片，具备硬件ECC功能；DDR_B用于存储环网通信以及保护逻辑用实时优先级较低的数据和程序指令，具体指状态监视信号、通信数据上传、调试数据等，优先选用2GB支持DDR3/DDR4接口存储芯片，具备硬件ECC功能。

基于上述一种基于双Soc架构存储系统异常处理机制的继电保护装置，本发明实施例还提供了一种基于双Soc架构存储系统异常处理机制的继电保护方法，包括如下步骤：

步骤一，系统初始化加载应用程序时，Soc_A片内管理核和启动核程序初始化后将初始数据写入Soc_A片内存储数据校验模块，包括启动定值、装置参数、软压板以及外部启动AD输入、开入信息等；Soc_B片内通信核和保护核程序初始化后将初始数据写入Soc_B片内存储数据校验模块，包括保护定值、外部保护AD输入、开入信息、环网/站间通信输入等。

步骤二，Soc_A和Soc_B内的存储数据校验模块按固定段长度对数据段进行压缩，将压缩后的数据段备份至少两份形成备份数据A和备份数据B，在核间RAM缓存增设独立空间存储备份数据A和备份数据B，压缩数据主要是为了节约冗余备份的内存开销。备份完成后将原数据按照高实时性任务需求分发至片内RAM缓存存储，按照低实时性任务需求分发至片外DDR存储芯片存储。

步骤三，装置运行阶段片内RAM缓存和DDR存储单元释放数据时硬件ECC功能生效，若存储系统内部数据发生单位翻转，则异常位被纠正并释放出正确数据，若存储系统正常，则直接释放出正确数据。

步骤四，装置运行阶段存储数据校验模块按照固定时间间隔读取片内RAM数据以及DDR存储单元数据，重复读取三次，对读取内容分别进行CRC校验码计算获取三份CRC校验码，对三份CRC校验码进行相互比对，如果有两份CRC校验码一致，则认为该CRC校验码正确，保留正确的数据段以及其CRC校验码。

步骤五，存储数据校验模块从核间RAM缓存中读取备份数据A，重复读取三次，对读取内容分别进行CRC校验码计算获取三份CRC校验码，对三份CRC校验码进行相互比对，如果有两份CRC校验码一致，则认为该CRC校验码正确，保留正确的数据段以及其CRC校验码；存储数据校验模块从核间RAM缓存中读取备份数据B，重复读取三次，对读取内容分别进行CRC校验码计算获取三份CRC校验码，对三份CRC校验码进行相互比对，如果有两份CRC校验码一致，则认为该CRC校验码正确，保留正确的数据段以及其CRC校验码。

步骤六，存储数据校验模块相互比对备份数据A、备份数据B、被保护RAM所获取数据段正确的CRC校验码，如果比对结果一致，则不作处理，如果有两份CRC校验码一致，则认为该CRC校验码正确，将CRC校验码正确的数据段对被保护RAM中提取出的数据段进行覆盖。

步骤七，重复步骤四，存储数据校验模块重复回读修正后的数据段，再次比对，确保数据被正确恢复。

步骤八，Soc_A片内经启动逻辑运算和Soc_B片内经保护逻辑运算后的输出结果，Soc_A片内启动核将运算输出结果通过高速串行总线传输给Soc_B片内保护核，Soc_B片内保护核判断双片Soc运算结果均符合保护动作条件则驱动跳闸输出，继电保护装置通过Soc片间高速串行总线进行冗余校验，有效避免了任一存储芯片异常故障导致保护装置误动，极大提高保护装置整体可靠性。

本发明方法实施例中，存储异常处理机制采用存储芯片硬件ECC功能结合存储数据校验模块软件检测的模式实现继电保护存储系统出现单位翻转、多位翻转和多单元翻转异常检测与恢复，有效解决继电保护设备存储异常导致保护功能失效的问题，提高系统可靠性。存储数据校验模块集成与片内FPGA内，数据独立备份，通过高速接口访问存储系统，实现RAM异常变位的在线并行检测与恢复，不占用处理器核内资源。

本实施例中，存储数据的写入与读取过程，具体如图2所示。程序加载时Soc_A片内存储数据校验模块按固定段长度对数据段进行压缩，将压缩后的数据段备份至少两份形成备份数据A1和备份数据B1，在核间RAM缓存增设独立空间存储备份的数据段，备份完成后将原数据按照高实时性任务需求分发至片内RAM缓存存储，按照低实时性任务需求分发至片外DDR存储芯片存储；装置运行阶段Soc_A片内存储数据校验模块按照固定时间间隔读取Soc_A片内RAM数据以及DDR_A存储单元数据，将获取数据与备份数据进行校验，若存储系统出现异常则用正确数据段重新写入缓存参与运算；同样，Soc_B片内完成存储数据的写入与读取，Soc_B片内存储数据校验模块完成数据校验与恢复，若存储系统出现异常则用正确数据段重新写入缓存参与运算，最终将Soc_A和Soc_B运算结果通过片间高速总线进行冗余校验，保护装置综合决策输出保护跳闸出口指令。

本实施例中，存储数据校验模块工作流程，具体如图3所示。系统初始化加载应用程序时数据写入存储数据校验模块，存储数据校验模块按固定段长度对数据段进行压缩，将压缩后的数据段备份至少两份形成备份数据A和备份数据B，备份完成后将原数据包根据任务实时性要求分发给片内RAM缓存和片外DDR存储芯片，装置运行阶段存储数据校验模块按照固定时间间隔读取被保护RAM数据，重复读取三次，对读取内容分别进行CRC校验码计算获取三份CRC校验码，对三份CRC校验码进行相互比对，如果有两份CRC校验码一致，则认为该CRC校验码正确，保留正确的数据段以及其CRC校验码；存储数据校验模块同时读取备份数据A，重复读取三次，对读取内容分别进行CRC校验码计算获取三份CRC校验码，对三份CRC校验码进行相互比对，如果有两份CRC校验码一致，则认为该CRC校验码正确，保留正确的数据段以及其CRC校验码；存储数据校验模块同时读取备份数据B，重复读取三次，对读取内容分别进行CRC校验码计算获取三份CRC校验码，对三份CRC校验码进行相互比对，如果有两份CRC校验码一致，则认为该CRC校验码正确，保留正确的数据段以及其CRC校验码。相互比对备份数据A、备份数据B、被保护RAM所获取数据段正确的CRC校验码，如果比对结果一致，则流程结束，如果有两份CRC校验码一致，则认为该CRC校验码正确，将正确数据段对提取出的数据段进行覆盖。存储数据校验模块重复回读修正后的数据段，再次比对，确保数据被正确恢复。

本领域内的技术人员应明白，本申请的实施例可提供为方法、系统、或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质（包括但不限于磁盘存储器、CD-ROM、光学存储器等）上实施的计算机程序产品的形式。

本申请是参照根据本申请实施例的方法、设备（系统）、和计算机程序产品的流程图和／或方框图来描述的。应理解可由计算机程序指令实现流程图和／或方框图中的每一流程和／或方框、以及流程图和／或方框图中的流程和／或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和／或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和／或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和／或方框图一个方框或多个方框中指定的功能的步骤。

最后应当说明的是：以上实施例仅用以说明本发明的技术方案而非对其限制，尽管参照上述实施例对本发明进行了详细的说明，所属领域的普通技术人员应当理解：依然可以对本发明的具体实施方式进行修改或者等同替换，而未脱离本发明精神和范围的任何修改或者等同替换，其均应涵盖在本发明的权利要求保护范围之内。

Claims (10)

1.基于双Soc存储系统异常处理机制的继电保护装置，其特征在于，包括：

第一多核Soc芯片、第二多核Soc芯片、第一DDR存储单元、第二DDR存储单元、第一存储数据校验模块和第二存储数据校验模块；

所述第一多核Soc芯片和第二多核Soc芯片之间通过高速串行总线连接，所述第一DDR存储单元通过高速数据总线与第一多核Soc芯片连接，所述第二DDR存储单元通过高速数据总线与第二多核Soc芯片连接；

所述第一多核Soc芯片包括第一可编辑逻辑器件FPGA、管理核和启动核；

所述第一可编辑逻辑器件FPGA用于对继电保护启动用模拟量数据和开入量数据进行采集；

所述管理核用于对继电保护装置进行管理；

所述启动核用于对继电保护启动用数据进行处理，并根据处理结果进行逻辑判断，驱动继电保护装置启动继电器；

所述第一DDR存储单元用于根据实时性要求存储继电保护启动用数据和程序指令；

所述第一存储数据校验模块集成于所述第一可编辑逻辑器件FPGA，所述第一存储数据校验模块用于对第一多核Soc芯片内外存储数据进行检测并纠错；

所述第二多核Soc芯片包括第二可编辑逻辑器件FPGA、通信核以及保护核；

所述第二可编辑逻辑器件FPGA用于对继电保护逻辑运算用模拟量数据，开入量数据以及对外通信数据进行采集；

所述通信核用于对继电保护装置环网通信和站间通信进行设置和管理；

所述保护核用于进行继电保护逻辑计算，并根据处理结果进行保护动作以及跳闸判定；

所述第二DDR存储单元用于根据实时性要求存储继电保护逻辑运算用数据和程序指令；

所述第二存储数据校验模块集成于所述第二可编辑逻辑器件FPGA，所述第二存储数据校验模块用于对第二多核Soc芯片内外存储数据进行检测并纠错。

2.根据权利要求1所述的基于双Soc存储系统异常处理机制的继电保护装置，其特征在于，所述管理核和启动核均设置第一核内缓存，所述管理核和启动核之间连接有第一核间缓存，所述第一可编辑逻辑器件FPGA通过片内总线与第一核间缓存连接；

所述第一核内缓存用于根据实时性要求存储保护启动用数据和程序指令，所述第一核内缓存选用比特率为32kbps的Cache存储器且具备硬件ECC功能；

所述第一核间缓存选用比特率为512kbps的Cache存储器且具备硬件ECC功能。

3.根据权利要求2所述的基于双Soc存储系统异常处理机制的继电保护装置，其特征在于，所述第一核内缓存用于根据实时性要求存储启动定值、启动AD采样值和启动程序算法；所述第一DDR存储单元用于根据实时性要求存储通讯任务数据、液晶LED交互任务、打印服务和装置参数。

4.根据权利要求2所述的基于双Soc存储系统异常处理机制的继电保护装置，其特征在于，所述第一可编辑逻辑器件FPGA通过片内总线将采集的继电保护启动用数据传输至第一核间缓存；所述启动核从所述第一核间缓存获取继电保护启动用数据进行处理。

5.根据权利要求1所述的基于双Soc存储系统异常处理机制的继电保护装置，其特征在于，所述第一可编辑逻辑器件FPGA还提供以太网接口和对时接口。

6.根据权利要求1所述的基于双Soc存储系统异常处理机制的继电保护装置，其特征在于，所述通信核和保护核均设置第二核内缓存，所述通信核和保护核之间连接有第二核间缓存，所述第二可编辑逻辑器件FPGA通过片内总线与第二核间缓存连接；

所述第二核内缓存用于根据实时性要求存储继电保护逻辑运算用数据和程序指令，所述第二核内缓存选用比特率为32kbps的Cache存储器且具备硬件ECC功能；

所述第二核间缓存选用比特率为512kbps的Cache存储器且具备硬件ECC功能。

7.根据权利要求6所述的基于双Soc存储系统异常处理机制的继电保护装置，其特征在于，所述第二核内缓存用于根据实时性要求存储保护定值、保护AD采样值、保护开入和保护逻辑程序算法；所述第二核间缓存用于根据实时性要求存储状态监视信号、通信数据和调试数据。

8.根据权利要求1所述的基于双Soc存储系统异常处理机制的继电保护装置，其特征在于，所述第一DDR存储单元和第二DDR存储单元采用2GB支持DDR3/DDR4接口存储芯片，具备硬件ECC功能。

9.根据权利要求1所述的基于双Soc存储系统异常处理机制的继电保护装置，其特征在于，所述第一存储数据校验模块和第二存储数据校验模块具体用于，

初始化时，

按固定段长度对存储的数据段进行压缩，将压缩后的数据段备份两份形成备份数据A和备份数据B并存储在各自的核间缓存内；

将原数据包根据任务实时性要求分发给各自的核内缓存和DDR存储单元；

继电保护装置运行过程中，

按照固定时间间隔读取各自核内缓存以及DDR存储单元数据，重复读取三次，对读取数据分别进行CRC校验码计算获取三份CRC校验码，对三份CRC校验码进行相互比对，如果有两份CRC校验码一致，则该CRC校验码正确，保留正确的数据段以及对应的CRC校验码；

从核间RAM缓存中读取备份数据A，重复读取三次，对读取数据分别进行CRC校验码计算获取三份CRC校验码，对三份CRC校验码进行相互比对，如果有两份CRC校验码一致，则该CRC校验码正确，保留正确的数据段以及对应的CRC校验码；

从核间RAM缓存中读取备份数据B，重复读取三次，对读取数据分别进行CRC校验码计算获取三份CRC校验码，对三份CRC校验码进行相互比对，如果有两份CRC校验码一致，则该CRC校验码正确，保留正确的数据段以及对应的CRC校验码；

比对备份数据A、备份数据B、和各自核内缓存以及DDR存储单元数据正确的CRC校验码，如果比对结果一致，则不作处理，如果有两份CRC校验码一致，则该CRC校验码正确，将CRC校验码正确的数据段对被保护RAM中提取出的数据段进行覆盖。

10.基于双Soc存储系统异常处理机制的继电保护方法，其特征在于，包括：

（1）初始化时，第一多核Soc芯片的管理核和启动核将初始数据写入第一存储数据校验模块，第二多核Soc芯片的通信核和保护核将初始数据写入第二存储数据校验模块；

（2）第一存储数据校验模块和第二存储数据校验模块均进行以下操作：

按固定段长度对存储的数据段进行压缩，将压缩后的数据段备份两份形成备份数据A和备份数据B并存储在各自的核间缓存内；

将数据包根据任务实时性要求分发给各自的核内缓存和DDR存储单元；

（3）继电保护装置运行过程中，第一多核Soc芯片和第二多核Soc芯片各自的核内缓存和DDR存储单元释放数据时硬件ECC功能生效，若数据发生单位翻转，则异常位被纠正并释放出正确数据，若数据正常，则直接释放出正确数据；

（4）第一存储数据校验模块和第二存储数据校验模块均进行以下操作：

按照固定时间间隔读取各自核内缓存以及DDR存储单元数据，重复读取三次，对读取数据分别进行CRC校验码计算获取三份CRC校验码，对三份CRC校验码进行相互比对，如果有两份CRC校验码一致，则该CRC校验码正确，保留正确的数据段以及对应的CRC校验码；

从核间RAM缓存中读取备份数据A，重复读取三次，对读取数据分别进行CRC校验码计算获取三份CRC校验码，对三份CRC校验码进行相互比对，如果有两份CRC校验码一致，则该CRC校验码正确，保留正确的数据段以及对应的CRC校验码；

从核间RAM缓存中读取备份数据B，重复读取三次，对读取数据分别进行CRC校验码计算获取三份CRC校验码，对三份CRC校验码进行相互比对，如果有两份CRC校验码一致，则该CRC校验码正确，保留正确的数据段以及对应的CRC校验码；

比对备份数据A、备份数据B、和各自核内缓存以及DDR存储单元数据正确的CRC校验码，如果比对结果一致，则不作处理，如果有两份CRC校验码一致，则该CRC校验码正确，将CRC校验码正确的数据段对被保护RAM中提取出的数据段进行覆盖；

再次回读多核Soc芯片核内缓存以及DDR存储单元数据，进行校验直至数据段完全正确；

（5）启动核对继电保护启动用数据进行处理，保护核进行继电保护逻辑计算，启动核将计算结果通过高速串行总线传输给多核Soc芯片保护核，多核Soc芯片保护核判断两个多核Soc芯片计算结果均符合保护动作条件则驱动跳闸输出。

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