CN112527548B - 快闪存储器控制器、储存装置及读取方法 - Google Patents

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Abstract

本发明提供一种快闪存储器控制器、储存装置及读取方法，其在解码程序中透过确认各码字段的解码状态是否为通过的步骤，来跳过解码状态为通过的码字段的解码流程，而得以节省解码时间并提升解码效率。即便解码完后的码字只有部分的码字段正确，本发明提供的快闪存储器控制器、储存装置及其读取方法更可将码字中部份的码字段替换成前次已回报为正确的结果后，以重组后的码字再次进行解码，以提高解码正确率，并减少后续解码流程或数据复原的负担。

Description

快闪存储器控制器、储存装置及读取方法
技术领域
本发明有关于低密度奇偶校验(low-density parity-check，LDPC)技术，特别是一种可节省解码时间的快闪存储器控制器、储存装置及读取方法。
背景技术
快闪存储器可透过电子式的抹除与写入/程序化以进行数据存取，而广泛地应用于记忆卡、固态硬碟与可携式多媒体播放器等等。但是于数据存取的过程中，却常常会因为某些因素导致数据受到破坏。为了达到高可靠度与高效率的传输品质，错误更正码在数据存取的过程中便扮演了举足轻重的角色。
近年来，低密度奇偶校验码(low-density parity-check code，LDPC code)因为具备优异的更正能力而备受瞩目，并常用于数据的编码与解码上。然而，当低密度奇偶校验码的长度越长时，在解码过程中所需要花费的解码时间也将相应增加，使得等待数据回应的时间变得过长而出现延迟增加的现象。
发明内容
在一实施例中，一种用以存取快闪存储器的快闪存储器控制器，包含只读存储器、处理器与错误更正码单元。只读存储器用以储存程序码。处理器用以执行程序码以控制对快闪存储器的存取。错误更正码单元包含用以执行解码程序的低密度奇偶校验码解码器。低密度奇偶校验码解码器包含变数点电路、校验点电路段检测电路、症状检查电路与控制电路。变数点电路用以根据第一码字的多个码字段的多个通道值产生多个变数点讯息。并且，变数点电路根据解码指示过变数点讯息中的多个第一变数点讯息，且根据此些变数点讯息中非为第一变数点讯息的多个第二变数点讯息与多个校验点讯息进行变数点运算，以更新此些第二变数点讯息。其中，各码字段对应到此些变数点讯息中的多个，且此些第一变数点讯息对应到其解码状态为通过的码字段。校验点电路用以根据此些变数点讯息进行校验点运算，以产生并更新此些校验点讯息。段检测电路用以根据各码字段所对应的此些变数点讯息检测各码字段，以产生并更新各码字段相应的解码状态。症状检查电路用以根据此些校验点讯息判断第一码字是否解码成功。控制电路用以检查各码字段的解码状态是否为通过，且于检查到任一码字段的解码状态为不通过时产生解码指示。并且，控制电路用以于每完成一次变数点运算和一次校验点运算时将递回次数加一。此外，于症状检查电路判断第一码字解码成功时，控制电路致使变数点电路输出解码结果。
在一实施例中，一种储存装置包含快闪存储器与快闪存储器控制器。快闪存储器控制器用以存取快闪存储器。快闪存储器控制器包含只读存储器、处理器与错误更正码单元。只读存储器用以储存程序码。处理器用以执行程序码以控制对快闪存储器的存取。错误更正码单元包含用以执行解码程序的低密度奇偶校验码解码器。低密度奇偶校验码解码器包含变数点电路、校验点电路段检测电路、症状检查电路与控制电路。变数点电路用以根据第一码字的多个码字段的多个通道值产生多个变数点讯息。并且，变数点电路根据解码指示过变数点讯息中的多个第一变数点讯息，且根据此些变数点讯息中非为第一变数点讯息的多个第二变数点讯息与多个校验点讯息进行变数点运算，以更新此些第二变数点讯息。其中，各码字段对应到此些变数点讯息中的多个，且此些第一变数点讯息对应到其解码状态为通过的码字段。校验点电路用以根据此些变数点讯息进行校验点运算，以产生并更新此些校验点讯息。段检测电路用以根据各码字段所对应的此些变数点讯息检测各码字段，以产生并更新各码字段相应的解码状态。症状检查电路用以根据此些校验点讯息判断第一码字是否解码成功。控制电路用以检查各码字段的解码状态是否为通过，且于检查到任一码字段的解码状态为不通过时产生解码指示。并且，控制电路用以于每完成一次变数点运算和一次校验点运算时将递回次数加一。此外，于症状检查电路判断第一码字解码成功时，控制电路致使变数点电路输出解码结果。
在一实施例中，一种读取方法包含根据读取指令自快闪存储器读取第一码字以及执行解码程序。其中，解码程序包含：根据第一码字的多个码字段的多个通道值产生多个变数点讯息，其中各码字段对应到此些变数点讯息中的多个；根据各码字段所对应的此些变数点讯息检测各码字段，以产生并更新各码字段相应的解码状态；检查各码字段的解码状态是否为通过；于检查到任一码字段的解码状态为步通过时产生解码指示；根据解码指示跳过此些变数点讯息中的多个第一变数点讯息，并根据此些变数点讯息中非为第一变数点讯息的多个第二变数点讯息与多个校验点讯息进行变数点运算以更新此些第二变数点讯息，其中此些第一变数点讯息对应到解码状态为通过的码字段；根据此些变数点讯息进行校验点运算，以产生并更新此些校验点讯息；于完成校验点运算时将递回次数加一；根据此些校验点讯息判断第一码字是否解码成功；及于判断第一码字解码成功时输出解码结果。
附图说明
图1为耦接至主装置的储存装置的一实施例的方块示意图。
图2为图1中错误更正码单元的一实施例的方块示意图。
图3为读取方法的一实施例的流程图。
图4A至图4B为图3中步骤S200的一实施例的流程图。
图5为第一码字的一实施例的概要示意图。
图6为第二码字的一实施例的概要示意图。
符号说明
100 储存装置
110 快闪存储器
120 快闪存储器控制器
121 只读存储器
121C 程序码
122 处理器
123 错误更正码单元
123A 低密度奇偶校验码解码器
123B 数字信号处理模组
1231 变数点电路
1232 校验点电路
1233 段检测电路
1234 症状检查电路
1235 控制电路
1236 选择电路
124 第一传输接口
125 第二传输接口
126 缓冲存储器
200 主装置
C1 第一码字
C11-C1n 码字段
C12' 码字段
C1n' 码字段
I1 解码指示
MC1-MCy 校验点讯息
MV1-MVx 变数点讯息
P1 码字部
P2 校验部
R1 解码结果
S100～S214 步骤
具体实施方式
为使本发明的实施例的上述目的、特征和优点能更明显易懂，下文配合附图，作详细说明如下。
图1为耦接至主装置的储存装置的一实施例的方块示意图。请参阅图1，储存装置100可耦接至主装置(Host Device)200。在一些实施态样中，储存装置100可为记忆卡，且主装置200可为但不限于配置有读卡机的各式装置，例如电脑、手机、相机等。在另一些实施态样中，储存装置100亦可为固态硬碟(SSD)，且主装置200可为但不限于电脑、主机等。
在一实施例中，储存装置100包含快闪存储器(Flash Memory)110和快闪存储器控制器120，且快闪存储器控制器120耦接于快闪存储器110。快闪存储器110用以储存各式数据，例如多媒体档案，且快闪存储器控制器120可用以存取快闪存储器110。
在一实施例中，快闪存储器控制器120可包含只读存储器121、处理器122以及错误更正码(Error Correcting Codes)单元123。此外，快闪存储器控制器120可还包含至少二传输接口(以下分别称之为第一传输接口124与第二传输接口125)与至少一缓冲存储器126。于此，处理器122耦接于只读存储器121、错误更正码单元123、第一传输接口124、第二传输接口125与缓冲存储器126。
在一些实施态样中，处理器122可透过汇流排耦接至只读存储器121、错误更正码单元123、第一传输接口124、第二传输接口125与缓冲存储器126。第一传输接口124与第二传输接口125可为通用序列汇流排(USB)、先进技术附着(ATA)、序列先进技术附着(SATA)、快速周边元件互联(PCI-E)等。此外，处理器122可为中央控制单元(CPU)、微处理器(micro-processor)、数字信号处理器(DSP)、可程序化控制器、特殊应用集成电路(ASIC)、可程序化逻辑装置(PLD)或其他类似电路元件，但本发明并非以此为限。
只读存储器121可用以储存一程序码121C，但本发明并非以此为限，程序码121C亦得储存在缓冲存储器126或任何形式的存储器内。处理器122可透过执行程序码121C来控制只读存储器121、错误更正码单元123、第一传输接口124、第二传输接口125与缓冲存储器126进行诸多协同运作。例如，透过第一传输接口124存取快闪存储器110、利用缓冲存储器126进行所需的缓冲处理、透过第二传输接口125与耦接于储存装置100的主装置200沟通、利用错误更正码单元123进行编码与解码等。
错误更正码单元123可利用低密度奇偶校验码(LDPC code)对自快闪存储器110中读出的数据进行解码并对写入至快闪存储器110中的数据进行编码。于此，错误更正码单元123包含低密度奇偶校验码解码器123A，并且错误更正码单元123可利用低密度奇偶校验码解码器123A对自快闪存储器110中读出的数据进行解码。
图2为图1中错误更正码单元123的一实施例的方块示意图。请参阅图2，在一实施例中，错误更正码单元123的低密度奇偶校验码解码器123A可包含变数点电路1231、校验点电路1232、段检测电路1233、症状检查电路1234以及控制电路1235。变数点电路1231耦接于校验点电路1232与段检测电路1233。校验点电路1232耦接于段检测电路1233与症状检查电路1234。并且，控制电路1235耦接于变数点电路1231、段检测电路1233与症状检查电路1234。此外，低密度奇偶校验码解码器123A可还包含选择电路1236，且选择电路1236耦接于数字信号处理模组123B、变数点电路1231与控制电路1235。
图3为读取方法的一实施例的流程图，且图4为图3中步骤S200的一实施例的流程图。请参阅图1至图4，本发明任一实施例的快闪存储器控制器120可根据任一实施例的读取方法来读取快闪存储器110中所储存的数据，并进行解码。
当快闪存储器控制器120透过第二传输接口125接收到来自主装置200的读取指令时，快闪存储器控制器120可利用处理器122根据读取指令中所载的逻辑地址自快闪存储器110中的特定实体地址读取第一码字C1(步骤S100)。的后，快闪存储器控制器120便可利用低密度奇偶校验码解码器123A根据步骤S10所读取到的第一码字C1执行一解码程序(步骤S200)。
在步骤S100的一实施例中，第一码字C1可划分成多个码字段C11-C1n，且每一码字段C11-C1n具有单独验证其正确性的能力。并且，此些码字段C11-C1n可于存入于快闪存储器110之前便已划分好。错误更正码单元123可还包含数字信号处理模组123B，且数字信号处理模组123B耦接于低密度奇偶校验码解码器123A。于此，快闪存储器控制器120可利用处理器122根据读取指令对位于特定实体地址上的第一码字C1的多个码字段C11-C1n进行读取，并利用错误更正码单元123的数字信号处理模组123B计算出各码字段C11-C1n中各位元的可靠度讯息，进而转换出各码字段C11-C1n相应的多个通道值。其中，各通道值可以用以表示码字段中的一位元，因此，通道值的数量是相同于码字段中所含的位元数量。于此，各码字段C11-C1n的位元数量可彼此相同，但本发明并非以此为限，各码字段C11-C1n的位元数量亦可互不相同。
在一些实施态样中，各通道值可仅包含单一个符号位元(sign bit)，但本发明并非以此为限，在另一些实施态样中，各通道值除包含一个符号位元外，更可包含至少一个可靠度位元(reliability bit(s))。
在步骤S200的解码程序的一实施例中，低密度奇偶校验码解码器123A可藉由选择电路1236将变数点电路1231的输入来源切换至数字信号处理模组123B的输出，以将数字信号处理模组123B对第一码字C1的各码字段C11-C1n所读取到的多个通道值依序载入至变数点电路1231。之后，低密度奇偶校验码解码器123A便可利用变数点电路1231根据此些码字段C11-C1n的多个通道值产生出多个变数点讯息MV1-MVx(步骤S201)。其中，各码字段C11-C1n可对应到此些变数点讯息MV1-MVx中的多个。于此，各变数点讯息MV1-MVx可用以表示第一码字C1的一个位元讯息，因此各码字段C11-C1n所对应到的变数点讯息的数量和其所包含的通道值的数量相同，且为一对一的关系。
在一些实施态样中，当通道值仅包含符号位元时，对应的变数点讯息可亦仅包含符号资讯。而当通道值还包含可靠度位元时，对应的变数点讯息除符号资讯外还包含可靠度资讯。
接续，低密度奇偶校验码解码器123A可利用段检测电路1233分别根据各码字段C11-C1n所对应的变数点讯息去检测各码字段，并且据其检测结果产生并更新各码字段相应的解码状态(步骤S202)。于此，当检测到码字段已解码正确时，段检测电路1233可将此码字段的解码状态记录成通过(pass)。反之，当检测到码字段解码不正确时，段检测电路1233可将此码字段的解码状态记录成不通过(fail)。
在一实施例中，各码字段C11-C1n可包含码字部P1与校验部P2，如第5图所示。并且，段检测电路1233于步骤S202中可透过各码字段C11-C1n的校验部P2所对应到的变数点讯息来检测其码字部P1所对应到的变数点讯息是否已解码正确。在一些实施态样中，各码字段C11-C1n的校验部P2可为一种循环冗余校验码(CRC)，但本发明并非以此为限。
在另一实施例中，各码字段C11-C1n可不包含校验部P2(即仅包含码字部P1)。并且，段检测电路1233于步骤S22中可分别透过仅包含各码字段C11-C1n所对应到的变数点讯息的校验式来检测各码字段C11-C1n是否已解码正确。举例而言，段检测电路1233可根据码字段所对应到的变数点讯息于带入校验式后的结果值是否为零来判断。当结果值为零时，表示已解码正确。反之，当结果值不为零时，表示解码不正确。在一些实施态样中，段检测电路1233可从校验点电路1232得到用以检测各码字段C11-C1n的校验式。
在一些实施例中，于第一码字C1第一次进入至低密度奇偶校验码解码器123A时，因尚未经过任何递回地解码流程，此时段检测电路1233会将各码字段C11-C1n的解码状态皆记录成不通过。
接续，低密度奇偶校验码解码器123A可利用控制电路1235检查段检测电路1233于步骤S202中所得到的各码字段C11-C1n的解码状态是否为通过(步骤S203)。在步骤S203的一实施例中，控制电路1235可先将此些码字段C11-C1n中之一者设定为检查目标(步骤S203a)后，再检查此码字段的解码状态是否为通过(步骤S203b)。在步骤S203a的一实施例中，控制电路1235可根据各码字段C11-C1n于第一码字C1中的组成顺序依序进行设定，但本发明并非以此为限。
于此，当控制电路1235于步骤S203b中判定当前所检查的码字段的解码状态为通过时，控制电路1235可返回至步骤S203a中，并以此些码字段C11-C1n中的另一者做为新的检察目标。并且，当检查到有任一个码字段的解码状态为不通过时，控制电路1235可产生一解码指示I1给变数点电路1231(步骤S204)，以致使变数点电路1231可根据解码指示进行解码。于此，解码指示I1的内容可包含其解码状态为通过的所有码字段，以致使变数点电路1231可据此得知当前解码状态已为通过的码字段有哪些。
在步骤S203的一实施例中，控制电路1235可根据各码字段C11-C1n于第一码字C1中的组成顺序依序进行检查，但本发明并非以此为限。
在一实施例中，于收到解码指示I1后，变数点电路1231可先将所有变数点讯息MV1-MVx传到校验点电路1232，使得校验点电路1232可根据此些变数点讯息MV1-MVx进行校验点运算以产生多个校验点讯息MC1-MCy，并且更新输出至变数点电路1231的校验点讯息MC1-MCy(步骤S205)。在一些实施态样中，校验点电路1232可利用多个校验式来进行校验点运算，并分别根据各校验式中所包含到的此些变数点讯息的总和是否为零来决定回传至变数点电路1231的各校验点讯息MC1-MCy，以藉此告知变数点电路1231其认为各变数点讯息MV1-MVx的值应为多少。
于接收到校验点讯息MC1-MCy后，由于变数点电路1231已根据解码指示I1得知当前解码状态已为通过的码字段有哪些，并且得知此些解码状态已为通过的码字段所对应到的多个变数点讯息(以下可称之为多个第一变数点讯息)已为正确而无需更新。因此，变数点电路1231可根据解码指示I1跳过此些第一变数点讯息，而仅根据校验点电路1232所更新的校验点讯息MC1-MCy与解码状态为不通过的各个码字段所对应到的多个变数点讯息(即剩余的变数点讯息，以下可称之为多个第二变数点讯息)进行变数点运算，以根据变数点运算的结果更新此些第二变数点讯息(步骤S206)。如此一来，便可节省下不少解码时间。
于完成更新此些第二变数点讯息后，变数点电路1231可再将所有的变数点讯息MV1-MVx传到校验点电路1232。其中，于校验点电路1232每做完一次校验点运算且变数点电路1231每做完一次变数点运算后，控制电路1235可将递回次数加一(步骤S207)，以计数出此第一码字C1已经过几次的解码流程。并且，症状检测电路1234可根据校验点电路1232进行校验点运算后的结果判断第一码字C1是否解码成功(步骤S208)。于此，症状检测电路1234可根据校验点电路1232所利用的多个校验式来进行判断。例如，于此些校验式于校验点运算后所得到的值皆为零时，症状检测电路1234可判断第一码字C1已解码成功。
当症状检测电路1234于步骤S208中判断第一码字C1解码成功时，症状检测电路1234可产生信号告知控制电路1235，以致使控制电路1235相应地产生触发信号给变数点电路1231，使得变数点电路1231可于收到触发信号后根据当前的变数点讯息MV1-MVx输出解码结果R1(步骤S209)。例如，通过第二传输接口125将解码结果R1传送给主装置200，以完成读取指令的执行。
当症状检测电路1234于步骤S208中的判断结果为第一码字C1解码失败时，控制电路1235可进一步确认所计数的递回次数是否已达到了预设次数(步骤S210)。其中，预设次数为预先设定的最大递回解码次数，例如10次、100次等，其数值并非以此为限。
当控制电路1235于步骤S210中的确认结果为递回次数未达到预设次数时，解码程序可返回至步骤S202，以于更新各码字段C11-C1n当前的解码状态后，再次接续执行步骤S202后方的步骤。
当控制电路1235于步骤S210中的确认结果为递回次数已达到预设次数时，控制电路1235可更进一步确认此第一码字C1是否为第一次进入到此解码程序中(步骤S211)，以提供再一次的解码机会给第一码字C1。倘若控制电路1235的确认结果为第一码字C1并非为第一次进入此解码程序中时，控制电路1235可产生失败讯息给处理器122以告知解码失败(步骤S212)。而倘若控制电路1235的确认结果为此第一码字C1是第一次进入到此解码程序时，控制电路1235可再确认此第一码字C1于经过第一次解码程序(即，递回次数达到预设次数但仍解码失败)后其多个码字段C11-C1n中是否存在有任一码字段的解码状态已纪录为通过(步骤S213)。
当控制电路1235于步骤S213的确认结果为此些码字段C11-C1n中并无存在任何一个码字段的解码状态为通过时，执行步骤S212，以产生失败讯息告知处理器122解码失败。而当控制电路1235于步骤S213的确认结果为此些码字段C11-C1n中存在有至少一个码字段的解码状态为通过时，控制电路1235便可利用于第一次解码程序中取得的多个第一变数点讯息将第一码字C1中对应到的码字段(即解码状态为通过的码字段)的多个通道值取代掉，以重组此第一码字C1成一个新的第二码字C2(步骤S214)。举例而言，假设第一码字C1中的码字段C12和码字段C1n的解码状态皆为通过时，控制电路1235可分别将码字段C12和码字段C1n的多个通道值替换成对应的多个第一变数点讯息，而形成码字段C12'和码字段C1n'，且第二码字C2即是由码字段C11、码字段C12'、码字段C13…码字段C1(n-1)和码字段C1n'所组成，如第6图所示。
之后，低密度奇偶校验码解码器123A再根据此第二码字C2返回步骤S200以重启解码程序(即根据第二码字C2进入步骤S201)。其中，于前一次解码程序中所计数到的递回次数在重启的解码程序中将会被重置，但各码字段C11-C1n的解码状态并不会被清除。
如此一来，第一码字C1在经过步骤S213的重组而成为第二码字C2后，可解度将被提高，而减少了后续解码流程或数据复原的负担。并且，因第二码字C2中解码状态为通过的码字段在重启的解码程序中亦可被跳过，而再次降低了第二次解码所需的解码时间。
在步骤S214的一实施例中，由于各码字段C11-C1n的通道值是以序列方式输入至变数点电路1231，因此，控制电路1235可在欲输入解码状态为通过的码字段至变数点电路1231时，透过选择电路1236的输入切换改将相应的多个第一变数点讯息输入至变数点电路1231，并在欲输入解码状态为不通过的码字段至变数点电路1231时，透过选择电路1236的输入切换将此码字段原本的多个通道值输入至变数点电路1231，而重组出第二码字C2，但本发明并非以此为限。在一些实施态样中，选择电路1236可以多工器来实现。
在读取方法的一实施例中，当处理器122接收到失败讯息时，快闪存储器控制器120可更根据此失败讯息返回执行步骤S100，以再次利用处理器122重新自快闪存储器110中的特定实体地址读取第一码字C1。
在一些实施态样中，变数点电路1231与校验点电路1232可以全平行式、序列式或部分平行式的架构来实现。于此，由于变数点电路1231与校验点电路1232的实作方式已为本技术领域中具有通常知识者所熟知，故不赘述。
在一些实施例中，本发明任一实施例的快闪存储器控制器120可以各式制程的集成电路制程方式整合于芯片中，但本发明并非以此为限。
值得注意的是，相较于传统直接对整个码字进行递回解码，本发明任一实施例的错误更正码单元123可因分段解码的特性而得以在递回解码的过程中跳过解码状态已为通过的码字段。如此一来，本发明任一实施例的错误更正码单元123对整个码字所需的解码时间便可大幅减少。此外，相较于传统于第一次解码失败后仍是以初始的整个码字重新进行递回解码，本发明任一实施例的错误更正码单元123则会先将码字中部份的码字段替换成前次已回报为正确的结果，之后才以重组过后的码字再次进行递回解码。藉此，本发明任一实施例的错误更正码单元123可更提高解码正确率，并减少后续解码流程或数据复原的负担。
综上所述，本发明任一实施例的快闪存储器控制器、储存装置及读取方法，其在解码程序中透过确认有码字中哪些码字段的解码状态已为通过，来使得在后续递回地解码流程中可跳过此些解码状态已为通过的码字段，以节省解码时间并提升解码效率。此外，本发明任一实施例的快闪存储器控制器、储存装置及读取方法更可将码字中部份的码字段替换成前次已回报为正确的结果后，再以经此重组过后的码字再次进行解码，以提高解码正确率，并减少后续解码流程或数据复原的负担。
本发明的实施例揭示如上，然其并非用以限定本发明的范围，任何所属技术领域中具有通常知识者，在不脱离本发明实施例的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当由权利要求书界定为准。

Claims (16)

1.一种快闪存储器控制器，该快闪存储器控制器用以存取一快闪存储器，该快闪存储器控制器包含：
一只读存储器，用以储存一程序码；
一处理器，用以执行该程序码以控制对该快闪存储器的存取；及
一错误更正码单元，包含一低密度奇偶校验码解码器，该低密度奇偶校验码解码器用以执行一解码程序，该低密度奇偶校验码解码器包含：
一变数点电路，用以根据一第一码字的多个码字段的多个通道值产生多个变数点讯息，根据一解码指示跳过该些变数点讯息中的多个第一变数点讯息，并根据该些变数点讯息中非为该些第一变数点讯息的多个第二变数点讯息与多个校验点讯息进行变数点运算以更新该些第二变数点讯息，其中各该码字段对应到该些变数点讯息中的多个，且该些第一变数点讯息对应到解码状态为通过的该码字段；
一校验点电路，用以根据该些变数点讯息进行一校验点运算以产生并更新该些校验点讯息；
一段检测电路，用以根据各该码字段所对应的该些变数点讯息检测各该码字段，以产生并更新各该码字段相应的该解码状态；
一症状检查电路，用以根据该校验点运算的结果判断该第一码字是否解码成功；及
一控制电路，用以检查各该码字段的该解码状态是否为通过，且于检查到任一该码字段的该解码状态为不通过时产生该解码指示，该控制电路于每完成一次该校验点运算与一次该变数点运算时将一递回次数加一，且于该症状检查电路判断该第一码字解码成功时致使该变数点电路输出一解码结果；
其中，于该症状检查电路判断该第一码字未解码成功时，该控制电路确认该递回次数是否达到一预设次数，并于确认该递回次数未达到该预设次数时，该控制电路重新检查各该码字段的该解码状态，以根据重新检查的结果更新该解码指示。
2.如权利要求1所述的快闪存储器控制器，其特征在于，于确认该递回次数达到该预设次数时，该控制电路确认该第一码字是否为第一次进入该解码程序，且于确认为第一次时，该控制电路确认该些码字段中是否有该解码状态为通过的该码字段，当有该解码状态为通过的该码字段时，该控制电路利用于该第一次的该解码程序中取得的该些第一变数点讯息取代掉该第一码字中对应到该解码状态为通过的该码字段的该些通道值，以产生一第二码字，并致使该低密度奇偶校验码解码器重新根据该第二码字执行该解码程序。
3.如权利要求2所述的快闪存储器控制器，其特征在于，该控制电路于确认非为第一次时以及于各该码字段的该解码状态皆为不通过时，产生一失败讯息。
4.如权利要求1所述的快闪存储器控制器，其特征在于，各该码字段包含一码字部与一校验部，该段检测电路根据各该码字段的该校验部来检测各该码字段。
5.如权利要求1所述的快闪存储器控制器，其特征在于，该段检测电路分别根据仅包含各该码字段的一校验式来检测各该码字段。
6.一种储存装置，包含：
一快闪存储器；及
一快闪存储器控制器，用以存取该快闪存储器，该快闪存储器控制器包含：
一只读存储器，用以储存一程序码；
一处理器，用以执行该程序码以控制对该快闪存储器的存取；及
一错误更正码单元，包含一低密度奇偶校验码解码器，该低密度奇偶校验码解码器用以执行一解码程序，该低密度奇偶校验码解码器包含：
一变数点电路，用以根据一第一码字的多个码字段的多个通道值产生多个变数点讯息，根据一解码指示跳过该些变数点讯息中的多个第一变数点讯息，并根据该些变数点讯息中非为该些第一变数点讯息的多个第二变数点讯息与多个校验点讯息进行变数点运算以更新该些第二变数点讯息，其中各该码字段对应到该些变数点讯息中的多个，且该些第一变数点讯息对应到解码状态为通过的该码字段；
一校验点电路，用以根据该些变数点讯息进行一校验点运算以产生并更新该些校验点讯息；
一段检测电路，用以根据各该码字段所对应的该些变数点讯息检测各该码字段，以产生并更新各该码字段相应的该解码状态；
一症状检查电路，用以根据该校验点运算的结果判断该第一码字是否解码成功；及
一控制电路，用以检查各该码字段的该解码状态是否为通过，且于检查到任一该码字段的该解码状态为不通过时产生该解码指示，该控制电路于每完成一次该校验点运算与一次该变数点运算时将一递回次数加一，且于该症状检查电路判断该第一码字解码成功时致使该变数点电路输出一解码结果；
其中，于该症状检查电路判断该第一码字未解码成功时，该控制电路确认该递回次数是否达到一预设次数，并于确认该递回次数未达到该预设次数时，该控制电路重新检查各该码字段的该解码状态，以根据重新检查的结果更新该解码指示。
7.如权利要求6所述的储存装置，其特征在于，于确认该递回次数达到该预设次数时，该控制电路确认该第一码字是否为第一次进入该解码程序，且于确认为第一次时，该控制电路确认该些码字段中是否有该解码状态为通过的该码字段，当有该解码状态为通过的该码字段时，该控制电路利用于该第一次的该解码程序中取得的该些第一变数点讯息取代掉该第一码字中对应到该解码状态为通过的该码字段的该些通道值，以产生一第二码字，并致使该低密度奇偶校验码解码器重新根据该第二码字执行该解码程序。
8.如权利要求7所述的储存装置，其特征在于，该控制电路于确认非为第一次时以及于各该码字段的该解码状态皆为不通过时，产生一失败讯息。
9.如权利要求6所述的储存装置，其特征在于，各该码字段包含一码字部与一校验部，该段检测电路根据各该码字段的该校验部来检测各该码字段。
10.如权利要求6所述的储存装置，其特征在于，该段检测电路分别根据仅包含各该码字段的一校验式来检测各该码字段。
11.一种读取方法，包含：
根据一读取指令自一快闪存储器读取一第一码字；及
执行一解码程序，其中该解码程序包含：
根据该第一码字的多个码字段的多个通道值产生多个变数点讯息，其中各该码字段对应到该些变数点讯息中的多个；
根据各该码字段所对应的该些变数点讯息检测各该码字段，以产生并更新各该码字段相应的一解码状态；
检查各该码字段的该解码状态是否为通过；
于检查到任一该码字段的该解码状态为不通过时产生一解码指示；
根据该解码指示跳过该些变数点讯息中的多个第一变数点讯息，并根据该些变数点讯息中非为该些第一变数点讯息的多个第二变数点讯息与多个校验点讯息进行变数点运算以更新该些第二变数点讯息，其中该些第一变数点讯息对应到解码状态为通过的该码字段；
根据该些变数点讯息进行一校验点运算以产生并更新该些校验点讯息；
于每完成一次该校验点运算与一次该变数点运算时将一递回次数加一；
根据该校验点运算的结果判断该第一码字是否解码成功；
于判断该第一码字解码成功时，输出一解码结果；及
于判断该第一码字未解码成功时，确认该递回次数是否达到一预设次数；及
于确认该递回次数未达到该预设次数时，返回执行根据各该码字段所对应的该些变数点讯息检测各该码字段，以产生并更新各该码字段相应的该解码状态的步骤。
12.如权利要求11所述的读取方法，其特征在于，还包含：
于确认该递回次数达到该预设次数时，确认该第一码字是否为第一次进入该解码程序；
于确认为第一次时，确认该些码字段中是否有该解码状态为通过的该码字段；
当有该解码状态为通过的该码字段时，利用于该第一次的该解码程序中取得的该些第一变数点讯息取代掉该第一码字中对应到该解码状态为通过的该码字段的该些通道值，以产生一第二码字；及
重新根据该第二码字执行该解码程序。
13.如权利要求12所述的读取方法，其特征在于，还包含：
于确认非为第一次时，产生一失败讯息；及
于各该码字段的该解码状态皆为不通过时，产生该失败讯息。
14.如权利要求13所述的读取方法，其特征在于，还包含：
根据该失败讯息重新返回执行根据该读取指令自该快闪存储器读取该第一码字的步骤。
15.如权利要求11所述的读取方法，其特征在于，各该码字段包含一码字部与一校验部，且根据各该码字段所对应的该些变数点讯息检测各该码字段的步骤根据各该码字段的该校验部来检测。
16.如权利要求11所述的读取方法，其特征在于，根据各该码字段所对应的该些变数点讯息检测各该码字段的步骤分别根据仅包含各该码字段的一校验式来检测各该码字段。
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