CN112527240B - 一种配合80c186cpu进行的浮点运算装置 - Google Patents
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Abstract
本发明涉及一种配合80C186CPU进行的浮点运算装置，所述数据缓存单元，用于接收包含指令和数据的指令信息并缓存，发送数据至总线控制逻辑单元、加法器，发送指令至指令译码单元；所述总线控制单元，用于接收状态机的运算控制信号触发，控制加法器对数据的操作；所述指令译码单元，用于对指令进行译码，并发送至指令序列单元；所述指令序列单元，用于对指令进行排序构成指令序列，并发送至状态机；所述状态机，用于对指令序列进行编码，得到运算控制信号，发送至总线控制单元；所述加法器，用于根据运算控制信号分别进行指数加法运算和尾数加法运算。在本发明电路进行运算期间，80C186可取下一条其他指令予以执行，因而实现了并行工作。
Description
技术领域
本发明涉及自动控制及电子应用领域，尤其涉及配合80C186CPU进行的浮点运算。
背景技术
目前工业控制产品中很多应用采用80C186CPU产品，但没有浮点运算功能，以至于面对复杂的浮点运算时无法完成，效率很低。
因此急需一种设计符合80C186CPU指令进行浮点运算的装置。
发明内容
本发明目的是提供一种配合80C186CPU进行的浮点运算装置，以克服上述缺陷。
本发明为实现上述目的所采用的技术方案是：一种配合80C186CPU进行的浮点运算装置，包括：数据缓存单元、总线控制单元、指令译码单元、指令序列单元、状态机和加法器；
所述数据缓存单元，用于接收包含指令和数据的指令信息并缓存，发送数据至总线控制逻辑单元、加法器，发送指令至指令译码单元；
所述总线控制单元，用于接收状态机的运算控制信号触发，控制加法器对数据的操作；
所述指令译码单元，用于对指令进行译码，并发送至指令序列单元；
所述指令序列单元，用于对指令进行排序构成指令序列，并发送至状态机；
所述状态机，用于对指令序列进行编码，得到运算控制信号，发送至总线控制单元；
所述加法器，用于对数据缓存单元发来的数据进行数据对比和操作数检测，根据运算控制信号分别进行指数加法运算和尾数加法运算。
所述加法器包括数据总线接口、寄存器组、常量ROM、指数操作单元、尾数操作单元；
所述数据总线接口，用于对数据缓存单元发来的数据进行数据对其和操作数检测，将指数数据发送至指数操作单元，将尾数数据发送至尾数操作单元；
指数操作单元，用于对指数数据进行指数操作，并将操作结果发送至寄存器组存储；
尾数操作单元，用于对尾数数据进行尾数操作，并将操作结果发送至寄存器组存储；
寄存器组，用于存储指数操作单元、尾数操作单元以及常量ROM的结果；常量ROM，用于存储常量；当进行运算时，加法器调用常量ROM中存储的常量，并将计算结果发送至寄存器组存储。
所述指数操作单元包括阶码加法器、操作数A阶码寄存器、操作数B阶码寄存器；
所述阶码加法器，用于16位阶码的加法，并将运算结果发送至数据总线接口；
操作数A阶码寄存器，用于存储数据中的第一个阶码操作数；
操作数B阶码寄存器，用于存储数据中的第一个阶码操作数。
所述尾数操作单元包括操作寄存器A和操作寄存器B、尾数加法器和和寄存器、左右移位寄存器；
所述操作寄存器A和操作寄存器B，用于分别存储需要进行运算的操作数A和B；
尾数加法器和和寄存器，用于将A和B进行加法运算，并将运算的和保存在寄存器中，需要时发送至数据总线接口；
左右移位寄存器，用于将数据中的A或B进行左移或右移运算，发送至尾数加法器。
一种配合80C186CPU进行的浮点运算装置，还包括错误指针单元，用于接收状态机发送到控制信息，将数据缓存单元输出的数据与运算控制信号规定的数据格式进行逐位对比；若不一致，则发送错误信息至CPU；若一致，不发送信息。
本发明具有以下有益效果及优点：
1.本发明是一种配合80C186CPU进行的浮点运算的电路设计。
2.本发明提出了可与配套的CPU芯片进行异步并行进行的浮点运算运算的电路设计，相当于80C186CPU的一个I/O部件，满足186运行的指令，但不能单独使用，它只能配合186主CPU才能进行运算。因为真正的读写主存的工作不是本发明电路完成，而是由186执行的。如果80C186从主存读取的指令是本发明电路进行浮点运算指令，则它们以输出方式把该指令送到本发明电路，本发明电路接收后进行译码并执行浮点运算。在本发明电路进行运算期间，80C186可取下一条其他指令予以执行，因而实现了并行工作。如果在本发明电路执行浮点运算指令过程中80C186又取来一条浮点运算指令，则本发明电路以给出“忙”的标志信号加以拒绝，使80C186暂停向本发明电路发送命令。只有待本发明电路完成浮点运算而取消“忙”的标志信号以后，80C186才可以进行一次发送操作。
附图说明
图1本发明的结构框图；
图2本发明的浮点加法器基本运算流程图；
图3本发明的高速浮点加法器的数据路径图。
具体实施方式
下面结合附图及实施例对本发明做进一步的详细说明。
本发明数据接口、控制逻辑、浮点加法器组成，此部件用于复制执行所有的协处理器指令，它有一个用8个80位的寄存器组成的堆栈，该堆栈用于以扩展精度的浮点数据格式来存放数学指令的操作数和运算结果。在协处理器指令的执行过程中，要么指定该堆栈寄存器中的数据，要么使用压栈/出栈机制来从栈顶存放或读取数据。数据接口和控制逻辑中包括状态寄存器、控制寄存器、标记寄存器和异常指针寄存器。
如图1所示，一种配合80C186CPU进行的浮点运算装置，包括：数据缓存单元、总线控制单元、指令译码单元、指令序列单元、状态机和加法器；
所述数据缓存单元，用于接收包含指令和数据的指令信息并缓存，发送数据至总线控制逻辑单元、加法器，发送指令至指令译码单元；
所述总线控制单元，用于接收状态机的运算控制信号触发，控制加法器对数据的操作；
所述指令译码单元，用于对指令进行译码，并发送至指令序列单元；
所述指令序列单元，用于对指令进行排序构成指令序列，并发送至状态机；
所述状态机，用于对指令序列进行编码，得到运算控制信号，发送至总线控制单元；
所述加法器，用于对数据缓存单元发来的数据进行数据对比和操作数检测，根据运算控制信号分别进行指数加法运算和尾数加法运算。
所述加法器包括数据总线接口、寄存器组、常量ROM、指数操作单元、尾数操作单元；
所述数据总线接口，用于对数据缓存单元发来的数据进行数据对其和操作数检测，将指数数据发送至指数操作单元，将尾数数据发送至尾数操作单元；
指数操作单元，用于对指数数据进行指数操作，并将操作结果发送至寄存器组存储；
尾数操作单元，用于对尾数数据进行尾数操作，并将操作结果发送至寄存器组存储；
寄存器组，用于存储指数操作单元、尾数操作单元以及常量ROM的结果；常量ROM，用于存储常量；当进行运算时，加法器调用常量ROM中存储的常量，例如-π/4、±0.1等进行计算操作数的计算，并将计算结果发送至寄存器组存储。
所述指数操作单元包括阶码加法器、操作数A阶码寄存器、操作数B阶码寄存器；所述阶码加法器，用于16位阶码的加法，并将运算结果发送至数据总线接口；操作数A阶码寄存器，用于存储数据中的第一个阶码操作数；操作数B阶码寄存器，用于存储数据中的第一个阶码操作数。
所述尾数操作单元包括操作寄存器A和操作寄存器B、尾数加法器和和寄存器、左右移位寄存器；操作寄存器A和操作寄存器B，用于分别存储需要进行运算的操作数A和B；尾数加法器和和寄存器，用于将A和B进行加法运算，并将运算的和保存在寄存器中，需要时发送至数据总线接口；左右移位寄存器，用于将数据中的A或B进行左移或右移运算，发送至尾数加法器。
错误指针单元，用于接收状态机发送到控制信息，将数据缓存单元输出的数据与运算控制信号规定的数据格式进行逐位对比；若不一致，则发送错误信息至CPU；若一致，不发送信息。
图1中的数据缓存单元、总线控制单元、指令译码单元、指令序列单元、状态机和加法器结构均为现有技术。
如图2所示，对于浮点加法来说,一般需要以下的步骤:
1求出阶差:两个操作数的阶码相减,求出阶码差为△E＝|EX一EY|。
2对阶操作:当△E不为零时一,使得两个数取相同的阶码值。将指数小的数的尾数右移△E位,其指数值加上△E,那么浮点数的值不变,但精度变差了。尾数右移时,以原码形式的尾数,符号位不参加移位,尾数高位补零；对于补码形式的尾数,符号位要参加右移并使其保持不变。为减少误差,可以将右移出的几位暂存起来,供舍入操作用。
3尾数相加减:执行两个对阶后的浮点数求和(差)的过程。
4规格化处理:浮点运算的结果若不满足规格化的规则,就必须把它变成规格化的数。双符号位的补码尾数的处理方法,有利于判断运算的溢出。
如图3所示，借鉴上述改进的two-path算法同时,用动静态进位链的设计方法,减少关键路径延时侧重从电路结构上采提高浮点加法器的运算速度。
协处理器内部将临时实数的格式用于所有的计算。从存储器中读取的所有数据类型将自动转换为临时实数格式。浮点加法器设计成16位指数加法器和64位尾数加法器两大部分。64位的尾数加法器考虑到4位用于舍入和精度控制的附加位,可以扩展到68位组成尾数加法器及其总线。
3.1指数加法器的设计
组内采用曼彻斯特加法器、输入端预充电、多路选择器(易于进行原码或反码加法运算)及加法纬果暂存于指数总线的接口等,都是运算速度快,硬件代价低、面积又可取的加法器方案。
3.2尾数加法器的设计
68位尾数加法器进位链和加法器结构的设计,是解决长路径延迟的首要问题。为了提高尾数加法器的运算速度,所以采用超前进位加法器CIA(CarryLook一aheadAdder)。
超前进位加法器的实现形式有门阵列形式、动态多米诺(domino)进位的方式等。在4位的超前进位加法器中,门阵列的形式结构紧凑,由18个MOS管就可构成超前进位。若用动态多米诺(domino)的形式,晶体管可以节省,但最坏的延时增加到6个NMOS的串接延时。根据具体应用和相关工艺的需要选择合适的电路实现形式。本文从低功耗、高速度和面积允许的角度,选择传输管逻辑与动态多米诺逻辑构成超前进位加法器形式。
3.3前导零预测逻辑
为了减少运算的时延,我们引入了前导O预测逻辑。其可以在尾数做加减法的同时,并行计算加减结果前导零的个数,确定结果需要左移的位数,同时调整相应的指数。
在一般的浮点加法器中,采用前导零的判定技术,可以减少判定输出结果前导1关键路径的延时。前导1的判定(Leading一OneDetector),就是计算前导0的个数。根据前导1的判定和计算结果的关系可以有串行和并行两种方式。串行方式是先计算前导O的个数,然后对于运算结果左移。
Claims (3)
1.一种配合80C186CPU进行的浮点运算装置，其特征在于，包括：数据缓存单元、总线控制单元、指令译码单元、指令序列单元、状态机和加法器；
所述数据缓存单元，用于接收包含指令和数据的指令信息并缓存，发送数据至总线控制逻辑单元、加法器，发送指令至指令译码单元；
所述总线控制单元，用于接收状态机的运算控制信号触发，控制加法器对数据的操作；
所述指令译码单元，用于对指令进行译码，并发送至指令序列单元；
所述指令序列单元，用于对指令进行排序构成指令序列，并发送至状态机；
所述状态机，用于对指令序列进行编码，得到运算控制信号，发送至总线控制单元；
所述加法器，用于对数据缓存单元发来的数据进行数据对比和操作数检测，根据运算控制信号分别进行指数加法运算和尾数加法运算；
所述加法器包括数据总线接口、寄存器组、常量ROM、指数操作单元、尾数操作单元；
所述数据总线接口，用于对数据缓存单元发来的数据进行数据对其和操作数检测，将指数数据发送至指数操作单元，将尾数数据发送至尾数操作单元；
指数操作单元，用于对指数数据进行指数操作，并将操作结果发送至寄存器组存储；
尾数操作单元，用于对尾数数据进行尾数操作，并将操作结果发送至寄存器组存储；
寄存器组，用于存储指数操作单元、尾数操作单元以及常量ROM的结果；
常量ROM，用于存储常量；当进行运算时，加法器调用常量ROM中存储的常量，并将计算结果发送至寄存器组存储；
所述尾数操作单元包括操作寄存器A和操作寄存器B、尾数加法器和和寄存器、左右移位寄存器；
所述操作寄存器A和操作寄存器B，用于分别存储需要进行运算的操作数A和操作数B；
尾数加法器和和寄存器，用于将A和B进行加法运算，并将运算的和保存在寄存器中，需要时发送至数据总线接口；
左右移位寄存器，用于将数据中的A或B进行左移或右移运算，发送至尾数加法器。
2.根据权利要求1所述的一种配合80C186CPU进行的浮点运算装置，其特征在于，所述指数操作单元包括阶码加法器、操作数A阶码寄存器、操作数B阶码寄存器；
所述阶码加法器，用于16位阶码的加法，并将运算结果发送至数据总线接口；
操作数A阶码寄存器，用于存储数据中的第一个阶码操作数；
操作数B阶码寄存器，用于存储数据中的第一个阶码操作数。
3.根据权利要求1所述的一种配合80C186CPU进行的浮点运算装置，其特征在于，还包括错误指针单元，用于接收状态机发送到控制信息，将数据缓存单元输出的数据与运算控制信号规定的数据格式进行逐位对比；若不一致，则发送错误信息至CPU；若一致，不发送信息。
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