CN112462140B - 一种提供电能参数分析的频率跟踪方法 - Google Patents

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Abstract

本发明提出了一种提供电能参数分析的频率跟踪方法，通过基波捕获ADC单元和FFT+FT测频模块提取电网的基波频率，然后通过FPGA发送到DDS频率合成器得到时钟频率，进而由第一时间同步驱动单元和第二时间同步驱动单元根据时钟频率对多路同步采样ADC单元进行时间窗同步采样控制，从而实现对电网的电能参数的采集分析。本发明选用DDS来作为频率发生器，DDS可以支持数KHz到数十MHz并且频率间隔可以达到20000000/16777216≈1.2Hz甚至20000000/4294967296≈0.005Hz精度。并且整个反应时间在数十ms内，因此本发明可以有效解决之前的时间窗同步采样技术时钟合成时的困难。

Description

一种提供电能参数分析的频率跟踪方法
技术领域
本发明属于电能参数采集分析技术领域，具体地说，涉及一种提供电能参数分析的频率跟踪方法。
背景技术
电能参数分析中，涉及到电参数基波频率和谐波、间谐波分析的问题。在采集分析电能参数的过程中，需要对输入的电网参数频率进行跟踪，并且对采样器AD (Anolog toDigital)器件的采样率进行设置。通常AD采样率由PCB(Printed Circuit Board)上专门的时钟发生器来提供。由于通常现有技术的工频不超过400Hz(例如在机场电源)，但是有些电动机设备需要变频器输出高达500Hz以上频率的交流电或者是30Hz的交流电。因此这里测量电能参数谐波或者间谐波就需要获得30Hz~500Hz甚至更大频率范围的同步采样。
电能参数同步采样意味着对输入的电能进行基波跟踪，然后按照基波进行倍频，再将倍频后的时钟输入到AD器件进行基波时间窗同步采样。由于一直以来人们大都只针对常用的工频如50Hz电网(欧洲和中国)，60Hz电网(北美地区)，400Hz(航空设备)做跟踪和时间窗同步采样。但是由于现代技术对环保的要求，交流电能用得越来越多，因此各种电机和变频器也得到广泛的应用和发展。
之前的电网频率跟踪和时间窗同步采样技术存在跟踪技术一般但是时间窗同步技术很差，甚至一些仪器没用做真正的同步采样，只是随便采样若干点数然后计算谐波和间谐波的问题。
常用的基波频率跟踪技术有FFT+FT频谱细化技术结合锁相环方式，包括数字锁相环倍频方法和模拟锁相环方法等。常用的模拟锁相环方法太贵，太占PCB，太难调试。数字锁相环倍频方法无法做到真正的逼近，并且数字倍频方法属于类似小数分频的方式，这样在频率高达数十MHz时无法做到精确频率输出。除此以外，小数分频是逼近的方式，仅限于数字器件工作频率最高数百MHz的影响会导致采样时钟有ns级别的抖动，而这种方式的精确度无法满足精确测量的要求。此外为了满足以上需求，还需要采用专用的时钟生成器，但是时钟生成器功耗大并且昂贵。
发明内容
本发明针对上述现有技术在电网频率跟踪和时间窗同步采样技术中的时间窗同步采样效果差，精确度低、功耗大且成本高等问题，提出了一种提供电能参数分析的频率跟踪方法使用DDS作为频率发生器，这里为了方便和节约资源采用FFT+FT来进行频率跟踪。DDS输出的信号经过整形后提供给ADC,作为采样控制，并通过第一时间同步驱动单元和第二时间同步驱动单元实现高精度的同步采样，相比于模拟锁相环技术，成本更低，调试更简单，相比于数字锁相环倍频方法精度更高。
本发明具体实现内容如下：
本发明提出了一种提供电能参数分析的频率跟踪方法，基于同步采样系统，将同步采样系统连接多路电参数调理通道和电网电压调理通道，用于接收电网信号并进行频率测量从而实现对接收的电网信号在时间窗对齐的情况下进行倍频采样，具体包括以下步骤：
步骤一：使用基波捕获ADC单元接收电网参数的基波频率，并将采样到的基波频率通过串行SPI接口发送到FPGA单元的FFT+FT测频模块；
步骤二：通过FPGA单元的FFT+FT测频模块快速响应，对接收到的基波频率串行数据进行串并转换，合成为12bit数据，并以2048点为一帧送入FFT+FT测频模块进行FFT运算；
步骤三：对FFT运算结果进行一维极值搜索，找到极值，并根据极值索引编号将极值前后两位数据和极值一起进行正弦插值运算；所述正弦插值运算以0.01每步长进行运算；通过正弦插值运算拟合出包含201个极值点的单峰极值数组，并进一步计算出频率值；
步骤四：通过归一化处理将计算出的频率值转化为32bit频率分辨率的频率控制字；完成电能参数分析的同步采样下的频率跟踪；
步骤五：将通过归一化处理后得到的频率控制字发送到DDS频率合成器，由DDS频率合成器生成需要的时钟频率发送给多路同步采样ADC单元；
步骤六：在由DDS频率合成器同步时间窗的情况下，获取电网的电能参数，实现对电网的电能参数分析；
对于所述同步采样系统，进行以下操作：
先设置FPGA单元、多路同步采样ADC单元、基波捕获ADC单元、DDS频率合成器、同步时间窗系统、DDS时钟输出及端接匹配缓冲单元、供电单元、基准电流源单元电路，然后搭接所述同步采样系统，再基于同步采样系统进行倍频采样；
所述同步采样系统的搭接操作为：
（1）将所述多路同步采样ADC单元的输入端连接到多路电参数调理通道，所述多路电参数调理通道包括多路电网电压参数通道和多路电网电流参数通道；将所述多路同步采样ADC单元的输出端与FPGA单元连接；通过多路同步采样ADC单元接收多路电网电压参数通道和多路电网电流参数通道传输的电网参数的基波频率；
（2）将所述基准电流源单元电路与多路同步采样ADC单元进行连接；通过基准电流源单元电路对多路同步采样ADC单元降低噪声和提高精度；
（3）在所述FPGA单元上设置DDS控制配置端口，并通过所述DDS控制配置端口将FPGA单元与所述DDS频率合成器连接；由FPGA单元向DDS频率合成器发送频率控制字，然后由DDS频率合成器生成所需时钟频率；
（4）将所述DDS频率合成器的输出端与所述多路同步采样ADC单元连接；将DDS频率合成器生成的时钟频率传输给多路同步采样ADC单元，进行同步时间窗的采样；
（5）在所述同步时间窗系统中设置搭接在DDS频率合成器上的第一时间同步驱动单元和第二时间同步驱动单元，通过第一时间同步驱动单元将所述DDS频率合成器与多路同步采样ADC单元连接，通过第二时间同步驱动单元将所述DDS频率合成器与所述FPGA单元连接；
（6）在所述FPGA单元内设置FFT+FT测频模块，将所述基波捕获ADC单元的输入端与电网电压调理通道进行连接，将基波捕获ADC单元的输出端与FPGA单元的FFT+FT测频模块进行连接；通过基波捕获ADC单元采集电网电压调理通道的信号，并传输到FFT+FT测评模块，通过FFT+FT测频模块进行FFT运算，得到被测量电网的精确基波周期；
（7）将所述DDS时钟输出及端接匹配缓冲单元连接在所述DDS频率合成器输出端和多路同步采样ADC单元之间；通过DDS时钟输出及端接匹配缓冲单元对DDS频率合成器输出的时钟频率进行时钟输出缓冲，然后再输出给多路同步采样ADC单元；
（8）在所述供电单元中设置共模电感模块，在所述共模电感模块的输入端连接12V电源，输出端与FPGA单元、多路同步采样ADC单元、基波捕获ADC单元、DDS频率合成器、DDS时钟输出及端接匹配缓冲单元连接。
为了更好地实现本发明，进一步地，设置两个频率控制字，所述正弦插值运算的插值倍数在100-5000之间，在插值完成后，将两个频率控制字分别写入FREG0寄存器和FREG1寄存器中。
为了更好地实现本发明，进一步地，在所述基波捕获ADC单元中设置有电压跟随器TLV2462LD，然后将所述电压跟随器TLV2462LD的3号输入端与电网电压调理通道的UA_BW信号进行连接；将电压跟随器TLV2462LD的1号输出端与2号输入端进行连接；
在所述基波捕获ADC单元中设置基波捕获ADC芯片，所述基波捕获ADC芯片采用AD7476ARTZ芯片，将所述电压跟随器TLV2462LD的1号输出端与基波捕获ADC芯片的3号VIN输入端进行连接；
在所述基波捕获ADC单元中设置驱动芯片TXB0102DCUR，将所述基波捕获ADC芯片的5号SDATA接线端与所述驱动芯片TXB0102DCUR的8号B1接线端连接，将所述驱动芯片TXB0102DCUR的5号S_DATA接线端与所述FPGA单元的FFT+FT测频模块连接。
为了更好地实现本发明，进一步地，在所述基波捕获ADC单元中设置LTC1067lGN芯片和比较器LM2930D；将所述LTC1067lGN芯片的8号INVA接线端连接UA_BW信号，11号BPB接线端与所述电压跟随器TLV2462LD的5号输入端连接；将所述电压跟随器TLV2462LD的7号输出端与比较器LM2903D的3号输入端连接，通过所述比较器LM2903D的1号输出端输出UA_F信号。
为了更好地实现本发明，进一步地，所述FPGA单元采用FPGA XC6SLX45-2CSG3241芯片。
为了更好地实现本发明，进一步地，在所述DDS频率合成器中，采用AD9832芯片构成DDS频率合成电路；所述DDS时钟输出及端接匹配缓冲单元采用比较器LTC6752，且在AD9832芯片的14号IOUT接线端外搭接一个三极管Q1 BCR503，并将所述三极管Q1 BCR503的发射极连接在比较器LTC6752的2号+IN接线端；还将所述AD9832芯片的14号IOUT接线端与比较器LTC6752的3号-IN接线端连接；将所述比较器LTC6752的7号Q接线端与多路同步采样ADC单元连接。
为了更好地实现本发明，进一步地，采用AD7761BSTZ芯片组成所述多路同步采样ADC单元，并将所述AD7761BSTZ芯片的64号、63号、2号、1号、8号、7号、10号、9号接线端分别各自与一路电网电压参数通道连接；将所述AD7761BSTZ芯片的49号、50号、47号、48号、41号、42号、39号、40号分别各自与一路电网电流参数通道连接；将所述AD7761BSTZ芯片的32号接线端与所述比较器LTC6752的7号Q接线端连接；
在所述基准电流源单元电路中设置ADR444BRZ基准源芯片、U36跟随器TLV2452LD；将所述ADR444BRZ基准源芯片连接U36跟随器TLV2452LD，并在连接U36跟随器TLV2452LD后搭接在所述AD7761BSTZ芯片的6号和43号接线端上。
为了更好地实现本发明，进一步地，所述第一时间同步驱动单元和第二时间同步驱动单元都采用SN74LVC16245DGGR驱动器，将所述第一时间同步驱动单元的37号、38号、40号、41号、43号、44号、46号、47号接线端分别与所述AD7761BSTZ芯片的20-27号接线端连接；将所述第一时间同步驱动单元的2号、3号、5号、6号、8号、9号、11号、12号接线端分别与所述FPGA单元的FPGA XC6SLX45-2CSG3241芯片的T18号、T17号、P17号、P18号、U17号、U18号、N17号、N18号接线端连接；
将所述第二时间同步驱动单元的27号、29号、30号、32号、33号、35号、36号接线端分别与所述比较器LTC6752的4号接线端、AD9832芯片的8号、7号、9号、10-12号接线端连接。
为了更好地实现本发明，进一步地，在所述共模电感模块中设置依次连接的滤波器H1205S-2W和线性电源LM117IMP-ADJ/NOPE，还设置滤波器MIDR03-12S05M；将所述线性电源LM117IMP-ADJ/NOPE和滤波器MIDR03-12S05M的输出端与FPGA单元、多路同步采样ADC单元、基波捕获ADC单元、DDS频率合成器、DDS时钟输出及端接匹配缓冲单元连接。
本发明与现有技术相比具有以下优点及有益效果：
本发明采取逻辑器件FPGA来实现,该频率可以在数ms之内得到被测量电网的基波频率。并且该频率值会立即传递到FPGA之外的频率发生器件，本文选用DDS来作为频率发生器，DDS可以支持数KHz到数十MHz并且频率间隔可以达到MCLK/（16777216）甚至某些器件达到MCLK/（4294967296）精度。并且整个反应时间可以在数十ms内完成因此该方法可以有效解决之前的时间窗同步采样技术时钟合成遇到的困难。且本发明使用DDS作为频率发生器并结合FFT+FT频谱细化技术，通过DDS实现将频率值立刻传递到FPGA外的频率发生器件，并通过第一时间同步驱动单元和第二时间同步驱动单元实现高精度的同步采样，相比于模拟锁相环技术，成本更低，调试更简单，相比于数字锁相环倍频方法精度更高。
附图说明
图1为本发明所基于的同步采样系统模块化的原理框图；
图2为本发明供电单元第一部分电路原理图；
图3为本发明供电单元第二部分电路原理图；
图4为本发明基波捕获ADC单元第一部分电路原理图；
图5为本发明基波捕获ADC单元第二部分电路原理图；
图6为本发明多路同步采样ADC单元电路原理图；
图7为本发明第一时间同步驱动单元电路原理图；
图8为第二时间同步驱动单元电路原理图；
图9为DDS频率合成器电路原理图；
图10为基准电流源单元电路原理图；
图11为与图6的多路同步采样ADC单元连接的多路电网电压参数通道和多路电网电流参数通道电路原理图；
图12为FPGA单元芯片第一部分电路原理图；
图13为FPGA单元芯片第二部分电路原理图。
具体实施方式
为了更清楚地说明本发明实施例的技术方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，应当理解，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例，因此不应被看作是对保护范围的限定。基于本发明中的实施例，本领域普通技术工作人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“设置”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；也可以是直接相连，也可以是通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
实施例1：
本实施例提出了一种提供电能参数分析的频率跟踪方法，如图1所示，基于同步采样系统，将同步采样系统连接多路电参数调理通道和电网电压调理通道，用于接收电网信号并进行频率测量从而实现对接收的电网信号在时间窗对齐的情况下进行倍频采样，具体包括以下步骤：
步骤一：使用基波捕获ADC单元接收电网参数的基波频率，并将采样到的基波频率通过串行SPI接口发送到FPGA单元的FFT+FT测频模块；
步骤二：通过FPGA单元的FFT+FT测频模块快速响应，对接收到的基波频率串行数据进行串并转换，合成为12bit数据，并以2048点为一帧送入FFT+FT测频模块进行FFT运算；
步骤三：对FFT运算结果进行一维极值搜索，找到极值，并根据极值索引编号将极值前后两位数据和极值一起进行正弦插值运算；所述正弦插值运算以0.01每步长进行运算；通过正弦插值运算拟合出包含201个极值点的单峰极值数组，并进一步计算出频率值；
步骤四：通过归一化处理将计算出的频率值转化为32bit频率分辨率的频率控制字；完成电能参数分析的同步采样下的频率跟踪；
步骤五：将通过归一化处理后得到的频率控制字发送到DDS频率合成器，由DDS频率合成器生成需要的时钟频率发送给多路同步采样ADC单元；
步骤六：在由DDS频率合成器同步时间窗的情况下，获取电网的电能参数，实现对电网的电能参数分析；
对于所述同步采样系统，进行以下操作：
先设置FPGA单元、多路同步采样ADC单元、基波捕获ADC单元、DDS频率合成器、同步时间窗系统、DDS时钟输出及端接匹配缓冲单元、供电单元、基准电流源单元电路，然后搭接所述同步采样系统，再基于同步采样系统进行倍频采样；
所述同步采样系统的搭接操作为：
（1）将所述多路同步采样ADC单元的输入端连接到多路电参数调理通道，所述多路电参数调理通道包括多路电网电压参数通道和多路电网电流参数通道；将所述多路同步采样ADC单元的输出端与FPGA单元连接；通过多路同步采样ADC单元接收多路电网电压参数通道和多路电网电流参数通道传输的电网参数的基波频率；
（2）将所述基准电流源单元电路与多路同步采样ADC单元进行连接；通过基准电流源单元电路对多路同步采样ADC单元降低噪声和提高精度；
（3）在所述FPGA单元上设置DDS控制配置端口，并通过所述DDS控制配置端口将FPGA单元与所述DDS频率合成器连接；由FPGA单元向DDS频率合成器发送频率控制字，然后由DDS频率合成器生成所需时钟频率；
（4）将所述DDS频率合成器的输出端与所述多路同步采样ADC单元连接；将DDS频率合成器生成的时钟频率传输给多路同步采样ADC单元，进行同步时间窗的采样；
（5）在所述同步时间窗系统中设置搭接在DDS频率合成器上的第一时间同步驱动单元和第二时间同步驱动单元，通过第一时间同步驱动单元将所述DDS频率合成器与多路同步采样ADC单元连接，通过第二时间同步驱动单元将所述DDS频率合成器与所述FPGA单元连接；
（6）在所述FPGA单元内设置FFT+FT测频模块，将所述基波捕获ADC单元的输入端与电网电压调理通道进行连接，将基波捕获ADC单元的输出端与FPGA单元的FFT+FT测频模块进行连接；通过基波捕获ADC单元采集电网电压调理通道的信号，并传输到FFT+FT测评模块，通过FFT+FT测频模块进行FFT运算，得到被测量电网的精确基波周期；
（7）将所述DDS时钟输出及端接匹配缓冲单元连接在所述DDS频率合成器输出端和多路同步采样ADC单元之间；通过DDS时钟输出及端接匹配缓冲单元对DDS频率合成器输出的时钟频率进行时钟输出缓冲，然后再输出给多路同步采样ADC单元；
（8）在所述供电单元中设置共模电感模块，在所述共模电感模块的输入端连接12V电源，输出端与FPGA单元、多路同步采样ADC单元、基波捕获ADC单元、DDS频率合成器、DDS时钟输出及端接匹配缓冲单元连接。
工作原理：通过FFT+FT测频模块以足够快的响应测量出基波捕获ADC传输来的电网参数的基波频率，然后将频率控制字传递给DDS频率合成器，DDS频率合成器输出所需的时钟频率，经过DDS时钟输出及端接匹配缓冲单元进行时钟输出缓冲后到达多路同步采样ADC单元，实现精确同步时间窗的采样。
多路同步采样ADC单元是用于实现电网参数采集并实施同步时间窗采样的目标器件；
基波捕获ADC单元是作为FFT+FT测频的实现装置一部分，它按照FFT+FT算法采样得到的数据传递到FPGA中进行运算，得到被测量电网的精确基波周期；
数字器件实现FFT+FT的运输。由普通精度采样得到的时间序列，经过FFT得到大致的频率分布信息。数字器件可选用FPGA，FPGA可以提供FFT IP核进行运算，FFT IP核输出是流水线，此间可以使用流水线处理方式得到频谱序列的极大值，然后将频谱细化窗口传递到FPGA内部的软核如Microblaze，甚至专用的频谱细化拟合运算逻辑，计算出最大值后记录下频率值；FFT+FT运算得到的频率值经过归一化运算，比如DDS的采样时钟和频率控制字具有一定的频率精度，可以是MCLK/（16777216）甚至是MCLK/（4294967296） ，通过对MCLK进行时钟切换我们可以达到极高的精度通常在0.1Hz以下甚至0.001Hz级别。基波周期一般在30~500Hz之间，按照倍频512倍之后归一化为DDS的控制字。数字器件将控制字处理之后通过与DDS器件之间的接口，通常为串行SPI接口写入到DDS器件内部寄存器，并有效化。
注意：DDS频率合成器的输出可能需要端接电阻，转换电流信号为电压信号。可能需要双端转单端的驱动器。该驱动器可以匹配不同的逻辑电平，并输入到多路同步采样ADC单元作为采样时钟，即适配具体ADC需要的时钟逻辑电平。
实施例2：
本实施例在上述实施例1的基础上，如图2、图3、图4、图5、图6、图7、图8、图9、图10、图11、图12、图13所示，为了更好地实现本发明，进一步地，设置两个频率控制字，所述正弦插值运算的插值倍数在100-5000之间，在插值完成后，将两个频率控制字分别写入FREG0寄存器和FREG1寄存器中。需要说明的是：因为关于供电单元、基波捕获ADC单元和FPGA单元芯片的电路原理图过大，为了保证附图展示的足够清晰，将供电单元、基波捕获ADC单元和FPGA单元芯片的电路原理图都拆分为两个部分的电路原理图进行展示，并将供电单元、基波捕获ADC单元和FPGA单元芯片拆分的两个部分都分别对应命名为第一部分和第二部分。
为了更好地实现本发明，进一步地，在所述基波捕获ADC单元中设置有电压跟随器TLV2462LD，然后将所述电压跟随器TLV2462LD的3号输入端与电网电压调理通道的UA_BW信号进行连接；将电压跟随器TLV2462LD的1号输出端与2号输入端进行连接；
在所述基波捕获ADC单元中设置基波捕获ADC芯片，所述基波捕获ADC芯片采用AD7476ARTZ芯片，将所述电压跟随器TLV2462LD的1号输出端与基波捕获ADC芯片的3号VIN输入端进行连接；
在所述基波捕获ADC单元中设置驱动芯片TXB0102DCUR，将所述基波捕获ADC芯片的5号SDATA接线端与所述驱动芯片TXB0102DCUR的8号B1接线端连接，将所述驱动芯片TXB0102DCUR的5号S_DATA接线端与所述FPGA单元的FFT+FT测频模块连接。
为了更好地实现本发明，进一步地，在所述基波捕获ADC单元中设置LTC1067lGN芯片和比较器LM2930D；将所述LTC1067lGN芯片的8号INVA接线端连接UA_BW信号，11号BPB接线端与所述电压跟随器TLV2462LD的5号输入端连接；将所述电压跟随器TLV2462LD的7号输出端与比较器LM2903D的3号输入端连接，通过所述比较器LM2903D的1号输出端输出UA_F信号。
为了更好地实现本发明，进一步地，所述FPGA单元采用FPGA XC6SLX45-2CSG3241芯片。
为了更好地实现本发明，进一步地，在所述DDS频率合成器中，采用AD9832芯片构成DDS频率合成电路；所述DDS时钟输出及端接匹配缓冲单元采用比较器LTC6752，且在AD9832芯片的14号IOUT接线端外搭接一个三极管Q1 BCR503，并将所述三极管Q1 BCR503的发射极连接在比较器LTC6752的2号+IN接线端；还将所述AD9832芯片的14号IOUT接线端与比较器LTC6752的3号-IN接线端连接；将所述比较器LTC6752的7号Q接线端与多路同步采样ADC单元连接。
为了更好地实现本发明，进一步地，采用AD7761BSTZ芯片组成所述多路同步采样ADC单元，并将所述AD7761BSTZ芯片的64号、63号、2号、1号、8号、7号、10号、9号接线端分别各自与一路电网电压参数通道连接；将所述AD7761BSTZ芯片的49号、50号、47号、48号、41号、42号、39号、40号分别各自与一路电网电流参数通道连接；将所述AD7761BSTZ芯片的32号接线端与所述比较器LTC6752的7号Q接线端连接；
在所述基准电流源单元电路中设置ADR444BRZ基准源芯片、U36跟随器TLV2452LD；将所述ADR444BRZ基准源芯片连接U36跟随器TLV2452LD，并在连接U36跟随器TLV2452LD后搭接在所述AD7761BSTZ芯片的6号和43号接线端上。
为了更好地实现本发明，进一步地，所述第一时间同步驱动单元和第二时间同步驱动单元都采用SN74LVC16245DGGR驱动器，将所述第一时间同步驱动单元的37号、38号、40号、41号、43号、44号、46号、47号接线端分别与所述AD7761BSTZ芯片的20-27号接线端连接；将所述第一时间同步驱动单元的2号、3号、5号、6号、8号、9号、11号、12号接线端分别与所述FPGA单元的FPGA XC6SLX45-2CSG3241芯片的T18号、T17号、P17号、P18号、U17号、U18号、N17号、N18号接线端连接；
将所述第二时间同步驱动单元的27号、29号、30号、32号、33号、35号、36号接线端分别与所述比较器LTC6752的4号接线端、AD9832芯片的8号、7号、9号、10-12号接线端连接。
为了更好地实现本发明，进一步地，在所述共模电感模块中设置依次连接的滤波器H1205S-2W和线性电源LM117IMP-ADJ/NOPE，还设置滤波器MIDR03-12S05M；将所述线性电源LM117IMP-ADJ/NOPE和滤波器MIDR03-12S05M的输出端与FPGA单元、多路同步采样ADC单元、基波捕获ADC单元、DDS频率合成器、DDS时钟输出及端接匹配缓冲单元连接。
图10为基准电流源单元电路，所述基准电流源单元电路包括ADR444BRZ基准源芯片、U36跟随器TLV2452LD，所述ADR444BRZ基准源芯片在连接U36跟随器TLV2452LD后搭接在所述AD7761BSTZ芯片的6号和43号接线端上；
通过增设基准电流源单元电路可以实现超低噪声、高精度和低温度漂移性能的作用。
工作原理：本发明的实施一共包括三个部分：（1）由基波捕获ADC单元和FFT+FT测频模块构成FFT+FT测频前端；（2）由FPGA构成的FPGA处理控制部分；（3）由多路同步采样ADC单元、DDS频率合成器的第一时间同步驱动单元和第二时间同步驱动单元构成的同步窗系统；
针对第一部分：将电力信号安全、信息无损耗地变换到低压，低失真电路的信号UA_BW，通过图2、图3中的电压跟随器做了阻抗变换。电压跟随器由TLV2462ID组成，用于驱动ADC AD7476。AD7476以5K采样率工作，采集到的数据通过串行spi接口经过驱动芯片TXB0102DCUR送入FPGA XC6SLX45器件。
XC6SLX45器件将采集到的AD7476串行数据，通过串并转换，合成12bit数据，并以2048点为一帧送入FFT核进行运算。运算结果通过一维极值搜索找到极值，极值索引编号前后两位都送入正弦插值运算单元。正弦插值运算单元以0.01每步长进行运算，拟合出201个极值点的单峰极值数组。该数组在原来的频谱分辨率为
Figure DEST_PATH_IMAGE002
Hz，结合测量的算法时间消耗和实际需要的测频精度，这里的0.03Hz已经可以得到较高的频率分辨率了。如果追求更高的频率分辨率，那么可以在保证ADC采样率一定的情况下，做更为精细的拟合，采用专用的拟合单元可以得到更精密的频率测量以及更快的频率跟踪。
在FPGA中计算出的频率值经过归一化到32位频率分辩率。比如目前实际电能基波频率是339.755Hz，那么FFT+FT按照上述设置可以得到2048点FFT索引为140。取139，140，141三个点进行100倍插值可以得到的频率是339.758或者339.752。这里DDS的MCLK可以不用分档，如果采用分档那么可以得到更为精确的测量方式。若DDS的MCLK为5MHz，那么可以得到频率分辨率为
Figure DEST_PATH_IMAGE004
Hz，那么这里的频率控制字就应该是或者是199858和199854。这里DDS的控制值将这两个值分别按照512倍频系数倍频为102327296和102325248，都分别写入DDS AD9832的FREG0寄存器和FREG1寄存器。两个寄存器都可以控制DDS的频率输出，这里设置两个频率控制字是可以用来实现误差消除的。
误差消除可以在后续进行更高精度的FFT+FT,或者采用高精度的测频电路来实现，理论上除了使用模拟PLL跟踪输入一直进行误差消除以外，没有别的方法可以消除误差，但是对于跟踪频率从30Hz到500Hz,这里没有合适的PLL。好在由于试验测得当频率精度达到0.001Hz时测试效果表明没有累积误差。本方法提供一种在数字器件中采用后续更高精度的FFT+FT来进行运算，比如在先前的FFT+FT上进行1000倍甚至5000倍插值，然后直接把这个值写入FREG0寄存器，控制DDS以该频率控制字来输出。
DDS的输出接到数字BJT基级，经过比较器LTC6752-2进行波形整形之后提供给AD7761做采样控制，采样得到的数据以源同步方式经过驱动器16T245输入到FPGA管脚，FPGA进行串并转换之后以十个512点数的帧长输送给分析。
本实施例的其他部分与上述实施例1相同，故不再赘述。
以上所述，仅是本发明的较佳实施例，并非对本发明做任何形式上的限制，凡是依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化，均落入本发明的保护范围之内。

Claims (9)

1.一种提供电能参数分析的频率跟踪方法，基于同步采样系统，将同步采样系统连接多路电参数调理通道和电网电压调理通道，用于接收电网信号并进行频率测量从而实现对接收的电网信号在时间窗对齐的情况下进行倍频采样，其特征在于，包括以下步骤：
步骤一：使用基波捕获ADC单元接收电网参数的基波频率，并将采样到的基波频率通过串行SPI接口发送到FPGA单元的FFT+FT测频模块；
步骤二：通过FPGA单元的FFT+FT测频模块快速响应，对接收到的基波频率串行数据进行串并转换，合成为12bit数据，并以2048点为一帧送入FFT+FT测频模块进行FFT运算；
步骤三：对FFT运算结果进行一维极值搜索，找到极值，并根据极值索引编号将极值前后两位数据和极值一起进行正弦插值运算；所述正弦插值运算以0.01每步长进行运算；通过正弦插值运算拟合出包含201个极值点的单峰极值数组，并进一步计算出频率值；
步骤四：通过归一化处理将计算出的频率值转化为32bit频率分辨率的频率控制字；完成电能参数分析的同步采样下的频率跟踪；
步骤五：将通过归一化处理后得到的频率控制字发送到DDS频率合成器，由DDS频率合成器生成需要的时钟频率发送给多路同步采样ADC单元；
步骤六：在由DDS频率合成器同步时间窗的情况下，获取电网的电能参数，实现对电网的电能参数分析。
2.如权利要求1所述的一种提供电能参数分析的频率跟踪方法，其特征在于，设置两个频率控制字，所述正弦插值运算的插值倍数在100-5000之间，在插值完成后，将两个频率控制字分别写入FREG0寄存器和FREG1寄存器中。
3.如权利要求1所述的一种提供电能参数分析的频率跟踪方法，其特征在于，先设置FPGA单元、多路同步采样ADC单元、基波捕获ADC单元、DDS频率合成器、同步时间窗系统、DDS时钟输出及端接匹配缓冲单元、供电单元、基准电流源单元电路，然后搭接所述同步采样系统，再基于同步采样系统进行倍频采样；
所述同步采样系统的搭接操作为：
（1）将所述多路同步采样ADC单元的输入端连接到多路电参数调理通道，所述多路电参数调理通道包括多路电网电压参数通道和多路电网电流参数通道；将所述多路同步采样ADC单元的输出端与FPGA单元连接；通过多路同步采样ADC单元接收多路电网电压参数通道和多路电网电流参数通道传输的电网参数的基波频率；
（2）将所述基准电流源单元电路与多路同步采样ADC单元进行连接；通过基准电流源单元电路对多路同步采样ADC单元降低噪声和提高精度；
（3）在所述FPGA单元上设置DDS控制配置端口，并通过所述DDS控制配置端口将FPGA单元与所述DDS频率合成器连接；由FPGA单元向DDS频率合成器发送频率控制字，然后由DDS频率合成器生成所需时钟频率；
（4）将所述DDS频率合成器的输出端与所述多路同步采样ADC单元连接；将DDS频率合成器生成的时钟频率传输给多路同步采样ADC单元，进行同步时间窗的采样；
（5）在所述同步时间窗系统中设置搭接在DDS频率合成器上的第一时间同步驱动单元和第二时间同步驱动单元，通过第一时间同步驱动单元将所述DDS频率合成器与多路同步采样ADC单元连接，通过第二时间同步驱动单元将所述DDS频率合成器与所述FPGA单元连接；
（6）在所述FPGA单元内设置FFT+FT测频模块，将所述基波捕获ADC单元的输入端与电网电压调理通道进行连接，将基波捕获ADC单元的输出端与FPGA单元的FFT+FT测频模块进行连接；通过基波捕获ADC单元采集电网电压调理通道的信号，并传输到FFT+FT测评模块，通过FFT+FT测频模块进行FFT运算，得到被测量电网的精确基波周期；
（7）将所述DDS时钟输出及端接匹配缓冲单元连接在所述DDS频率合成器输出端和多路同步采样ADC单元之间；通过DDS时钟输出及端接匹配缓冲单元对DDS频率合成器输出的时钟频率进行时钟输出缓冲，然后再输出给多路同步采样ADC单元；
（8）在所述供电单元中设置共模电感模块，在所述共模电感模块的输入端连接12V电源，输出端与FPGA单元、多路同步采样ADC单元、基波捕获ADC单元、DDS频率合成器、DDS时钟输出及端接匹配缓冲单元连接。
4.如权利要求3所述的一种提供电能参数分析的频率跟踪方法，其特征在于，在所述基波捕获ADC单元中设置有电压跟随器TLV2462LD，然后将所述电压跟随器TLV2462LD的3号输入端与电网电压调理通道的UA_BW信号进行连接；将电压跟随器TLV2462LD的1号输出端与2号输入端进行连接；
在所述基波捕获ADC单元中设置基波捕获ADC芯片，所述基波捕获ADC芯片采用AD7476ARTZ芯片，将所述电压跟随器TLV2462LD的1号输出端与基波捕获ADC芯片的3号VIN输入端进行连接；
在所述基波捕获ADC单元中设置驱动芯片TXB0102DCUR，将所述基波捕获ADC芯片的5号SDATA接线端与所述驱动芯片TXB0102DCUR的8号B1接线端连接，将所述驱动芯片TXB0102DCUR的5号S_DATA接线端与所述FPGA单元的FFT+FT测频模块连接。
5.如权利要求4所述的一种提供电能参数分析的频率跟踪方法，其特征在于，在所述基波捕获ADC单元中设置LTC1067lGN芯片和比较器LM2930D；将所述LTC1067lGN芯片的8号INVA接线端连接UA_BW信号，11号BPB接线端与所述电压跟随器TLV2462LD的5号输入端连接；将所述电压跟随器TLV2462LD的7号输出端与比较器LM2903D的3号输入端连接，通过所述比较器LM2903D的1号输出端输出UA_F信号。
6.如权利要求5所述的一种提供电能参数分析的频率跟踪方法，其特征在于，所述FPGA单元采用FPGA XC6SLX45-2CSG3241芯片。
7.如权利要求6所述的一种提供电能参数分析的频率跟踪方法，其特征在于，在所述DDS频率合成器中，采用AD9832芯片构成DDS频率合成电路；所述DDS时钟输出及端接匹配缓冲单元采用比较器LTC6752，且在AD9832芯片的14号IOUT接线端外搭接一个三极管Q1BCR503，并将所述三极管Q1 BCR503的发射极连接在比较器LTC6752的2号+IN接线端；还将所述AD9832芯片的14号IOUT接线端与比较器LTC6752的3号-IN接线端连接；将所述比较器LTC6752的7号Q接线端与多路同步采样ADC单元连接。
8.如权利要求7所述的一种提供电能参数分析的频率跟踪方法，其特征在于，采用AD7761BSTZ芯片组成所述多路同步采样ADC单元，并将所述AD7761BSTZ芯片的64号、63号、2号、1号、8号、7号、10号、9号接线端分别各自与一路电网电压参数通道连接；将所述AD7761BSTZ芯片的49号、50号、47号、48号、41号、42号、39号、40号分别各自与一路电网电流参数通道连接；将所述AD7761BSTZ芯片的32号接线端与所述比较器LTC6752的7号Q接线端连接；
在所述基准电流源单元电路中设置ADR444BRZ基准源芯片、U36跟随器TLV2452LD；将所述ADR444BRZ基准源芯片连接U36跟随器TLV2452LD，并在连接U36跟随器TLV2452LD后搭接在所述AD7761BSTZ芯片的6号和43号接线端上。
9.如权利要求8所述的一种提供电能参数分析的频率跟踪方法，其特征在于，所述第一时间同步驱动单元和第二时间同步驱动单元都采用SN74LVC16245DGGR驱动器，将所述第一时间同步驱动单元的37号、38号、40号、41号、43号、44号、46号、47号接线端分别与所述AD7761BSTZ芯片的20-27号接线端连接；将所述第一时间同步驱动单元的2号、3号、5号、6号、8号、9号、11号、12号接线端分别与所述FPGA单元的FPGA XC6SLX45-2CSG3241芯片的T18号、T17号、P17号、P18号、U17号、U18号、N17号、N18号接线端连接；
将所述第二时间同步驱动单元的27号、29号、30号、32号、33号、35号、36号接线端分别与所述比较器LTC6752的4号接线端、AD9832芯片的8号、7号、9号、10-12号接线端连接。
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