CN112417474A - 一种随机数双比特检验的优化实现方法及其装置 - Google Patents

一种随机数双比特检验的优化实现方法及其装置 Download PDF

Info

Publication number
CN112417474A
CN112417474A CN202011316932.9A CN202011316932A CN112417474A CN 112417474 A CN112417474 A CN 112417474A CN 202011316932 A CN202011316932 A CN 202011316932A CN 112417474 A CN112417474 A CN 112417474A
Authority
CN
China
Prior art keywords
bit
bits
byte
frequency
sequence
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
CN202011316932.9A
Other languages
English (en)
Inventor
杨先伟
战学秋
朱翔
屈寅春
吴伟
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Wuxi Institute of Technology
Original Assignee
Wuxi Institute of Technology
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Wuxi Institute of Technology filed Critical Wuxi Institute of Technology
Priority to CN202011316932.9A priority Critical patent/CN112417474A/zh
Publication of CN112417474A publication Critical patent/CN112417474A/zh
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/60—Protecting data
    • G06F21/604—Tools and structures for managing or administering access control systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/60—Protecting data
    • G06F21/64—Protecting data integrity, e.g. using checksums, certificates or signatures
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/58—Random or pseudo-random number generators
    • G06F7/588—Random number generators, i.e. based on natural stochastic processes

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Security & Cryptography (AREA)
  • General Engineering & Computer Science (AREA)
  • General Health & Medical Sciences (AREA)
  • Software Systems (AREA)
  • Computer Hardware Design (AREA)
  • Bioethics (AREA)
  • Health & Medical Sciences (AREA)
  • Automation & Control Theory (AREA)
  • Computational Mathematics (AREA)
  • Mathematical Analysis (AREA)
  • Mathematical Optimization (AREA)
  • Pure & Applied Mathematics (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)

Abstract

本发明涉及一种随机数双比特检验的优化实现方法及其装置，该方法的特点是，在非易失存储器中建立四个不同的查找表，供调用，输入待检字节序列和显著性水平α，初始化比特串“00”、“01”、“10”、“11”的个数计数器，将待检字节序列分段，即当前待检字节的低5个比特为一段，当前待检字节的高4个比特及随后待检字节的最低1比特为一段，以此类推，分段查表统计频数，更新计数器，修正频数，计算1比特频数，计算统计量V，计算P值，最后判定结果。本发明方法按4比特分段处理字节序列，结合查表做频率统计，计算量大幅下降，提升了工业控制系统安全防护装置实时响应，增强了该系统稳定性和健壮性。建四张表仅占用128字节存储，易于在安全防护装置中实施应用。

Description

一种随机数双比特检验的优化实现方法及其装置
技术领域
本发明涉及随机性检测领域，尤其涉及一种随机数双比特检验的优化实现方法及其装置。
背景技术
随着工业系统日益向数字化、网络化、智能化方向发展，工业控制生产环境从封闭走向开放，工业控制系统由单机走向互联，联网工控设备和系统有增无减，工业信息安全事件频发。为增强工业信息安全，大量有针对性的工业控制安全防护产品被研制出来，如安全网关、入侵检测、监测预警、主机安全防护、工业互联网安全监测、工业嵌入式软件信息安全等，随机数发生器作为绝大部分工业控制安全产品的基础部件被集成了这些产品中，根据国家密码管理局颁布的密码行业标准GM/T 0062-2018《密码产品随机数检测要求》，这些随机数发生器的产生的随机数的质量则需要进行仔细检测。
双比特检验，也被称S-检验，是最基础最重要的随机数质量检验方法之一，也被著名的《应用密码学手册》列为五项基本检验方法之一。S-检验的目的是保证合理的转移概率，即连续码彼此相同或相异的概率大致相等，直观的意义就是每个比特都独立于它前面的比特。传统S检验实现步骤是对n比特序列样本Z和显著性水平α执行如下步骤。
步骤1.在此序列截断Z中统计比特串“00”、“01”、“10”、“11”的个数，分别记为n00、n01、n10、n11；统计比特“0”和“1”的个数，分别记为n0和n1。
步骤2.计算检验统计量
Figure BDA0002789025130000011
步骤3.计算P-value＝igamc(1,V/2)。如果P-value≥α，则认为待检序列通过本检验。
传统检验方法存在如下不足：
1)在工业控制系统的安全防护类产品中等待进行S-检验的数据通常以字节型存储，而传统做法采用基于比特的处理方式，即一比特、一比特地处理待检数据。这需要将待检的字节数据转为比特序列，增加了处理的复杂度和流程。
2)分别统计2比特(i,j)的频数和1比特序列的频数，增加了统计过程的计算量，却没有考虑两者之间的内在联系。
3)传统做法采用基于比特的处理方式，会严重降低处理效率。工业控制系统的安全防护类产品的数据处理能力有限，S-检验的效率太低会严重影响工业控制设备的稳定性和实时性，对工业系统健康运行埋下隐患。
发明内容
本发明的目的是提出一种随机数双比特检验的优化实现方法及其装置，解决双比特检验在工业控制系统的安全防护装置中实现时，执行流程复杂和检验效率低的问题。
为实现上述目的，本发明提供一种随机数双比特检验的优化实现方法，该优化实现方法包括有以下步骤，建立查找表，输入字节形式待检序列及显著性水平α，初始化比特串“00”、“01”、“10”、“11”的个数计数器，查表法统计频数，修正频数，计算1比特频数，计算统计量V，计算P值，判定检验结果，其特征在于：查表法统计频数时，对待检字节序列进行分段，即将当前待检字节的低5个比特(Z0、Z1、Z2、Z3、Z4)为一段，当前待检字节的高4个比特(Z4、Z5、Z6、Z7)及随后待检字节的最低1比特(Z8)为一段，并以此类推，将待检字节序列划分为若干段，并利用四个不同的查找表来统计频数，所述四个不同的查找表，即T00、T01、T10、T11，每一个表都含2w+1个元素，w为单次处理数据的比特宽度，w取4，对于待查表值x，这里0≤x≤2w+1-1，即x由w+1比特表示，
T00[x]表示x中有多少次连续2比特为“00”；
T01[x]表示x中有多少次连续2比特为“01”；
T10[x]表示x中有多少次连续2比特为“10”；
T11[x]表示x中有多少次连续2比特为“11”。
在上述优化实现方法中，检验字节序列步骤如下：
首先预处理，建立四个不同的查找表，即T00、T01、T10、T11，每一个表都含2w+1个元素，w为单次处理数据的比特宽度，w取4，对于待查表值x，这里0≤x≤2w+1-1，即x由w+1比特表示，
T00[x]表示x中有多少次连续2比特为“00”；
T01[x]表示x中有多少次连续2比特为“01”；
T10[x]表示x中有多少次连续2比特为“10”；
T11[x]表示x中有多少次连续2比特为“11”；
所述四张查找表中内容可以固化在非易失存储器，供查找调用；
步骤S00，输入以字节形式表示的待检序列B＝B0,B1,…,BN-1，n＝8N，和阈值，即显著性水平α；
步骤S01，初始化：
初始化比特串“00”、“01”、“10”、“11”的个数计数器n00、n01、n10、n11，即执行n00←0，n01←0，n10←0，n11←0；
步骤S02，利用分段查表法统计频数：
For i＝0,1,2,…,N-1执行
(1)取2个w+1比特待查表数据
xL←LSB(Bi,5)
xH←LSB((Bi+1||Bi)>>4,5)
为便于描述，设最后一次取的w+1比特时溢出的比特的值都取0；
(2)查表更新计数器
n00←n00+T00[xL]++T00[xH]
n01←n01+T01[xL]+T01[xH]
n10←n10+T10[xL]+T10[xH]
n11←n11+T11[x]+T11[xH]
EndFor；
步骤S03，修正频数：
记待检序列的最后一个比特为zn-1，如果zn-1＝1，则n01＝n01-1；否则，n00＝n00-1；
步骤S04，计算1比特频数：
记待检序列的最后一个比特为zn-1，计算比特“0”和“1”的个数n0和n1的步骤如下，如果zn-1＝1，则n0＝n00+n10，n1＝n01+n11+1，否则，n0＝n00+n10+1，n1＝n01+n11；
步骤S05，计算统计量：
Figure BDA0002789025130000041
步骤S06，计算P值；
P-value＝igamc(1,V/2)
步骤S07，检验结果判定：
如果P-value≥α，则认为待检序列通过本检验，否则，不通过本检验。
为实现本发明目的，本发明还提供一种随机数双比特检验的优化实现装置，其特征在于：该装置由处理器、存贮器及总线构成，处理器、存贮器、通信接口与总线连通。
在上述装置中，所述处理器是通用处理器，包括中央处理器(CPU)、网络处理器(NP)、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)；所述存储器包含高速随机存取存储器(RAM)、非易失存储器(non-volatile memory)和至少一个磁盘存储器；所述总线包括ISA总线、PCI总线、EISA总线。
在上述装置中，还包括有通信接口，所述通信接口支持有线、无线的通信协议，以实现与外部的其它设备之间的通信连接。
本发明的有益效果：
1)直接对待检的字节数据做处理，避免了传统检验方法中要将数据做比特转化的操作。
2)基于查表法做比特频数统计，避免了逐比特做频率统计。
3)充分考虑工业控制系统的安全防护装置的存储能力。T00、T01、T10、T11这4个不同的查找表，每一个表都仅含2w+1＝32个元素，因此总共仅占用128字节存储空间，易于在工业控制系统的安全防护装置中实施。
4)相比传统的基于比特的实现方式，本发明采用查找表的方式，对每个字节按4比特分段进行处理，统计相邻两个比特的出现次数情况，使计算量大幅度下降，提升了工业控制系统的安全防护装置的实时响应性，从侧面增强了工业控制系统的稳定性和健壮性。
附图说明
图1是本发明随机数双比特检验优化实现方法的检验执行步骤示意图。
图2是图1检验执行步骤S02中处理一个字节的分段及流程示意图。
图3是本发明随机数双比特检验优化实现装置组成示意图。
以上附图中，S00是输入待检序列及显著性水平α，S01是初始化，S02是利用分段查表法计算频数，S03是修正频数，S04是计算1比特频数，S05是计算统计量，S06是计算P值，S07是检验结果判定。
具体实施方式
实施例：在工业控制系统(设备)中通常采用随机数发生器作为该系统的安全防护装置，随机数发生器产生出来的数据质量是否达标，直接关系到工业控制系统(设备)的安全性。
本实施例随机数双比特检验的优化实现装置作为一个独立的检验装置，通过总线与随机数发生器随机序列输出端连接。本实施例随机数双比特检验优化实现装置构成如附图3所示。
本实施例中，总线采用ISA总线，处理器采用中央处理器(CPU)，存储器采用高速随机存取存储器(RAM)、只读存储器(ROM)和磁盘存储器。
本实施例随机数双比特检验的优化实现装置的只读存储器(ROM)中要预先写入并固化四组32字节的数据，作为四个不同的查找表，即T00、T01、T10、T11，每一个表都含2w+1个元素，w为单次处理数据的比特宽度，w取4，对于待查表值x，这里0≤x≤2w+1-1，即x由w+1比特表示，
T00[x]表示x中有多少次连续2比特为“00”；
T01[x]表示x中有多少次连续2比特为“01”；
T10[x]表示x中有多少次连续2比特为“10”；
T11[x]表示x中有多少次连续2比特为“11”；
本实施例对待检序列进行检验的执行步骤如附图1所示。
步骤S00是输入阈值及待检字节序列：
在开始检验前，先输入阈值，即显著性水平α，和随机数发生器产生的字节形式待检序列B＝B0,B1,…,BN-1，n＝8N，字节形式待检序列经ISA总线进入到本装置高速随机存取存储器(RAM)中；
本实施例以π的小数部分的前256比特作为待检数据，以比特表示如下。
Figure BDA0002789025130000061
将上述比特数据以字节表示时，假设按大端表示顺序。这里的大端表示指，一个字节中最低比特为8个比特ε0,ε1,…,ε7中的最左边的比特ε0，最高比特为最右边的比特ε7。即8个比特ε0,ε1,…,ε7和1个字节B之间的关系是B＝ε0+2ε1+…+27ε7。
π的小数部分的前256比特以字节表示为如下形式，
93 F0 5B 45 84 16 43 2C 23 63 46 D1 01 3B 38 8B
94 40 72 10 51 E6 33 2E 40 D0 7D 65 DC C8 D9 44
步骤S01是初始化：
初始化比特串“00”、“01”、“10”、“11”的个数计数器n00、n01、n10、n11，即执行n00←0，n01←0，n10←0，n11←0；
步骤S02是利用分段查表法统计频数：
For i＝0,1,2,…,N-1执行
(1)取2个w+1比特待查表数据
xL←LSB(Bi,5)
xH←LSB((Bi+1||Bi)>>4,5)
本实施例四张查找表中具体内容如下：
Figure BDA0002789025130000071
Figure BDA0002789025130000072
Figure BDA0002789025130000073
Figure BDA0002789025130000081
为便于描述，设最后一次取的w+1比特时溢出的比特的值都取0，
(2)查表更新计数器
n00←n00+T00[xL]++T00[xH]
n01←n01+T01[xL]+T01[xH]
n10←n10+T10[xL]+T10[xH]
n11←n11+T11[x]+T11[xH]
End For；
步骤S03是修正频数：
记待检序列的最后一个比特为zn-1，如果zn-1＝1，则n01＝n01-1；否则，n00＝n00-1；
步骤S04是计算1比特频数：
记待检序列的最后一个比特为zn-1，计算比特“0”和“1”的个数n0和n1的步骤如下，如果zn-1＝1，则n0＝n00+n10，n1＝n01+n11+1，否则，n0＝n00+n10+1，n1＝n01+n11；
步骤S05是计算统计量V：
Figure BDA0002789025130000082
步骤S06是计算P值：
P-value＝igamc(1,V/2)＝igamc(1,0.5×6.62450980)≈0.0364339261
步骤S07是检验结果判定：
因为P-value≥α(这里显著性水平α取0.01)，所以认为待检序列(π的小数部分的前256比特)通过本检验。
本实施例采用的是双比特检验，在步骤S02中，如附图2所示，将当前待检字节的前5个比特(Z0、Z1、Z2、Z3、Z4)为一组，当前待检字节的后4个比特(Z4、Z5、Z6、Z7)及随后待检字节的首个1比特(Z8)为一组，并以此类推，将待检字节序列划分为若干组，采用分段查表法统计频数。
本实施例采用的是双比特检验，检验的是字节序列，传统检验方法采用的逐比特检验，检验是比特序列。
现对本实施例的双比特检验可行性进行印证，并对本实施例的双比特检验与传统逐比特检验的耗时进行比较。
下表列出传统的逐比特处理和本实施例优化处理时的计算的中间变量的值。
Figure BDA0002789025130000091
Figure BDA0002789025130000101
上表说明：
(1)列“已处理比特数”表示已经处理了这么多比特后，对应计数器的值。当“已处理比特数”为0时，表示个计数器的值都初始化为0。
(2)传统的逐比特处理的顺序是从左边的比特处理起走，即
ε0＝1,ε1＝1,ε2＝0,ε3＝0,ε4＝1,ε5＝0,ε6＝0,ε7＝1,
当“已处理比特数”为1时，因为ε0＝1,ε1＝1，所以只有2-比特串“11”的个数增加1，1-比特比特串“0”的个数增加1。
当“已处理比特数”为2时，因为ε1＝1,ε0＝0，所以只有2-比特串“01”的个数增加1(注意不是比特串“10”的个数增加1)，1-比特比特串“0”的个数增加1。(注意不是比特串“0”的个数增加1)
(3)考虑到数据量，未全部显示逐比特处理的结果，仅前8比特以比特形式展示，后面都仅以8的整数倍的形式列出。而本发明检验两个半字节刚刚好处理一个字节，所以表中仅列出8比特的整数倍的处理情况。
从上表可以看出，两种检验方法中间变量的值完全相同，证明了本实施例双比特检验方法的可行性。
本实施例双比特检验方法检验的是字节序列，而随机数发生器产生的待检序列正是字节序列。传统逐比特检验的是比特序列，需要有一个将字节序列转比特序列的步骤或模块，这个转化是要耗时的。而这个转化耗时与本实施例检验的耗时相比，属于较在开销，不可忽略。这个转化耗时可为本实施例检验耗时的10％-20％左右。
现排除将随机发生器产生的字节序列转化为比特序列所耗时的因素，仅对两种检验方法处理耗时做定量比较。
设定，双比特检验装置中，CPU为MCF54410 COLDFIRE微处理器，系统核心时钟频率250MHZ，SDRAM时钟频率250MHZ，8KB指令缓存和8KB数据缓存，SDRAM大小64KB。
测试数据大小125000字节。
对比执行传统检验方法和本实施例检验方法100次后取各自的平均值。
对比结果如下表：
Figure BDA0002789025130000111
可见，两种检验方法耗时相差四倍之多。
本实施例直接对随机数发生器产生的字节序列进行检验，一次处理的4比特(分段的长度)，能快速实现，也易于实现。预先建立的四个查找表，每个表仅32个字节，四个查找表总字节数为128个字节，在统计频数过程中，通过查表方式，以“空间来换时间”，显著地改善检验效率。

Claims (5)

1.一种随机数双比特检验的优化实现方法，该优化实现方法包括有以下步骤，建立查找表，输入字节形式待检序列及显著性水平α，初始化比特串“00”、“01”、“10”、“11”的个数计数器，查表法统计频数，修正频数，计算1比特频数，计算统计量V，计算P值，判定检验结果，其特征在于：查表法统计频数时，对待检字节序列进行分段，即将当前待检字节的低5个比特(Z0、Z1、Z2、Z3、Z4)为一段，当前待检字节的高4个比特(Z4、Z5、Z6、Z7)及随后待检字节的最低1比特(Z8)为一段，并以此类推，将待检字节序列划分为若干段，并利用四个不同的查找表来统计频数，所述四个不同的查找表，即T00、T01、T10、T11，每一个表都含2w+1个元素，w为单次处理数据的比特宽度，w取4，对于待查表值x，这里0≤x≤2w+1-1，即x由w+1比特表示，
T00[x]表示x中有多少次连续2比特为“00”；
T01[x]表示x中有多少次连续2比特为“01”；
T10[x]表示x中有多少次连续2比特为“10”；
T11[x]表示x中有多少次连续2比特为“11”。
2.根据权利要求1所述的一种随机数双比特检验的优化实现方法，其特征在于：该优化实现方法检验字节序列步骤如下：
首先预处理，建立四个不同的查找表，即T00、T01、T10、T11，每一个表都含2w+1个元素，w为单次处理数据的比特宽度，w取4，对于待查表值x，这里0≤x≤2w+1-1，即x由w+1比特表示，
T00[x]表示x中有多少次连续2比特为“00”；
T01[x]表示x中有多少次连续2比特为“01”；
T10[x]表示x中有多少次连续2比特为“10”；
T11[x]表示x中有多少次连续2比特为“11”；
所述四张查找表中内容可以固化在非易失存储器，供查找调用；
步骤S00，输入以字节形式表示的待检序列B＝B0,B1,…,BN-1，n＝8N，和阈值，即显著性水平α；
步骤S01，初始化：
初始化比特串“00”、“01”、“10”、“11”的个数计数器n00、n01、n10、n11，即执行n00←0，n01←0，n10←0，n11←0；
步骤S02，利用分段查表法统计频数：
For i＝0,1,2,…,N-1执行
(1)取2个w+1比特待查表数据
xL←LSB(Bi,5)
xH←LSB((Bi+1||Bi)>>4,5)
为便于描述，设最后一次取的w+1比特时溢出的比特的值都取0；
(2)查表更新计数器
n00←n00+T00[xL]++T00[xH]
n01←n01+T01[xL]+T01[xH]
n10←n10+T10[xL]+T10[xH]
n11←n11+T11[x]+T11[xH]
End For；
步骤S03，修正频数：
记待检序列的最后一个比特为zn-1，如果zn-1＝1，则n01＝n01-1；否则，n00＝n00-1；
步骤S04，计算1比特频数：
记待检序列的最后一个比特为zn-1，计算比特“0”和“1”的个数n0和n1的步骤如下，如果zn-1＝1，则n0＝n00+n10，n1＝n01+n11+1，否则，n0＝n00+n10+1，n1＝n01+n11；
步骤S05，计算统计量：
Figure FDA0002789025120000031
步骤S06，计算P值；
P-value＝igamc(1,V/2)
步骤S07，检验结果判定：
如果P-value≥α，则认为待检序列通过本检验，否则，不通过本检验。
3.一种随机数双比特检验的优化实现装置，其特征在于：该装置由处理器、存贮器及总线构成，处理器、存贮器、通信接口与总线连通。
4.根据权利要求3所述的一种随机数双比特检验的优化实现装置，其特征在于：所述处理器是通用处理器，包括中央处理器(CPU)、网络处理器(NP)、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)；所述存储器包含高速随机存取存储器(RAM)、非易失存储器(non-volatile memory)和至少一个磁盘存储器；所述总线包括ISA总线、PCI总线、EISA总线。
5.根据权利要求4所述的一种随机数双比特检验的优化实现装置，其特征在于：还包括有通信接口，所述通信接口支持有线、无线的通信协议，以实现与外部的其它设备之间的通信连接。
CN202011316932.9A 2020-11-20 2020-11-20 一种随机数双比特检验的优化实现方法及其装置 Withdrawn CN112417474A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202011316932.9A CN112417474A (zh) 2020-11-20 2020-11-20 一种随机数双比特检验的优化实现方法及其装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011316932.9A CN112417474A (zh) 2020-11-20 2020-11-20 一种随机数双比特检验的优化实现方法及其装置

Publications (1)

Publication Number Publication Date
CN112417474A true CN112417474A (zh) 2021-02-26

Family

ID=74777940

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011316932.9A Withdrawn CN112417474A (zh) 2020-11-20 2020-11-20 一种随机数双比特检验的优化实现方法及其装置

Country Status (1)

Country Link
CN (1) CN112417474A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113253974A (zh) * 2021-04-02 2021-08-13 四川省计算机研究院 利用字节表法的序偶检验实现方法、装置、设备及存储介质
CN115296859A (zh) * 2022-07-08 2022-11-04 蓝象智联(杭州)科技有限公司 隐私计算通信内容安全检测方法及装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113253974A (zh) * 2021-04-02 2021-08-13 四川省计算机研究院 利用字节表法的序偶检验实现方法、装置、设备及存储介质
CN115296859A (zh) * 2022-07-08 2022-11-04 蓝象智联(杭州)科技有限公司 隐私计算通信内容安全检测方法及装置
CN115296859B (zh) * 2022-07-08 2024-02-23 蓝象智联(杭州)科技有限公司 隐私计算通信内容安全检测方法及装置

Similar Documents

Publication Publication Date Title
JP6055548B2 (ja) データストリームにおいてデータパターンを検出する装置、方法、及びネットワークサーバ
CN112417474A (zh) 一种随机数双比特检验的优化实现方法及其装置
CA2846330C (en) Computer-implemented systems and methods for comparing and associating objects
US5612693A (en) Sliding window data compression using a toroidal bit shift register
US8255701B2 (en) File encryption method
WO2022227388A1 (zh) 日志异常检测模型训练方法、装置及设备
US8082480B2 (en) Distributed checksum computation
US8370274B2 (en) Apparatuses and methods for deterministic pattern matching
CN116340944B (zh) 基于rgb图像和轻量化模型的恶意代码分类方法及系统
US5091874A (en) Encoder apparatus
KR100203907B1 (ko) 병렬 데이타 비트 카운터
CN110851113A (zh) 字节序列随机性的检测方法、装置、存储介质及电子设备
US9830326B2 (en) Identifying data offsets using binary masks
CN114089951A (zh) 一种快速除法器及其运行方法
CN112596699B (zh) 乘法器、处理器及电子设备
CN101911008A (zh) 确定标准化计数的处理器及方法
US8185572B2 (en) Data correction circuit
Ho et al. Perfect metrics
CN1750411A (zh) 用于测试循环冗余码算法的测试数据模式
CN112350716B (zh) 一种补码运算方法及装置、补码运算装置的运算方法
CN114866091A (zh) 基于划分组参考数的差值编码压缩及解压缩方法
CN112861121B (zh) 一种块内最大1、0游程检测合并优化实现方法及装置
CN112632558B (zh) 一种工控安全设备的分块中最长的零行程测试方法及装置
CN113741972A (zh) 一种sm3算法的并行处理方法及电子设备
CN113253974A (zh) 利用字节表法的序偶检验实现方法、装置、设备及存储介质

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WW01 Invention patent application withdrawn after publication
WW01 Invention patent application withdrawn after publication

Application publication date: 20210226