CN112380021A - 一种基于Zynq UltraScale+ MPSoC平台的算法性能提升方法 - Google Patents

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Abstract

一种基于Zynq UltraScale+MPSoC平台的算法性能提升方法，包括以下步骤：(1)可编程逻辑(PL)从传感器中采集数据，并将采集到的数据传输到DDR内存中；(2)RPU从DDR内存中读取原始数据，并进行时域算法处理，得到时域参数；(3)APU从DDR内存中读取原始数据，并进行频域算法处理，得到频域参数；(4)RPU将计算处理后得到的时域参数传输到APU中。本发明能够解决现有技术中CPU负担繁重、计算的方式灵活性差的问题。

Description

一种基于Zynq UltraScale+ MPSoC平台的算法性能提升方法
技术领域
本发明涉及数字信号处理分析领域，具体涉及一种基于Zynq UltraScale+ MPSoC平台的算法性能提升方法。
背景技术
Zynq UltraScale+ MPSoC是Xilinx推出的第二代多处理SoC系统，在第一代Zynq-7000的基础上做了全面升级,在单芯片上融合了功能强大的处理器系统(PS)和用户可编程逻辑(PL)。
Zynq UltraScale+ MPSoC架构更智能的系统需要更多的通信和更高的计算带宽。更智能的手机、网络、数据中心、工厂、汽车和能源系统等层出不穷。从消费者到企业、工厂和基础设施，随着知识的增加以及对视觉和位置数据的更多使用，人们对于服务质量保证、安全服务和其它资源的需求也在提升。“大数据”(和小数据)应用需要越来越多的分析功能来实现控制处理、预配置、配置和整体系统管理的自动化。
Xilinx Zynq UltraScale+ MPSoC架构基于TSMC 16FinFET+处理技术，实现下一代
Figure BDA0002816597330000011
UltraScale+ MPSoC。在Zynq-7000 SoC系列成功的基础上，全新的UltraScale+MPSoC架构进一步扩大了Xilinx SoC，支持真正的异构多处理功能，可为更智能系统的“适当任务提供适当引擎”。
现有技术信号处理方法如图1所示，整个系统基于PL+APU的软硬件协同方式实现，由PL部分实现数据采集功能，再由AXI总线接口将采集到的数据上传到DDR内存中，整个算法(时域及频域)的处理过程均在APU处理器中完成。在现有技术的振动信号分析过程中，需要同步采集多通道的AD数据并对各通道数据同时进行大量的数据处理，以得到振动分析所需要时域以及频域的参数。由于多通道AD数据同步采集，数据量巨大，又必须同时实时计算，所以计算量也非常巨大，传统的实现方式，即将全部的算法实现放在中央处理器中实现的话，需要比较长的时间，且CPU负担繁重，不利于现在的实时应用需求。采用FPGA实现部分计算的方式灵活性差，比如设定滤波器的上下截至频率等。
发明内容
本发明提供一种基于Zynq UltraScale+ MPSoC平台的算法性能提升方法，它能够解决现有技术中CPU负担繁重、计算的方式灵活性差的问题。
为解决上述问题，本发明采用如下技术方法：
一种基于Zynq UltraScale+ MPSoC平台的算法性能提升方法，包括以下步骤：
(1)可编程逻辑(PL)从传感器中采集数据，并将采集到的数据传输到DDR内存中；
(2)RPU从DDR内存中读取原始数据，并进行时域算法处理，得到时域参数；
(3)APU从DDR内存中读取原始数据，并进行频域算法处理，得到频域参数；
(4)RPU将计算处理后得到的时域参数传输到APU中。
进一步地，在所述步骤(1)中，将采集到的数据通过AXI高速接口传输到DDR内存。
更进一步地，在所述步骤(4)中，RPU将计算处理后得到的时域参数通过RPMSG协议传输到APU中。
本发明的信号分析算法分为时域与频域算法两部分，这两部分互相独立、互不影响。基于Zynq UltraScale+ MPSoC系列的处理器，具有四核ARM Cortex-A53处理单元的同时，还有双核ARM Cortex-R5实时处理单元，且此两处理单元在实际的工作中互相独立，且可以通过RPMSG协议进行数据通信，故本发明通过结合算法中时域频域算法与处理器架构的特点，通过将算法中时域算法放在双核ARM Cortex-R5实时处理单元中实现，而将频域部分算法放在四核ARM Cortex-A53处理单元中实现，这样可以实现时域频域算法同时进行计算，时域部分计算完成后可通过RPMSG协议直接将计算结果传给四核ARM Cortex-A53处理单元即可，这样可以大大提升算法运行速度，尤其对于多通道数据采集及处理的应用场景时，运行速度可大幅提升，整个算法性能也有大幅提升，可以进一步满足多通道数据采集并实时处理的需求。
附图说明
图1是现有技术的信号处理方法示意图。
图2是本发明的基于Zynq UltraScale+ MPSoC平台的算法性能提升方法的流程图。
图3是本发明的基于Zynq UltraScale+ MPSoC平台的算法性能提升方法的示意图。
具体实施方式
下面用最佳的实施例对本发明做详细的说明。
如图2-3所示，本发明公开了一种基于Zynq UltraScale+ MPSoC平台的算法性能提升方法，其将时域部分算法放在双核ARM Cortex-R5实时处理单元中实现，将频域部分算法放在四核ARM Cortex-A53处理单元中实现，这样可以实现时域频域算法同时进行计算，时域部分计算完成后可通过RPMSG协议直接将计算结果传给四核ARM Cortex-A53处理单元即可。
本发明的整个系统建立在Zynq UltraScale+ MPSoC系列的硬件架构的基础上，该硬件可分为基于包含四核ARM Cortex-A53处理器(APU)和双核ARM Cortex-R5处理器(RPU)的处理系统(PS)和可编程逻辑(PL)两大部分。
本发明的基于Zynq UltraScale+ MPSoC平台的算法性能提升方法，包括以下步骤：
1、可编程逻辑(PL)从传感器中采集数据，并将采集到的数据传输到DDR内存中；
2、RPU从DDR内存中读取原始数据，并进行时域算法处理，得到时域参数；
3、APU从DDR内存中读取原始数据，并进行频域算法处理，得到频域参数；
4、RPU将计算处理后得到的时域参数传输到APU中。
PL部分实现多通道传感器数据的采集功能，在采集完成后，将采集到的原始数据通过AXI高速接口传输到DDR内存中，等待PS部分的处理。PS中实现的算法分为两大部分：时域部分的算法在RPU中实现，频域部分的算法在APU中实现，最后RPU将时域算法处理后得到的时域参数通过RPMSG协议传输到APU中，如此一来，时域部分的计算与频域部分的计算可以同时进行，大大缩短了整个算法的计算时长，减轻了APU的负担，提高了整个算法的运算速度和性能。
上述实施例仅仅是为清楚地说明本发明创造所作的举例，而并非对本发明创造具体实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。凡在本发明的精神和原则之内所引伸出的任何显而易见的变化或变动仍处于本发明创造权利要求的保护范围之中。

Claims (3)

1.一种基于Zynq UltraScale+MPSoC平台的算法性能提升方法，包括以下步骤：
(1)PL从传感器中采集数据，并将采集到的数据传输到DDR内存中；
(2)RPU从DDR内存中读取原始数据，并进行时域算法处理，得到时域参数；
(3)APU从DDR内存中读取原始数据，并进行频域算法处理，得到频域参数；
(4)RPU将计算处理后得到的时域参数传输到APU中。
2.根据权利要求1所述的基于Zynq UltraScale+MPSoC平台的算法性能提升方法，其特征在于，在所述步骤(1)中，将采集到的数据通过AXI高速接口传输到DDR内存。
3.根据权利要求1所述的基于Zynq UltraScale+MPSoC平台的算法性能提升方法，其特征在于，在所述步骤(4)中，RPU将计算处理后得到的时域参数通过RPMSG协议传输到APU中。
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