CN112329369A - 一种在芯片仿真模型上进行软件调试的方法 - Google Patents

一种在芯片仿真模型上进行软件调试的方法 Download PDF

Info

Publication number
CN112329369A
CN112329369A CN202011242307.4A CN202011242307A CN112329369A CN 112329369 A CN112329369 A CN 112329369A CN 202011242307 A CN202011242307 A CN 202011242307A CN 112329369 A CN112329369 A CN 112329369A
Authority
CN
China
Prior art keywords
chip
debugging
simulation model
logic
software
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202011242307.4A
Other languages
English (en)
Other versions
CN112329369B (zh
Inventor
林广栋
周乐
陈金忠
耿锐
赵纪堂
刘谷
洪一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Anhui Core Century Technology Co ltd
Original Assignee
Anhui Core Century Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Anhui Core Century Technology Co ltd filed Critical Anhui Core Century Technology Co ltd
Priority to CN202011242307.4A priority Critical patent/CN112329369B/zh
Publication of CN112329369A publication Critical patent/CN112329369A/zh
Application granted granted Critical
Publication of CN112329369B publication Critical patent/CN112329369B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/34—Circuit design for reconfigurable circuits, e.g. field programmable gate arrays [FPGA] or programmable logic devices [PLD]
    • G06F30/343—Logical level
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/32—Circuit design at the digital level
    • G06F30/33—Design verification, e.g. functional simulation or model checking
    • G06F30/3308—Design verification, e.g. functional simulation or model checking using simulation
    • G06F30/331—Design verification, e.g. functional simulation or model checking using simulation with hardware acceleration, e.g. by using field programmable gate array [FPGA] or emulation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G06F9/54—Interprogram communication
    • G06F9/547—Remote procedure calls [RPC]; Web services
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2209/00—Indexing scheme relating to G06F9/00
    • G06F2209/54—Indexing scheme relating to G06F9/54
    • G06F2209/544—Remote

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • Software Systems (AREA)
  • Debugging And Monitoring (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)

Abstract

本发明提出一种在芯片仿真模型上进行软件调试的方法，在芯片仿真模型所在主机/服务器上对ICE软件的两个调试协议转换线程进行建模，其中一个线程用于接收调试主机的调试命令，另一个线程用于监测芯片状态；两个调试协议转换线程与芯片仿真模型以线程/进程间通信方式进行通信，与调试主机通过基于互联网络的调试通信协议进行通信，芯片仿真模型所在主机/服务器与调试主机通过互联网络进行通信。本发明通过对ICE软件的两个调试协议转换线程进行建模，实现芯片仿真模型与调试主机的通信连接，使得调试人员可以像调试真实芯片一样对芯片仿真模型进行软件调试，便于在执行结果错误时，查找出错点并修正。

Description

一种在芯片仿真模型上进行软件调试的方法
技术领域
本发明涉及芯片仿真技术领域，尤其是一种在芯片仿真模型上进行软件调试的方法。
背景技术
现如今，芯片已经在各种电子设备中发挥着重要作用，大部分电子设备的运行都依赖于其内部芯片的实现。芯片实现包括芯片设计和芯片制造两个阶段。芯片设计包括软件设计和逻辑电路设计，软件是芯片的灵魂，用于描述芯片所实现的功能，逻辑电路是实现芯片功能而设计的硬件电路。芯片制造的主要步骤就是依据芯片设计结果进行流片，但是芯片一经流片，其内部逻辑就无法再改变。如果芯片设计阶段出现问题，就只能重新流片，这样一来造成的损失无疑是巨大的。芯片流片的成本非常高，这就对芯片设计提出了更高的要求，确保芯片设计的正确性。为此，在芯片设计过程中，通常通过构建芯片仿真模型对芯片逻辑功能的正确性进行验证。
芯片仿真模型包括软件仿真模型、硬件仿真模型，其中软件仿真模型一般基于systemc等开源框架开发，硬件仿真模型一般以verilog/systemverilog/VHDL语言建立，可以经过后端处理后转化为网表、GDSII版图，是芯片前端设计的具体表示。
可编程芯片是指可以运行软件的芯片，如CPU、DSP、集成有CPU的SOC芯片等。对于可编程芯片，在芯片设计阶段，不论是软件仿真模型，还是硬件仿真模型，均应对芯片上运行的软件行为进行仿真。一般通过软件或EDA工具，将芯片上将要运行的软件加载到芯片仿真模型，再对该软件的运行结果进行仿真，以验证芯片逻辑功能的正确性，是芯片验证最重要的环节之一，是保证可编程芯片逻辑功能正确性的必由之路。
现有技术中，在芯片仿真模型对软件的执行进行仿真时，仅能观察软件的执行结果。当执行结果不符合预期时，难以定位出错位置，这也不符合软件开发人员常规的开发方式。对于比较复杂的软件(如芯片内部固化的加载软件、外设驱动软件、轻量型的嵌入式操作系统)进行仿真时，有必要提供对仿真的软件进行调试的功能。
目前，常规的芯片仿真环境如systemc/systemverilog/verilog，均不能直接支持对芯片上运行软件进行调试。这是因为芯片上运行的软件与芯片的具体架构密切相关，不同的芯片必须以不同的方式对其调试功能进行仿真。
对于真实芯片，一般通过在线仿真器ICE(In-Circuit Emulator)进行调试，该设备通常包括一块FPGA芯片和一块嵌入式CPU芯片。CPU芯片上运行的软件通过USB或网线与调试主机通信，FPGA芯片通过标准JTAG协议对芯片进行控制。芯片内部设计有JTAG控制逻辑，JTAG控制逻辑一方面通过标准JTAG协议与ICE中的FPGA逻辑通信，另一方面通过总线或硬件信号访问芯片内部资源，如寄存器、片上SRAM、外设控制和状态寄存器。
发明内容
针对现有技术不能对芯片仿真模型上运行的软件进行调试的问题，本发明提出一种在芯片仿真模型上进行软件调试的方法。
本发明保护一种在芯片仿真模型上进行软件调试的方法，在芯片仿真模型所在主机/服务器上对ICE软件的两个调试协议转换线程进行建模，其中一个线程用于接收调试主机的调试命令，另一个线程用于监测芯片状态；两个调试协议转换线程与芯片仿真模型以线程/进程间通信方式进行通信，与调试主机通过基于互联网络的调试通信协议进行通信，芯片仿真模型所在主机/服务器与调试主机通过互联网络进行通信。
进一步的，若芯片仿真模型完全由systemc实现，且对芯片上的调试逻辑进行抽象，直接以函数的方式实现对芯片上寄存器、外设、片上SRAM的访问，则两个调试协议转换线程与systemc芯片仿真模型直接以线程/进程间通信方式进行通信。
进一步的，若芯片仿真模型完全由systemc描述，且芯片上的JTAG控制逻辑由systemc实现，则两个调试协议转换线程与systemc芯片仿真模型之间通过systemc实现的FPGA仿真逻辑进行通信；FPGA仿真逻辑一方面从systemc芯片仿真模型接收JTAG线路的逻辑变化并解析，另一方面以线程/进程间通信方式与两个调试协议转换线程进行通信。
进一步的，若芯片仿真模型的处理器内核由systemc实现，其余部分外设逻辑由verilog/systemverilog实现，则两个调试协议转换线程直接与systemc处理器内核仿真模型通信。
进一步的，若芯片仿真模型的芯片内部JTAG控制逻辑由systemc实现，其余部分逻辑由verilog/systemverilog实现，则两个调试协议转换线程仅直接与systemc实现的芯片内部JTAG控制逻辑通信。
进一步的，若芯片仿真模型完全由verilog/systemverilog实现，则使用systemc对ICE软件的FPGA逻辑进行建模，systemc仿真的FPGA逻辑一方面与芯片仿真模型之间传输仿真的JTAG信号，另一方面与两个调试协议转换线程之间以线程/进程间通信方式通信。
本发明还保护一种基于上述软件调试方法的芯片仿真模型软件调试系统。
本发明的有益效果：1、通过ICE软件的两个调试协议转换线程进行建模，实现芯片仿真模型与调试主机的通信连接，使得调试人员可以像调试真实芯片一样对芯片仿真模型进行软件调试，便于在执行结果错误时，查找出错点并修正；2、既可以对systemc实现的纯软件模拟器进行调试，也可以对verilog/systemverilog/systemc实现的混合仿真平台进行调试；3、实现芯片仿真模型的远程调试、跨网段调试。
附图说明
图1为实施例1第一种建模方式下的调试系统示意图；
图2为实施例1第二种建模方式下的调试系统示意图；
图3为实施例2第一种建模方式下的调试系统示意图；
图4为实施例2第二种建模方式下的调试系统示意图；
图5为实施例2第三种建模方式下的调试系统示意图。
具体实施方式
下面结合附图和具体实施方式对本发明作进一步详细的说明。本发明的实施例是为了示例和描述起见而给出的，而并不是无遗漏的或者将本发明限于所公开的形式。很多修改和变化对于本领域的普通技术人员而言是显而易见的。选择和描述实施例是为了更好说明本发明的原理和实际应用，并且使本领域的普通技术人员能够理解本发明从而设计适于特定用途的带有各种修改的各种实施例。
实施例1
一种在芯片仿真模型上进行软件调试的方法，在芯片仿真模型所在主机/服务器上对ICE软件的两个调试协议转换线程进行建模，其中一个线程用于接收调试主机的调试命令，另一个线程用于监测芯片状态。
若以线程的方式对这两个线程进行建模，则这两个线程与芯片仿真模型以线程间通信方式进行通信，这里的线程间通信方式包括全局变量、消息队列等。
若以进程的方式对这两个线程进行建模，则这两个进程与芯片仿真模型以进程间通信方式进行通信，这里的进程间通信方式包括管道、共享内存等。
两个调试协议转换线程与调试主机通过调试通信协议进行通信，这里的调试通信协议一般通过Ethernet网络传输。芯片仿真模型所在主机/服务器与调试主机通过互联网络进行通信。只要芯片仿真模型所在主机/服务器与调试人员操作的调试主机能够通过互联网络通信，调试人员就可以远程对该芯片仿真模型进行软件调试，调试方式类似于真实芯片的调试方式。
在本实施例中，芯片仿真模型完全由systemc实现。Systemc实现的芯片仿真模型中的逻辑是对硬件的仿真，主要以时钟驱动的方式工作，而模拟ICE软件的两个线程直接运行在主机/服务器上，如何建立两者之间的通信是需要考虑的问题。下面分两种不同层次的建模进行讨论。
一、对芯片上的调试逻辑进行高层抽象，直接以函数的方式实现对芯片上寄存器、外设控制或状态寄存器、片上SRAM的访问。
这种建模方式下，两个调试协议转换线程与systemc芯片仿真模型直接以线程/进程间通信方式进行通信，如图1所示。
二、芯片上的JTAG控制逻辑由systemc实现。
这种建模方式下，需要在两个调试协议转换线程与systemc芯片仿真模型之间增设一个systemc实现的FPGA仿真逻辑。该FPGA仿真逻辑一方面从systemc芯片仿真模型接收JTAG线路的逻辑变化并解析，另一方面以线程/进程间通信方式与两个调试协议转换线程进行通信，如图2所示。
显然，第一种方式实现较为简单，仿真速度较快，但并不能完全模拟真实芯片的行为；而第二种方法实现较为复杂，仿真速度较慢，但与真实芯片的行为更为接近。
实施例2
区别于实施例1，在本实施例中，芯片仿真模型部分或完全由verilog/systemverilog实现。
主流的EDA工具支持对verilog/systemverilog和systemc建模的模型同时进行仿真，即芯片仿真模型中的一部分逻辑由verilog/systemverilog实现，另一部分逻辑由systemc实现。
本发明同样可以对verilog/systemverilog实现的芯片仿真模型进行软件调试，限制在于芯片仿真模型中至少包括一部分systemc实现的软件仿真模型，这部分软件仿真模型可以是处理器内核，也可以是芯片内部JTAG逻辑，甚至可以是ICE中的FPGA逻辑。
一、芯片仿真模型的处理器内核由systemc实现，其余部分外设逻辑由verilog/systemverilog实现。
这种建模方式下，两个调试协议转换线程直接与systemc处理器内核仿真模型通信即可，如图3所示。
二、芯片仿真模型的芯片内部JTAG控制逻辑由systemc实现，其余部分逻辑由verilog/systemverilog实现。
这种建模方式下，两个调试协议转换线程仅直接与systemc实现的芯片内部JTAG控制逻辑通信，如图4所示。
三、芯片仿真模型完全由verilog/systemverilog实现。
这种建模方式下，需使用systemc对ICE上的FPGA逻辑进行建模，systemc仿真的FPGA逻辑一方面与芯片仿真模型之间传输仿真的JTAG信号，另一方面与两个调试协议转换线程之间以线程/进程间通信方式通信，如图5所示。芯片内部逻辑完全由verilog/systemverilog实现，该芯片仿真模型与真实芯片行为最为接近。
一般，大型芯片仿真模型的计算量非常大，需要在高性能服务器上进行仿真，软件开发人员只能远程登录服务器，通过查看仿真波形的方式查看软件仿真结果，效率非常低下。基于本发明提出的软件调试方法，调试人员可以在本地通过调试软件对在远程服务器上仿真的芯片仿真模型直接进行软件调试，便于在执行结果错误时，查找出错点并修正。
显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域及相关领域的普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都应属于本发明保护的范围。

Claims (7)

1.一种在芯片仿真模型上进行软件调试的方法，其特征在于，在芯片仿真模型所在主机/服务器上对ICE软件的两个调试协议转换线程进行建模，其中一个线程用于接收调试主机的调试命令，另一个线程用于监测芯片状态；
两个调试协议转换线程与芯片仿真模型以线程/进程间通信方式进行通信，与调试主机通过基于互联网络的调试通信协议进行通信，芯片仿真模型所在主机/服务器与调试主机通过互联网络进行通信。
2.根据权利要求1所述的在芯片仿真模型上进行软件调试的方法，其特征在于，若芯片仿真模型完全由systemc实现，且对芯片上的调试逻辑进行抽象，即不进行实际行为的建模，直接以函数的方式实现对芯片上寄存器、外设、片上SRAM的访问，则两个调试协议转换线程与systemc芯片仿真模型直接以线程/进程间通信方式进行通信。
3.根据权利要求1所述的在芯片仿真模型上进行软件调试的方法，其特征在于，若芯片仿真模型完全由systemc描述，且芯片上的JTAG控制逻辑由systemc实现，则两个调试协议转换线程与systemc芯片仿真模型之间通过systemc实现的FPGA仿真逻辑进行通信；
FPGA仿真逻辑一方面从systemc芯片仿真模型接收JTAG线路的逻辑变化并解析，另一方面以线程/进程间通信方式与两个调试协议转换线程进行通信。
4.根据权利要求1所述的在芯片仿真模型上进行软件调试的方法，其特征在于，若芯片仿真模型的处理器内核由systemc实现，其余部分外设逻辑由verilog/systemverilog实现，则两个调试协议转换线程直接与systemc处理器内核仿真模型通信。
5.根据权利要求1所述的在芯片仿真模型上进行软件调试的方法，其特征在于，若芯片仿真模型的芯片内部JTAG控制逻辑由systemc实现，其余部分逻辑由verilog/systemverilog实现，则两个调试协议转换线程仅直接与systemc实现的芯片内部JTAG控制逻辑通信。
6.根据权利要求1所述的在芯片仿真模型上进行软件调试的方法，其特征在于，若芯片仿真模型完全由verilog/systemverilog实现，则使用systemc对ICE软件的FPGA逻辑进行建模，systemc仿真的FPGA逻辑一方面与芯片仿真模型之间传输仿真的JTAG信号，另一方面与两个调试协议转换线程之间以线程/进程间通信方式通信。
7.一种基于权利要求1-6任意一项所述软件调试方法的芯片仿真模型软件调试系统。
CN202011242307.4A 2020-11-09 2020-11-09 一种在芯片仿真模型上进行软件调试的方法 Active CN112329369B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202011242307.4A CN112329369B (zh) 2020-11-09 2020-11-09 一种在芯片仿真模型上进行软件调试的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011242307.4A CN112329369B (zh) 2020-11-09 2020-11-09 一种在芯片仿真模型上进行软件调试的方法

Publications (2)

Publication Number Publication Date
CN112329369A true CN112329369A (zh) 2021-02-05
CN112329369B CN112329369B (zh) 2024-04-12

Family

ID=74317016

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011242307.4A Active CN112329369B (zh) 2020-11-09 2020-11-09 一种在芯片仿真模型上进行软件调试的方法

Country Status (1)

Country Link
CN (1) CN112329369B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117933155A (zh) * 2024-03-22 2024-04-26 摩尔线程智能科技(北京)有限责任公司 一种多进程联合仿真系统及方法、电子设备和存储介质

Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020107678A1 (en) * 2001-02-07 2002-08-08 Chuan-Lin Wu Virtual computer verification platform
EP1235152A2 (en) * 2001-02-27 2002-08-28 Korea Advanced Institute of Science and Technology Apparatus and method for in-circuit emulation using a high-level programming language
US20070198816A1 (en) * 2005-11-10 2007-08-23 Chuan-Po Ling Emulation system for a single-chip multiple-microcontroller and emulation method thereof
CN101174283A (zh) * 2007-12-03 2008-05-07 电子科技大学 一种基于网络的软硬件协同仿真平台
CN101231589A (zh) * 2007-01-25 2008-07-30 国际商业机器公司 用于原位开发嵌入式软件的系统和方法
CN102681924A (zh) * 2011-04-25 2012-09-19 中国电子科技集团公司第三十八研究所 软硬件协同验证平台
CN202995708U (zh) * 2012-11-20 2013-06-12 中国人民解放军国防科学技术大学 带有仿真数据显示和仿真数据存储功能的仿真器
CN103186458A (zh) * 2011-12-29 2013-07-03 联芯科技有限公司 基于嵌入式操作系统的仿真调试系统及方法
WO2014124852A2 (fr) * 2013-02-15 2014-08-21 Commissariat A L'energie Atomique Et Aux Energies Alternatives Dispositif et procédé pour accélérer la phase de mise à jour d'un noyau de simulation
CN104346272A (zh) * 2013-07-24 2015-02-11 无锡华润微电子有限公司 芯片自动仿真验证系统
CN108664387A (zh) * 2017-03-30 2018-10-16 龙芯中科技术有限公司 基于ejtag的mips处理器调试方法及系统
US10176100B1 (en) * 2015-12-21 2019-01-08 Cadence Design Systems, Inc. Cache coherency process
CN111176757A (zh) * 2019-12-31 2020-05-19 盛科网络（苏州）有限公司 基于JTAG的SoC启动方法和装置
GB202005767D0 (en) * 2020-04-21 2020-06-03 Cirrus Logic Int Semiconductor Ltd Emulation software and a method of emulating behaviour of a device containing one or more DSP cores

Patent Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020107678A1 (en) * 2001-02-07 2002-08-08 Chuan-Lin Wu Virtual computer verification platform
EP1235152A2 (en) * 2001-02-27 2002-08-28 Korea Advanced Institute of Science and Technology Apparatus and method for in-circuit emulation using a high-level programming language
US20070198816A1 (en) * 2005-11-10 2007-08-23 Chuan-Po Ling Emulation system for a single-chip multiple-microcontroller and emulation method thereof
CN101231589A (zh) * 2007-01-25 2008-07-30 国际商业机器公司 用于原位开发嵌入式软件的系统和方法
CN101174283A (zh) * 2007-12-03 2008-05-07 电子科技大学 一种基于网络的软硬件协同仿真平台
CN102681924A (zh) * 2011-04-25 2012-09-19 中国电子科技集团公司第三十八研究所 软硬件协同验证平台
CN103186458A (zh) * 2011-12-29 2013-07-03 联芯科技有限公司 基于嵌入式操作系统的仿真调试系统及方法
CN202995708U (zh) * 2012-11-20 2013-06-12 中国人民解放军国防科学技术大学 带有仿真数据显示和仿真数据存储功能的仿真器
WO2014124852A2 (fr) * 2013-02-15 2014-08-21 Commissariat A L'energie Atomique Et Aux Energies Alternatives Dispositif et procédé pour accélérer la phase de mise à jour d'un noyau de simulation
CN104346272A (zh) * 2013-07-24 2015-02-11 无锡华润微电子有限公司 芯片自动仿真验证系统
US10176100B1 (en) * 2015-12-21 2019-01-08 Cadence Design Systems, Inc. Cache coherency process
CN108664387A (zh) * 2017-03-30 2018-10-16 龙芯中科技术有限公司 基于ejtag的mips处理器调试方法及系统
CN111176757A (zh) * 2019-12-31 2020-05-19 盛科网络（苏州）有限公司 基于JTAG的SoC启动方法和装置
GB202005767D0 (en) * 2020-04-21 2020-06-03 Cirrus Logic Int Semiconductor Ltd Emulation software and a method of emulating behaviour of a device containing one or more DSP cores

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
刘强: "基于SystemC的系统级芯片设计方法研究", 现代电子技术, no. 09, 1 September 2005 (2005-09-01), pages 33 - 35 *
刘强: "基于SystemC的系统级芯片设计方法研究", 现代电子技术, no. 09, pages 33 - 35 *
鲁芳;柏娜;: "基于SystemC和Verilog软硬件协同验证", 现代电子技术, no. 04, pages 13 - 15 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117933155A (zh) * 2024-03-22 2024-04-26 摩尔线程智能科技(北京)有限责任公司 一种多进程联合仿真系统及方法、电子设备和存储介质
CN117933155B (zh) * 2024-03-22 2024-07-05 摩尔线程智能科技(北京)有限责任公司 一种多进程联合仿真系统及方法、电子设备和存储介质

Also Published As

Publication number Publication date
CN112329369B (zh) 2024-04-12

Similar Documents

Publication Publication Date Title
Mehta ASIC/SoC functional design verification
US5838948A (en) System and method for simulation of computer systems combining hardware and software interaction
US6957180B1 (en) System and a method for communication between an ICE and a production microcontroller while in a halt state
Hopkins et al. Debug support strategy for systems-on-chips with multiple processor cores
CN102508753B (zh) Ip核验证系统
US7171653B2 (en) Systems and methods for providing communication between a debugger and a hardware simulator
US7584456B1 (en) Method and apparatus for debugging embedded systems having read only memory
US8234624B2 (en) System and method for developing embedded software in-situ
US10180850B1 (en) Emulating applications that use hardware acceleration
EP2227764A1 (en) Integrated prototyping system for validating an electronic system design
US7437282B2 (en) Method and apparatus to provide alternative stimulus to signals internal to a model actively running on a logic simulation hardware emulator
US10664563B2 (en) Concurrent testbench and software driven verification
US6810373B1 (en) Method and apparatus for modeling using a hardware-software co-verification environment
US10664637B2 (en) Testbench restoration based on capture and replay
CN112329369B (zh) 一种在芯片仿真模型上进行软件调试的方法
Gao et al. Software and hardware co-verification technology based on virtual prototyping of RF SOC
Mavroidis et al. Accelerating emulation and providing full chip observability and controllability
CN107526585B (zh) 基于Scala的FPGA开发平台及其调试、测试方法
Attia et al. StateLink: FPGA system debugging via flexible simulation/hardware integration
Popescu et al. Innovative verification strategy reduces design cycle time for high-end SPARC processor
Banerjee et al. Design aware scheduling of dynamic testbench controlled design element accesses in FPGA-based HW/SW co-simulation systems for fast functional verification
Liu et al. A survey of formal techniques for hardware/software co-verification
US11403449B1 (en) Systems and methods for configurable switches for verification IP
Sharath UVM based Verification of Watchdog Timer with APB
US20230409788A1 (en) Synchronizing distributed simulations of a circuit design

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant