CN112289822B - 具有磁性隧穿结的半导体元件 - Google Patents

具有磁性隧穿结的半导体元件 Download PDF

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Abstract

本发明公开一种具有磁性隧穿结的半导体元件，该半导体元件包括基板、磁性隧穿结阵列、包括第一虚置磁性隧穿结的阵列以及包括第二虚置磁性隧穿结的阵列。其中，基板上包括阵列区域，且阵列区域包括至少一外侧角落，磁性隧穿结阵列会被设置于阵列区域中，包括第一虚置磁性隧穿结的阵列会沿着阵列区域的外侧角落的边缘而设置，包括第二虚置磁性隧穿结的阵列会围绕住阵列区域以及第一虚置磁性隧穿结。

Description

具有磁性隧穿结的半导体元件
技术领域
本发明涉及一种半导体元件，特别是涉及一种具有虚置磁性隧穿结(MagneticTunneling Junction,MTJ)的磁阻式随机存取存储器(Magnetoresistive Random AccessMemory,MRAM)元件。
背景技术
已知，磁阻(magnetoresistance,MR)效应是材料的电阻随着外加磁场的变化而改变的效应，其物理量的定义，是在有无磁场下的电阻差除上原先电阻，用以代表电阻变化率。
目前，磁阻效应已被成功地运用在硬盘生产上，具有重要的商业应用价值。此外，利用巨磁电阻物质在不同的磁化状态下具有不同电阻值的特点，还可以制成磁性随机存储器(MRAM)，其优点是在不通电的情况下可以继续保留存储的数据。
上述磁阻效应还被应用在磁场感测(magnetic field sensor)领域，例如，移动电话中搭配全球定位系统(global positioning system,GPS)的电子罗盘(electroniccompass)零组件，用来提供使用者移动方位等资讯。目前，市场上已有各式的磁场感测技术，例如，各向异性磁阻(anisotropic magnetoresistance,AMR)感测元件、巨磁阻(GMR)感测元件、磁性隧穿结(magnetic tunneling junction,MTJ)感测元件等等。然而，上述现有技术的缺点通常包括：较占芯片面积、制作工艺较昂贵、较耗电、灵敏度不足、易受温度变化影响或是磁性隧穿结的均匀度不佳等等的缺陷，而有必要进一步改进。
发明内容
根据本发明的实施例，公开一种具有磁性隧穿结的半导体元件，包括基板、磁性隧穿结阵列、包括第一虚置磁性隧穿结的阵列以及包括第二虚置磁性隧穿结的阵列。其中，基板上包括阵列区域，且阵列区域包括至少一外侧角落，磁性隧穿结阵列会被设置于阵列区域中，包括第一虚置磁性隧穿结的阵列会沿着阵列区域的外侧角落的边缘而设置，包括第二虚置磁性隧穿结的阵列会围绕住阵列区域以及第一虚置磁性隧穿结。
附图说明
图1为本发明一实施例所绘示的半导体元件的俯视示意图；
图2为本发明一实施例所绘示的邻近阵列区域角落的局部区域放大示意图；
图3为本发明一实施例所绘示的半导体元件周边区域的局部区域放大示意图；
图4为本发明一实施例对应于图1中剖线A-A’所绘示的半导体元件的剖面示意图；
图5为本发明一实施例对应于图1中剖线A-A’所绘示的半导体元件的剖面示意图。
主要元件符号说明
10 半导体元件
100 半导体基板
102 阵列区域
102a、102b、102c、102d 子阵列区域
104 逻辑区域
106 第一虚置阵列区域
108 虚置内连线区域
110 第二虚置阵列区域
120 磁性隧穿结
120a、122a、144a 固定层
120b、122b、144b 隧穿绝缘层
120c、122c、144c 自由层
122 第一虚置磁性隧穿结
130 内连线结构
132 虚置内连线结构
140、142、144 第二虚置磁性隧穿结
202 第一层间介电层
204 第二层间介电层
206 第二层间介电层
208、210 蚀刻停止层
212 第四层间介电层
220_n-1、220_n、220_n+1 导电插塞
222_n 导电内连线
C1、C2、C3、C4 外侧角落
D1、D2、D3、D4、D5、D6 临界尺寸
P1、P2、P3、P4 间距
R1、R2 区域
具体实施方式
图1是根据本发明一实施例所绘示的半导体元件的俯视示意图。如图1所示，半导体元件10会被设置于半导体基板100上。其中，半导体元件10可以是磁阻式随机存取存储器(Magnetoresistive Random Access Memory,MRAM)元件，或是任何结构包括磁性隧穿结(magnetic tunneling junction,MTJ)阵列的半导体元件。此外，半导体基板100可以由半导体材料所组成，半导体材料可选自由硅、锗、硅锗复合物、硅碳化物(silicon carbide)及砷化镓(gallium arsenide)等材料所构成的群组，但不限定于此。此外，本文中所提及的「半导体元件」，可以是成品、半成品(semi-finished product)或半制品(work-in-process)。因此，半导体元件10仍可以再经由适当的制作工艺，而具有其他的电性功能。
半导体基板100上可以包括多个区域，例如：阵列区域102、逻辑区域104、第一虚置阵列区域106、虚置内连线区域108及第二虚置阵列区域110。其中，阵列区域102可以被视为是位于半导体元件10的主动(有源)区域(active region)内，而第一虚置阵列区域106、虚置内连线区域108及第二虚置阵列区域110可以被视为是位于半导体元件10的周边区域(peripheral region)内。进一步而言，阵列区域102可以包括多个子阵列区域，例如四个子阵列区域102a、102b、102c、102d，且各子阵列区域102a、102b、102c、102d间可以另设置有其他结构，例如字符线、内连线或其他合适的半导体结构。各子阵列区域102a、102b、102c、102d内可以包括多个尺寸实质上相同且呈现阵列排列的磁性隧穿结，且各磁性隧穿结的临界尺寸可介于30纳米(nm)到80纳米之间。
此外，逻辑区域104会至少被设置在阵列区域102的一侧，且位于阵列区域102和第二虚置阵列区域110之间。具体而言，逻辑区域104内可以包括多个内连线结构，其可用以将半导体元件10内的电子信号在不同元件间或区域间被传递。
第一虚置阵列区域106会位于阵列区域102的至少一外侧角落，举例而言，第一虚置阵列区域106可以分别位于阵列区域102的四个外侧角落C1、C2、C3、C4，且各第一虚置阵列区域106的俯视外观可以呈现L形状。因此，各第一虚置阵列区域106之间会彼此分隔，且两相邻第一虚置阵列区域106的距离会大于磁性隧穿结的临界尺寸，例如大于80纳米，较佳大于500纳米。此外，由于第一虚置阵列区域106和逻辑区域104均至少位于阵列区域102的某一侧，为了避免第一虚置阵列区域106和逻辑区域104重合，逻辑区域104可以包括至少一内凹区域，以容纳第一虚置阵列区域106。具体而言，各第一虚置阵列区域106内可以包括多个尺寸实质上相同且呈现阵列排列的虚置磁性隧穿结，且各虚置磁性隧穿结的临界尺寸可介于30纳米(nm)到80纳米之间。由于第一虚置阵列区域106内的虚置磁性隧穿结会和阵列区域102内的磁性隧穿结同时形成，通过将虚置磁性隧穿结设置于阵列区域102的外侧角落C1、C2、C3、C4，可以让位于阵列区域102内部和邻近外侧角落C1、C2、C3、C4的磁性隧穿结具有类似的蚀刻环境，因此可以增进阵列区域102内磁性隧穿结整体的尺寸均匀度。
虚置内连线区域108会位于逻辑区域104的至少一侧，例如环绕住逻辑区域104的四周，且虚置内连线区域108可位于逻辑区域104和第二虚置阵列区域110之间。具体而言，虚置内连线区域108内可以包括多个虚置内连线结构，其可以和逻辑区域104内的内连线结构经由同一道的沉积和蚀刻制作工艺而形成，以增加逻辑区域104内的内连线结构的均匀性。
第二虚置阵列区域110会位于逻辑区域104的至少一侧，例如环绕住逻辑区域104的四周、环绕住第一虚置阵列区域106的四周、或是环绕住虚置内连线区域108的四周。具体而言，第二虚置阵列区域110内可以包括多个尺寸实质上相同且呈现阵列排列的虚置磁性隧穿结，且各虚置磁性隧穿结的临界尺寸可介于340纳米到680纳米之间，但不限定于此。由于第二虚置阵列区域110内的虚置磁性隧穿结会和阵列区域102内的磁性隧穿结同时形成，因此也可以增进阵列区域102内磁性隧穿结整体的尺寸均匀度。
图2是根据本发明一实施例所绘示的邻近阵列区域角落的局部区域放大示意图。如图2所示，其绘示了图1中区域R1的局部分放大示意图。针对阵列区域102，多个呈现矩形的磁性隧穿结120会以阵列的形式被设置于阵列区域102内，且各磁性隧穿结120的临界尺寸D1和间距P1会实质上相同。此外，针对第一虚置阵列区域106，多个呈现矩形的第一虚置磁性隧穿结122同样会以阵列的形式被设置于第一虚置阵列区域106内，且各第一虚置磁性隧穿结122的临界尺寸D2和间距P2会实质上相同。根据本实施例，虚置磁性隧穿结122所构成的阵列可以被视为是磁性隧穿结120所构成的阵列的向外延伸。因此，虚置磁性隧穿结122和磁性隧穿结120的排列方式、临界尺寸及间距可以实质上相同。举例而言，临界尺寸D1、D2可以介于30纳米至80纳米之间，间距P1、P2可以介于20纳米至150纳米之间。根据其他实施例，针对位于第一虚置阵列区域106内的第一虚置磁性隧穿结122阵列，第一虚置磁性隧穿结122的尺寸会随着远离阵列区域102的外侧角落而变小，且第一虚置磁性隧穿结122间的间距会随着远离阵列区域10的外侧角落而变大。
图3根据本发明一实施例所绘示的半导体元件周边区域的局部区域放大示意图。如图3所示，其绘示了图1中区域R2的局部分放大示意图。针对第二虚置阵列区域110，多个呈现矩形的第二虚置磁性隧穿结140会以阵列的形式被设置，阵列的形式可以是交错的排列方式，但不限定于此。第二虚置磁性隧穿结140可以包括尺寸不同的磁性隧穿结，举例而言，靠近于虚置内连线区域108的第二虚置磁性隧穿结142可以具有较小的临界尺寸D3，而远离于虚置内连线区域108的第二虚置磁性隧穿结144可以具有较大的临界尺寸D4。其中，临界尺寸D3和临界尺寸D4均介于340纳米到680纳米之间，且临界尺寸D3会小于临界尺寸D4。此外，第二虚置阵列区域110中的第二虚置磁性隧穿结142、144的临界尺寸均会大于第一虚置阵列区域106中的第一虚置磁性隧穿结122的临界尺寸。
图4是根据本发明一实施例对应于图1中剖线A-A’所绘示的半导体元件的剖面示意图。根据一实施例，半导体基底上可以依序设置有第一层间介电层202、第二层间介电层204和第二层间介电层206。导电插塞(via)220_n-1、导电内连线222_n及导电插塞220_n会被分别设置于第一层间介电层202、第二层间介电层204及第二层间介电层206内。此外，另可以在层间介电层的表面设置蚀刻停止层208、210，蚀刻停止层208、210会对应于导电插塞220_n-1、220_n的底部而设置，以利于在第一层间介电层202和第三层间介电层206中蚀刻形成可容纳导电插塞220_n-1、220_n的孔洞。根据一实施例，导电插塞220_n、220_n-1及导电内连线222_n可进一步包含阻障层以及金属层，其中阻障层可选自由钛(Ti)、氮化钛(TiN)、钽(Ta)以及氮化钽(TaN)所构成的群组，而金属层可选自由钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungsten phosphide，CoWP)等所构成的群组，但不局限于此。层间介电层202、204、206可包含氧化硅，而蚀刻停止层208、210可包含氮掺杂碳化物层(nitrogen doped carbide,NDC)、氮化硅、或氮碳化硅(silicon carbon nitride,SiCN)，但不局限于此。
第三层间介电层206的表面上可以设置有磁性隧穿结120、第一虚置磁性隧穿结122、内连线结构130、虚置内连线结构132及第二虚置磁性隧穿结142、144，分别被设置在阵列区域102、第一虚置阵列区域106、逻辑区域104、虚置内连线区域108及第二虚置阵列区域110。
具体而言，各磁性隧穿结120由下至上可以至少包括固定层(fixed layer)120a、隧穿绝缘层120b和自由层(free layer)120c，或进一步包括二电极层，分别设置于固定层120a的底面和自由层120c的顶面。各第一虚置磁性隧穿结122可以通过下方的导电插塞220_n而被电连接至其他元件。根据本实施例，固定层120a可以是由反铁磁性(antiferromagnetic,AFM)材料所构成者，例如铁锰(FeMn)、铂锰(PtMn)、铱锰(IrMn)、氧化镍(NiO)等，其用以固定或限制邻近层的磁矩方向。自由层120c可以是由铁磁性材料所构成者，例如铁、钴、镍或其合金，例如钴铁(cobalt-iron-boron,CoFeB)，但不限于此。其中，自由层94的磁矩方向会受外部磁场而「自由」改变。隧穿绝缘层120b可由包含氧化物之绝缘材料所构成，例如氧化铝(AlOx)或氧化镁(MgO)，但不局限于此。
此外，位于第一虚置阵列区域106中的第一虚置磁性隧穿结122，和位于第二虚置阵列区域110中的第二虚置磁性隧穿结142、144具有类似如各磁性隧穿结120的结构，其由下至上可以至少包括固定层122a、144a、隧穿绝缘层122b、144b、和自由层122c、144c，或进一步包括二电极层，分别设置于固定层的底面和自由层的顶面。然而，第一虚置磁性隧穿结122和第二虚置磁性隧穿结142、144不会电连接至下方的导电内连线222_n及导电插塞220_n-1，也就是说，第一虚置磁性隧穿结122和第二虚置磁性隧穿结142、144并不会用来传递电子信号。
此外，逻辑区域104及虚置内连线区域108内可以分别被设置有内连线结构130和虚置内连线结构132。内连线结构130和虚置内连线结构132可具有相同临界尺寸D5、D6或相同的材料组成，然而，逻辑区域104内的内连线结构130可用以传递电子信号，所以内连线结构130可以被电连接自下方的导电插塞220_n。相对照之下，虚置内连线区域108内的虚置内连线结构132不会用以传递电子信号，所以虚置内连线结构132不会被电连接自下方的导电插塞220_n。
图5是根据本发明一实施例对应于图1中剖线A-A’所绘示的半导体元件的剖面示意图。本实施例的结构类似如图4所示的结构，然而，第三层间介电层206的表面上另外设置有第四层间介电层212和导电插塞220_n+1。其中，第四层间介电层212会覆盖住磁性隧穿结120、第一虚置磁性隧穿结122、内连线结构130、虚置内连线结构132及第二虚置磁性隧穿结142、144，且导电插塞220_n+1会分别电连接至阵列区域102内的磁性隧穿结120和逻辑区域104内的内连线结构130。相较之下，导电插塞220_n+1仍不会电连接第一虚置磁性隧穿结122、虚置内连线结构132及第二虚置磁性隧穿结142、144。因此，可通过导电插塞220_n+1进一步将电子信号传输自(入)或传输出磁性隧穿结120及内连线结构130。
根据上述实施例，由于第一虚置阵列区域内的第一虚置磁性隧穿结会和阵列区域内的磁性隧穿结同时形成，通过在阵列区域的至少一外侧角落设置呈现L形状的虚置磁性隧穿结阵列，或进一步让阵列区域内的磁性隧穿结和第一虚置阵列区域内的第一虚置磁性隧穿结具有实质上相同的临界尺寸和排列方式，可以让位于阵列区域内部和外侧角落的磁性隧穿结具有类似的蚀刻环境，因此可以增进阵列区域内磁性隧穿结整体的尺寸均匀度。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (16)

1.一种具有磁性隧穿结的半导体元件，其特征在于，包括：
基板，其上包括阵列区域，其中该阵列区域包括至少一外侧角落；
磁性隧穿结阵列，设置于该阵列区域中并分别电连接于导电插塞；
包括多个第一虚置磁性隧穿结的阵列，沿着该阵列区域的该外侧角落的边缘而设置并且不围绕该阵列区域：以及
包括多个第二虚置磁性隧穿结的阵列，围绕住该阵列区域以及该些第一虚置磁性隧穿结，其中该第一虚置磁性隧穿结和该第二虚置磁性隧穿结不电连接于任何导电插塞。
2.根据权利要求1所述的具有磁性隧穿结的半导体元件，其特征在于，该磁性隧穿结阵列包括多个磁性隧穿结，且各该磁性隧穿结的临界尺寸介于30纳米到80纳米之间。
3.根据权利要求2所述的具有磁性隧穿结的半导体元件，其特征在于，该些磁性隧穿结的临界尺寸以及各该磁性隧穿结间的间距会分别相同于该些第一虚置磁性隧穿结的临界尺寸以及各该第一虚置磁性隧穿结间的间距。
4.根据权利要求1所述的具有磁性隧穿结的半导体元件，其特征在于，各该第一虚置磁性隧穿结的临界尺寸介于30纳米到80纳米之间。
5.根据权利要求1所述的具有磁性隧穿结的半导体元件，其特征在于，各该第一虚置磁性隧穿结的俯视外观呈现矩形。
6.根据权利要求1所述的具有磁性隧穿结的半导体元件，其特征在于，各该第一虚置磁性隧穿结是具有均匀尺寸的虚置磁性隧穿结。
7.根据权利要求1所述的具有磁性隧穿结的半导体元件，其特征在于，包括该些第一虚置磁性隧穿结的该阵列是一呈现L形的阵列。
8.根据权利要求1所述的具有磁性隧穿结的半导体元件，其特征在于，各该第二虚置磁性隧穿结的临界尺寸会大于各该第一虚置磁性隧穿结的临界尺寸。
9.根据权利要求8所述的具有磁性隧穿结的半导体元件，其特征在于，各该第二虚置磁性隧穿结的临界尺寸会介于340纳米到680纳米之间。
10.根据权利要求1所述的具有磁性隧穿结的半导体元件，其特征在于，该些第二虚置磁性隧穿结是呈现交错的排列方式。
11.根据权利要求1所述的具有磁性隧穿结的半导体元件，其特征在于，该半导体元件是磁阻式随机存取存储器元件。
12.根据权利要求1所述的具有磁性隧穿结的半导体元件，其特征在于，该阵列区域包括多个该外侧角落，且该些第一虚置磁性隧穿结会构成沿着该些外侧角落的边缘而设置的多个阵列。
13.根据权利要求12所述的具有磁性隧穿结的半导体元件，其特征在于，包括该些第一虚置磁性隧穿结的各该阵列分别呈现L形。
14.根据权利要求13所述的具有磁性隧穿结的半导体元件，其特征在于，呈现L形的各该阵列彼此间的距离大于各该第一虚置磁性隧穿结的临界尺寸。
15.根据权利要求1所述的具有磁性隧穿结的半导体元件，其特征在于，该半导体元件还包括多个内连线结构，设置于该阵列区域及该些第二虚置磁性隧穿结之间。
16.根据权利要求15所述的具有磁性隧穿结的半导体元件，其特征在于，该半导体元件还包括多个虚置内连线结构，设置于该些内连线结构及该些第二虚置磁性隧穿结之间。
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