CN112269705A - 针对x86架构系统故障定位的检测板 - Google Patents
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Abstract
本发明公开了一种针对X86架构系统故障定位的检测板，包括LPC总线接口单元、LED数码管单元、串口逻辑单元和CPLD逻辑控制单元，LPC总线接口单元、CPLD逻辑控制单元、串口逻辑单元依次相连，LED数码管单元与CPLD逻辑控制单元相连。本发明的优越性在于：BIOS启动中每个阶段完成都会控制南桥芯片对0x80端口输出特定的数据，即BIOS跑码，该数据传输在LPC总线上。本发明BIOS故障检测板可以采集LPC总线数据并将跑码显示在数码管上。
Description
技术领域
本发明属于自动化控制领域，具体涉及一种针对X86架构系统故障定位的检测板。
背景技术
X86泛指一系列Intel公司用于开发处理器的指令集构建，早期处理器以数字命名为80x86，之后的处理器只要采用该指令集，即称为x86处理器。x86处理器构建的硬件系统称为x86系统，而x86系统启动最前期需要对其cpu以及周围硬件进行初始化操作，该操作可以统称为一套小型系统即BIOS。
BIOS(Basic Input/Output System)即基本输入输出系统，亦称为ROM BIOS、System BIOS、PC BIOS，是在通电引导阶段运行硬件初始化，以及为操作系统提供运行时服务的固件。BIOS是X86启动时加载的第一个软件。BIOS流程中通过LPC总线端口0x80进行调试码输出。
LPC总线通常和主板上的南桥物理相连，南桥在IBM PC AT平台上通常连接了一系列设备。LPC总线是Intel在1998时作为工业标准架构体系(ISA)的替代品引入，LPC总线是4bit宽，33.3MHz的总线。
现在，BIOS的作用是初始化和测试硬件组件，以及从大容量存储设备(如硬盘)加载引导程序，并由引导程序加载操作系统。BIOS还为DOS操作系统提供键盘、显示及其他I/O设备的硬件抽象层。
当电脑的电源开启，BIOS就会从主板上的ROM芯片运行，运行加电自检(POST)，测试和初始化CPU、RAM、直接存储器访问控制器、芯片组、键盘、软盘、硬盘等设备。当所有的Option ROM被加载后，BIOS就试图从引导设备(如硬盘、软盘、光盘)加载引导程序，由引导程序加载操作系统。
X86平台下，系统主板的BIOS启动失败会直接导致计算机主板无法正常运行，且没有任何故障调试手段，无论硬件故障还是BIOS故障都无从下手，且其他设计相关BIOS的故障板只是简单的通过指示灯或者数码管进行故障定位，而无法定位流程中的故障。
发明内容
本发明的目的在于克服现有技术中的缺陷，提供一种针对X86架构系统故障定位的检测板。
为了实现上述目的，本发明的技术方案如下：
一种针对X86架构系统故障定位的检测板，包括LPC总线接口单元、LED数码管单元、串口逻辑单元和CPLD逻辑控制单元，LPC总线接口单元、CPLD逻辑控制单元、串口逻辑单元依次相连，LED数码管单元与CPLD逻辑控制单元相连。
所述LPC总线接口单元，用于进行LPC总线采集和解析，按照LPC总线协议
Low Pin Count(LPC)Interface Specification，以时钟信号LCLK为输入，按照帧同步信号LFRAME#解析并行数据LAD[3:0]信号，即以33Mbit时钟采集4bit并行数据并按LPC总线协议解析为特定端口的8位实际数据。
所述LED数码管单元，即CPLD控制逻辑输出8bit数据，数码管按照16进制HEX显示输出相应的数字。
所述串口逻辑单元，以82C52模块为基础(即串口寄存器逻辑符合82C52芯片逻辑)进行串口RS232电平信号输出，输出数据为每次采集的LPC总线8位数据。
所述CPLD逻辑控制单元，用于进行LPC总线解析并控制数码管和串口逻辑电路单元输出。
本发明的优越性在于：BIOS启动中每个阶段完成都会控制南桥芯片对0x80端口输出特定的数据，即BIOS跑码，该数据传输在LPC总线上。本发明BIOS故障检测板可以采集LPC总线数据并将跑码显示在数码管上，另外特别说明，由于BIOS跑码速度远大于普通人眼识别数字速度，则通过故障码查看启动流程变为不可能，而通过串口模块打印故障码，即可将跑码数据记录在本地以便用于之后排故分析。
附图说明
图1为本发明实施提供的一种针对X86架构系统故障定位的检测板的结构连接图。
具体实施方式
以下通过附图和具体实施方式对本发明作进一步的详细说明。
如图1所示，一种针对X86架构系统故障定位的检测板，包括LPC总线接口单元、LED数码管单元、串口逻辑单元和CPLD逻辑控制单元，LPC总线接口单元、CPLD逻辑控制单元、串口逻辑单元依次相连，LED数码管单元与CPLD逻辑控制单元相连。
所述LPC总线接口单元，用于进行LPC总线采集和解析，按照LPC总线协议
Low Pin Count(LPC)Interface Specification，以时钟信号LCLK为输入，按照帧同步信号LFRAME#解析并行数据LAD[3:0]信号，即以33Mbit时钟采集4bit并行数据并按LPC总线协议解析为特定端口的8位实际数据。
所述LED数码管单元，用于根据CPLD控制逻辑输出8bit数据，数码管按照16进制HEX显示输出相应的数字。
所述串口逻辑单元，以82C52模块为基础(即串口寄存器逻辑符合82C52芯片逻辑)进行串口RS232电平信号输出，输出数据为每次采集的LPC总线8位数据。
所述CPLD逻辑控制单元，用于进行LPC总线解析并控制数码管和串口逻辑电路单元输出。
该发明工作流程：LPC总线单元实时检测总线数据并解析南桥端口0x80数据，CPLD控制逻辑将该数据通过数码管的那样实时显示并通过串口逻辑控制单元输出RS232电平信息，该RS232串口信息通过连接PC机串口接收并存储。
上述实施例仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本发明创造的保护范围之中。
Claims (5)
1.一种针对X86架构系统故障定位的检测板，其特征在于，包括LPC总线接口单元、LED数码管单元、串口逻辑单元和CPLD逻辑控制单元，LPC总线接口单元、CPLD逻辑控制单元、串口逻辑单元依次相连，LED数码管单元与CPLD逻辑控制单元相连。
2.根据权利要求1所述的针对X86架构系统故障定位的检测板，其特征在于，所述LPC总线接口单元，用于进行LPC总线采集和解析，按照LPC总线协议以时钟信号LCLK为输入，按照帧同步信号解析并行数据信号，以33Mbit时钟采集4bit并行数据并按LPC总线协议解析为特定端口的8位实际数据。
3.根据权利要求1所述的针对X86架构系统故障定位的检测板，其特征在于，所述LED数码管单元，用于将CPLD控制逻辑输出8bit数据，数码管按照16进制HEX显示输出相应的数字。
4.根据权利要求1所述的针对X86架构系统故障定位的检测板，其特征在于，所述串口逻辑单元，以82C52模块为基础进行串口RS232电平信号输出，输出数据为每次采集的LPC总线8位数据。
5.根据权利要求1所述的针对X86架构系统故障定位的检测板，其特征在于，所述CPLD逻辑控制单元用于进行LPC总线解析并控制数码管和串口逻辑电路单元输出。
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| CN202011272712.0A CN112269705A (zh) | 2020-11-12 | 2020-11-12 | 针对x86架构系统故障定位的检测板 |
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Publications (1)
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Country Status (1)
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|---|---|
| CN (1) | CN112269705A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113032197A (zh) * | 2021-03-29 | 2021-06-25 | 杭州迪普信息技术有限公司 | 一种设备故障检测方法及设备 |
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2020
- 2020-11-12 CN CN202011272712.0A patent/CN112269705A/zh active Pending
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