CN112215855A - 基于忆阻器阵列实现图像连通区域判断的方法及电子装置 - Google Patents

基于忆阻器阵列实现图像连通区域判断的方法及电子装置 Download PDF

Info

Publication number
CN112215855A
CN112215855A CN202011124134.6A CN202011124134A CN112215855A CN 112215855 A CN112215855 A CN 112215855A CN 202011124134 A CN202011124134 A CN 202011124134A CN 112215855 A CN112215855 A CN 112215855A
Authority
CN
China
Prior art keywords
pixel
value
memristor
image
pixel point
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202011124134.6A
Other languages
English (en)
Other versions
CN112215855B (zh
Inventor
吴华强
周颖
耿一文
张清天
高滨
唐建石
钱鹤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tsinghua University
Original Assignee
Tsinghua University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tsinghua University filed Critical Tsinghua University
Priority to CN202011124134.6A priority Critical patent/CN112215855B/zh
Publication of CN112215855A publication Critical patent/CN112215855A/zh
Application granted granted Critical
Publication of CN112215855B publication Critical patent/CN112215855B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T7/00—Image analysis
    • G06T7/10—Segmentation; Edge detection
    • G06T7/11—Region-based segmentation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T1/00—General purpose image data processing
    • G06T1/20—Processor architectures; Processor configuration, e.g. pipelining
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T7/00—Image analysis
    • G06T7/10—Segmentation; Edge detection
    • G06T7/187—Segmentation; Edge detection involving region growing; involving region merging; involving connected component labelling

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Vision & Pattern Recognition (AREA)
  • Mechanical Light Control Or Optical Switches (AREA)
  • Photometry And Measurement Of Optical Pulse Characteristics (AREA)

Abstract

一种基于忆阻器阵列实现图像连通区域判断的方法、电子装置。该基于忆阻器阵列实现图像连通区域判断的方法包括：获取待处理图像；将待处理图像中的每个像素点的值映射至忆阻器阵列对应的忆阻器单元；依次遍历待处理图像的所有像素点，且在遍历待处理图像的过程中，将每个被选择的像素点及与被选择的像素点在多个连通域检测方向上满足相邻关系的多个相邻像素点通过忆阻器阵列进行像素标签处理，以得到被选择的像素点的像素标签。该方法利用忆阻器阵列的存算一体优势，高效、快速的实现图像连通区域判断。

Description

基于忆阻器阵列实现图像连通区域判断的方法及电子装置
技术领域
本公开的实施例涉及一种基于忆阻器阵列实现图像连通区域判断的方法及电子装置。
背景技术
在数字基于忆阻器阵列实现图像连通区域判断的中，图像二值化(ImageBinarization)处理就是将图像上的像素点的灰度值设置为0或255(或者分别表述为逻辑值或数值0或1)，对图像进行图像二值化处理可以使图像中的数据量大为减少，从而能凸显出感兴趣的目标的轮廓，此外，也能方便对图像进行处理和分析，例如，便于提取图像中的信息。
发明内容
本公开至少一实施例提供一种基于忆阻器阵列实现图像连通区域判断的方法，包括：获取待处理图像，其中，所述待处理图像为二值化图像，且包括阵列排布的多个像素点，每个像素点的值为彼此不同的第一值和第二值中之一；将所述待处理图像中的每个像素点的值映射至所述忆阻器阵列对应的忆阻器单元；依次遍历所述待处理图像的所有像素点，且在遍历所述待处理图像的过程中，将每个被选择的像素点及与所述被选择的像素点在多个连通域检测方向上满足相邻关系的多个相邻像素点通过所述忆阻器阵列进行像素标签处理，以得到所述被选择的像素点的像素标签，其中，所述忆阻器阵列配置为可进行乘和运算，所述像素标签的不同取值对应于所述被选择的像素点的不同的连通特征。
例如，在本公开至少一实施例提供的基于忆阻器阵列实现图像连通区域判断的方法中，所述方法用于标记具有所述第二值的一个或多个像素点构成的一个或多个连通域，将每个被选择的像素点及与所述被选择的像素点在多个连通域检测方向上满足相邻关系的多个相邻像素点通过所述忆阻器阵列进行像素标签处理，以得到所述被选择的像素点的像素标签，包括:响应于所述被选择像素点的值为所述第一值，所述被选择的像素点的像素标签为S；响应于所述被选择像素点的值为所述第二值，且响应于所述多个相邻像素点的值均为所述第一值，所述被选择的像素点的像素标签为S+1；响应于所述被选择像素点的值为所述第二值，且响应于所述多个相邻像素点中至少一个像素点的值为所述第二值，所述被选择的像素点的像素标签为S+2，其中，S为自然数。
例如，在本公开至少一实施例提供的基于忆阻器阵列实现图像连通区域判断的方法中，每个忆阻器单元具有第一状态或第二状态，将所述待处理图像中的每个像素点的值映射至所述忆阻器阵列对应的忆阻器单元，包括：响应于所述待处理图像中的每个像素点的值为所述第一值，将所述忆阻器阵列中与所述每个像素点对应位置的忆阻器单元设定为第一状态；响应于所述待处理图像中的每个像素点的值为所述第二值，将所述忆阻器阵列中与所述每个像素点对应位置的忆阻器单元设定为第二状态，所述第一状态不同于所述第二状态。
例如，在本公开至少一实施例提供的基于忆阻器阵列实现图像连通区域判断的方法中，所述忆阻器阵列包括M行N列，所述忆阻器阵列还包括M条字线、M条源线和N条位线，所述M条字线以及所述M条源线分别与所述M行对应，所述N条位线分别与所述N列对应，M和N为正整数，所述多个忆阻器单元的每个在接收对应的字线所施加的开启信号被打开且在对应的位线上被施加读取电压而被读取，将每个被选择的像素点及与所述被选择的像素点在多个连通域检测方向上满足相邻关系的多个相邻像素点输入所述忆阻器阵列中进行乘和运算，以得到所述被选择的像素点的像素标签，包括：在p个周期内读取p次所述被选择的像素点的值，并且在所述p个周期内还分别读取1次所述多个相邻像素点分别对应的多个值，将读取的p次所述被选择的像素点的值与分别读取1次的所述多个相邻像素点分别对应的多个值相加得到像素值之和，基于所述像素值之和，得到所述被选择像素点的像素标签，其中，p为所述多个相邻像素点的数量之和再加1。
例如，在本公开至少一实施例提供的基于忆阻器阵列实现图像连通区域判断的方法中，基于所述像素值之和，得到被选择像素点的像素标签，包括：将所述像素值之和与参考值进行比较，响应于所述像素值之和小于所述参考值，所述被选择的像素点的像素标签为S；响应于所述像素值之和等于所述参考值，所述被选择的像素点的像素标签为S+1；响应于所述像素值之和大于所述参考值，所述被选择的像素点的像素标签为S+2，其中，所述参考值等于p。
例如，在本公开至少一实施例提供的基于忆阻器阵列实现图像连通区域判断的方法中，所述图像连通区域判断为四连通判断，所述多个连通域检测方向包括彼此垂直的第一连通域检测方向和第二连通域检测方向，或者所述图像连通区域判断为八连通判断，所述多个连通域检测方向包括彼此垂直的第一连通域检测方向和第二连通域检测方向，以及与所述第一连通域检测方向和所述第二连通域检测方向呈45°的第三连通域检测方向。
例如，在本公开至少一实施例提供的基于忆阻器阵列实现图像连通区域判断的方法中，响应于四连通判断，在连续三个周期中读取三次所述被选择的像素点的值，并且在所述连续三个周期中，选择任一个周期还同时读取在所述第一连通域检测方向上与所述被选择的像素点相邻的像素点的值，选择与所述任一个周期不同的另一个周期还同时读取在所述第二连通域检测方向上与所述被选择的像素点相邻的像素点的值；响应于八连通判断，在连续四个周期中读取四次所述被选择的像素点的值，并且在所述连续四个周期中，选择任一个周期还同时读取在所述第一连通域检测方向、所述第二连通域检测方向和所述第三连通域检测方向上与所述被选择的像素点分别相邻的像素点的值。
例如，在本公开至少一实施例提供的基于忆阻器阵列实现图像连通区域判断的方法中，所述忆阻器阵列包括M行N列，所述忆阻器阵列还包括M条字线、M条源线和N条位线，所述M条字线以及所述M条源线分别与所述M行对应，所述N条位线分别与所述N列对应，M和N为正整数，所述多个忆阻器单元的每个在接收对应的字线所施加的开启信号被打开且在对应的位线上被施加读取电压而被读取时，响应于所述第一状态，在对应的源线上产生第一读取电流，响应于所述第二状态，在对应的源线上产生第二读取电流，将每个被选择的像素点及与所述被选择的像素点在多个连通域检测方向上满足相邻关系的多个相邻像素点输入所述忆阻器阵列中进行乘和运算，以得到所述被选择的像素点的像素标签，包括：在连续p个周期内使得所述被选择像素点对应的忆阻器单元产生p次第一读取电流或第二读取电流，并且在所述连续p个周期内使得所述多个相邻像素点分别对应的忆阻器单元在所述p个周期内还分别产生1次第一读取电流或第二读取电流，将所述被选择像素点对应的忆阻器单元产生的p次第一读取电流或第二读取电流与所述多个相邻像素点分别对应的忆阻器单元分别产生的1次第一读取电流或第二读取电流进行加和处理以得到总输出电流信号，将所述总输出电流信号与参考电流信号进行比较，得到所述被选择像素点的像素标签，其中，p为与所述被选择的像素点在多个连通域检测方向上满足相邻关系的多个像素点的数量之和再加1。
例如，在本公开至少一实施例提供的基于忆阻器阵列实现图像连通区域判断的方法中，所述参考电流信号包括第一参考电流和第二参考电流，所述第一参考电流不同于所述第二参考电流，将所述总输出电流信号与参考电流信号进行比较，得到所述被选择像素点的像素标签，包括：将所述总输出电流信号与所述第一参考电流进行比较，根据比较结果得到第一标签值；将所述总输出电流信号与所述第二参考电流进行比较，根据比较结果得到第二标签值；根据所述第一标签值和所述第二标签值，得到所述被选择像素点的像素标签。
例如，在本公开至少一实施例提供的基于忆阻器阵列实现图像连通区域判断的方法中，响应于所述总输出电流信号大于等于所述第一参考电流，所述第一标签值为T+1，否则所述第一标签值为T，响应于所述总输出电流信号大于等于所述第二参考电流，所述第二标签值为T+1，否则所述第二标签值为T；响应于所述第一标签值和所述第二标签值均为T，则所述被选择像素点的像素标签为S，响应于所述第一标签值为T，且所述第二标签值为T+1，则所述被选择像素点的像素标签为S+1；响应于所述第一标签值和所述第二标签值均为T+1，则所述被选择像素点的像素标签为S+2。
例如，在本公开至少一实施例提供的基于忆阻器阵列实现图像连通区域判断的方法中，所述第一参考电流对应于所述第二读取电流的(p+1)倍，所述第二参考电流对应于所述第二读取电流的p倍。
例如，在本公开至少一实施例提供的基于忆阻器阵列实现图像连通区域判断的方法中，同时对所述忆阻器阵列中的隔行同列的像素点进行所述像素标签处理，以同时分别得到所述隔行同列的像素点的像素标签。
例如，在本公开至少一实施例提供的基于忆阻器阵列实现图像连通区域判断的方法还包括：将所述待处理图像的所有像素点的像素标签，根据所述所有像素点在所述待处理图像中的位置进行排列，以得到像素标签矩阵；对所述像素标签矩阵进行连通域编号处理。
例如，在本公开至少一实施例提供的基于忆阻器阵列实现图像连通区域判断的方法中，具有所述第一值的像素点对应的像素标签的值为S，独立且具有所述第二值的像素点对应的像素标签的值为S+1，连通且具有所述第二值的像素点对应的像素标签的值为S+2，S为自然数，连通域编号初始化为S+1，对所述像素标签矩阵进行连通域编号处理，包括：遍历所述像素标签矩阵，响应于所述被选择的像素点的像素标签为S，所述被选择的像素点对应的连通域编号为0；响应于所述被选择的像素点的像素标签为S+1，所述被选择的像素点对应的连通域编号为连通域编号的当前值加1；响应于所述被选择的像素点的像素标签为S+2，所述被选择的像素点对应的连通域编号为连通域编号的当前值，其中，S为自然数。
例如，在本公开至少一实施例提供的基于忆阻器阵列实现图像连通区域判断的方法中，所述获取待处理图像包括：对初始图像进行区域划分，以得到多个所述待处理图像；所述方法还包括：将所述多个待处理图像的像素标签矩阵根据多个所述待处理图像在所述初始图像中的位置关系进行对应地拼接，以得到所述初始图像的像素标签矩阵，并且对所述初始图像的像素标签矩阵进行连通域编号处理。
本公开至少一实施例提供一种电子装置，包括：忆阻器阵列；控制器，其中，所述控制器配置为：获取待处理图像，其中，所述待处理图像为二值化图像，且包括阵列排布的多个相邻像素点，每个像素点的值为彼此不同的第一值和第二值中之一；将所述待处理图像中的每个像素点的值映射至所述忆阻器阵列对应的忆阻器单元；依次遍历所述待处理图像的所有像素点，且在遍历所述待处理图像的过程中，将每个被选择的像素点及与所述被选择的像素点在多个连通域检测方向上满足相邻关系的多个相邻像素点通过所述忆阻器阵列进行像素标签处理，以得到所述被选择的像素点的像素标签，其中，所述忆阻器阵列配置为可进行乘和运算，所述像素标签的不同取值对应于所述被选择的像素点的不同的连通特征。
例如，在本公开至少一实施例提供的电子装置还包括检测模块，其中，所述检测模块包括累加单元以及比较单元；所述累加单元配置为对所述忆阻器阵列的源线的输出电流信号进行采集和累加，以得到总输出电流信号；所述比较单元配置为比较所述总输出信号与参考电流信号的大小关系。
例如，在本公开至少一实施例提供的电子装置还包括检测模块，其中，所述检测模块包括累加单元以及比较单元，所述累加单元为积分器，所述积分器配置为将所述忆阻器阵列的源线的输出电流信号转换为对应的电压信号并进行累加，以得到输出电压信号；所述比较单元用于比较所述输出电压信号与所述参考电流通过所述积分器得到的对应的参考电压信号的大小关系。
例如，在本公开至少一实施例提供的电子装置中，所述忆阻器阵列包括阵列排布的多个忆阻器单元，所述忆阻器阵列包括M行N列，所述M条字线以及所述M条源线分别与所述M行对应，所述N条位线分别与所述N列对应；所述忆阻器单元为1T1R或2T2R结构。
例如，在本公开至少一实施例提供的电子装置还包括源线驱动电路，配置为对所述忆阻器阵列的M条源线的输出信号进行控制；字线驱动电路，配置为对所述忆阻器阵列的M条字线分别施加控制信号；位线驱动电路，配置为对所述忆阻器阵列的N条位线施加输入信号。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。
图1为本公开至少一实施例提供的一种忆阻器阵列的示意性结构图；
图2A为具有1T1R结构的忆阻器单元的示意图；
图2B为具有2T2R结构的忆阻器单元的示意图；
图3为连通域判断的示意图；
图4A为本公开至少一实施例提供的一种基于忆阻器阵列实现图像连通区域判断的方法的示意性流程图；
图4B为本公开至少一实施例提供的忆阻器阵列示意图；
图4C为图4A所示的基于忆阻器阵列实现图像连通区域判断的方法中步骤S130的示意性流程图；
图4D为本公开至少一实施例提供的并行执行像素标签处理的忆阻器阵列示意图；
图5A为本公开一实施例提供的一种初始图像的示意图；
图5B为本公开一实施例提供的基于忆阻器阵列实现图像连通区域判断的方法的流程图；
图5C为本公开一实施例提供的待处理图像的示意图；
图5D为本公开一实施例提供的针对四连通判断的像素标签处理的过程示意图；
图5E为对图5C所示的待处理图像基于四连通判断完成连通域编号处理得到的图像示意图；
图5F为本公开一实施例提供的针对八连通判断的像素标签处理的过程示意图；
图5G为对图5C所示的待处理图像基于八连通判断完成连通域编号处理得到的图像示意图；
图6A为本公开至少一实施例提供的一种电子装置的示意性框图；
图6B为本公开至少一实施例提供的电子装置中的检测模块的结构示意图。
具体实施方式
为了使得本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
为了保持本公开实施例的以下说明清楚且简明，本公开省略了部分已知功能和已知部件的详细说明。
现有的图像连通区域判断的硬件实现平台，例如通过CPU或者GPU等实现图像连通区域判断都是传统的冯诺依曼架构，其数据和存储单元是分离的。在运算过程中，需要频繁去内存中取出图像的像素点的值并送到处理单元进行相关计算，计算结果也需返回内存进行存储，频繁的数据存取过程占用了大部分时间和能耗，极大限制了图像处理系统整体能效的提升。
忆阻器(例如，阻变存储器、相变存储器、导电桥存储器等)是一种可以通过施加外部激励，调节其电导状态的非易失型器件。忆阻器作为一种二端器件，具有电阻可调节且非挥发的特性，因此被广泛应用于存算一体。根据基尔霍夫电流定律和欧姆定律，由忆阻器构成的阵列可以并行的完成乘累加计算，且存储和计算都发生在阵列各器件中。基于这种计算架构，可以实现不需要大量数据搬移的存算一体计算。
目前，由忆阻器构成的交叉阵列可以并行完成矩阵矢量乘法操作，并广泛应用于加速神经网络算法中，因此本公开的实施例采用忆阻器阵列完成乘和计算，并由此用于实现图像连通区域判断。
本公开至少一实施例提供一种基于忆阻器阵列实现图像连通区域判断的方法及电子装置。基于忆阻器阵列实现图像连通区域判断的方法包括：获取待处理图像；将待处理图像中的每个像素点的值映射至忆阻器阵列对应的忆阻器单元；依次遍历待处理图像的所有像素点，且在遍历待处理图像的过程中，将每个被选择的像素点及与被选择的像素点在多个连通域检测方向上满足相邻关系的多个相邻像素点通过忆阻器阵列进行像素标签处理，以得到被选择的像素点的像素标签。
本公开至少一实施例还提供对应于上述基于忆阻器阵列实现图像连通区域判断的方法的电子装置。
本公开上述实施例提供的基于忆阻器阵列实现图像连通区域判断的方法能够通过忆阻器阵列存储二值化图像信息，完成图像连通区域判断，利用忆阻器阵列的存算一体优势，高效、快速地实现图像连通区域判断。
下面结合附图对本公开的实施例进行详细说明，但是本公开并不限于这些具体的实施例。
图1示出了一种忆阻器阵列的示意性结构，该忆阻器阵列由多个忆阻器单元构成，该多个忆阻器单元构成一个m行n列的阵列，m和n均为正整数。每个忆阻器单元包括开关元件和一个或多个忆阻器。在图1中，WL<1>、WL<2>……WL<m>分别表示第一行、第二行……第m行的字线，每一行的忆阻器单元电路中的开关元件的控制极(例如晶体管的栅极)和该行对应的字线连接；BL<1>、BL<2>……BL<n>分别表示第一列、第二列……第n列的位线，每列的忆阻器单元电路中的忆阻器和该列对应的位线连接；SL<1>、SL<2>……SL<m>分别表示第一行、第二行……第n行的源线，每一行的忆阻器单元电路中的晶体管的源极和该行对应的源线连接。根据基尔霍夫定律，通过设置忆阻器单元的状态(例如阻值)并且在字线与位线施加相应的字线信号与位线信号，上述忆阻器阵列可以并行地完成乘累加计算。
图1的忆阻器阵列中的忆阻器单元例如可以为1T1R结构或者2T2R结构，其中，1T1R结构的忆阻器单元包括一个晶体管和一个忆阻器，2T2R结构的忆阻器单元包括两个晶体管和两个忆阻器。
需要说明的是，本公开的实施例中采用的晶体管均可以为薄膜晶体管或场效应晶体管(例如MOS场效应晶体管)或其他特性相同的开关器件。这里采用的晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的。在本公开的实施例中，为了区分晶体管除栅极之外的两极(即源极和漏极)，直接描述了其中一极为第一极，而另一极为第二极。本公开的实施例对采用的晶体管的类型不作限定。
图2A为1T1R结构的忆阻器单元的示意图。如图2A所示，1T1R结构的忆阻器单元包括一个晶体管M1和一个忆阻器R1。
例如当晶体管M1采用N型晶体管时，其栅极和字线端WL连接，例如字线端WL输入高电平时晶体管M1导通；晶体管M1的第一极可以是源极并被配置为和源线端SL连接，例如晶体管M1可以通过源线端SL接收复位电压；晶体管M1的第二极可以是漏极并被配置为和忆阻器R1的第二极(例如负极)连接，忆阻器R1的第一极(例如正极)和位线端BL连接，例如忆阻器R1可以通过位线端BL接收置位电压。例如当晶体管M1采用P型晶体管时，其栅极和字线端WL连接，例如字线端WL输入低电平时晶体管M1导通；晶体管M1的第一极可以是漏极并被配置为和源线端SL连接，例如晶体管M1可以通过源线端SL接收复位电压；晶体管M1的第二极可以是源极并被配置为和忆阻器R1的第二极(例如负极)连接，忆阻器R1的第一极(例如正极)和位线端BL连接，例如忆阻器R1可以通过位线端BL接收置位电压。需要说明的是，阻变存储器结构还可以实现为其他结构，例如忆阻器R1的第二极与源线端SL连接的结构，本公开的实施例对此不作限制。
下面各实施例均以晶体管M1采用N型晶体管为例进行说明。
字线端WL的作用是对晶体管M1的栅极施加相应电压，从而控制晶体管M1导通或关闭。在对忆阻器R1进行操作时，例如进行置位操作或复位操作，均需要先开启晶体管M1，即需要通过字线端WL对晶体管M1的栅极施加导通电压。在晶体管M1导通后，例如，可以通过在源线端SL和位线端BL向忆阻器R1施加电压，以改变忆阻器R1的阻态。例如，可以通过位线端BL施加置位电压，以使得该忆阻器R1处于低阻态；又例如，可以通过源线端SL施加复位电压，以使得该忆阻器R1处于高阻态。例如，高阻态的电阻值为低阻态的电阻值100倍以上，例如1000倍以上。
需要说明的是，在本公开的实施例中，通过字线端WL和位线端BL同时施加电压，可以使得忆阻器R1的电阻值越来越小，即忆阻器R1从高阻态变为低阻态，将使得忆阻器R1从高阻态变为低阻态的操作称为置位操作；通过字线端WL和源线端SL同时施加电压，可以使得忆阻器R1的电阻值越来越大，即忆阻器R1从低阻态变为高阻态，将使得忆阻器R1从低阻态变为高阻态的操作称为复位操作。例如，忆阻器R1具有阈值电压，在输入电压幅度小于忆阻器R1的阈值电压时，不会改变忆阻R1的电阻值(或电导值)。在这种情况下，可以通过输入小于阈值电压的电压，利用忆阻器R1的电阻值(或电导值)进行计算；可以通过输入大于阈值电压的电压，改变忆阻器R1的电阻值(或电导值)。
图2B为2T2R结构的忆阻器单元的示意图。如图2B所示，2T2R结构的忆阻器单元包括两个晶体管M1和M2以及两个忆阻器R1和R2。下面以晶体管M1和M2均采用N型晶体管为例进行说明。
晶体管M1的栅极和字线端WL1相连，例如M1的字线端WL1输入高电平时晶体管M1导通，晶体管M2的栅极和字线端WL2相连，例如M2的字线端WL2输入高电平时晶体管M2导通；晶体管M1的第一极可以是源极并被配置为和源线端SL连接，例如晶体管M1可以通过源线端SL接收复位电压，晶体管M2的第一极可以是源极并被配置为和源线端SL连接，例如晶体管M2可以通过源线端SL接收复位电压，晶体管M1的第一极与晶体管M2的第一极相连，并一起连接至源线端SL。晶体管M1的第二极可以是漏极并被配置为和忆阻器R1的第二极(例如负极)连接，忆阻器R1的第一极(例如正极)和位线端BL1连接，例如忆阻器R1可以通过位线端BL1接收置位电压；晶体管M2的第二极可以是漏极并被配置为和忆阻器R2的第二极(例如负极)连接，忆阻器R2的第一极(例如正极)和位线端BL2连接，例如忆阻器R2可以通过位线端BL2接收置位电压。
需要说明的是，2T2R结构的忆阻器单元中的晶体管M1和M2也可以均采用P型晶体管，这里不再赘述。
连通域判断是图像处理和分析中的重要步骤，在字符识别，边缘检测，目标判断等领域都有广泛应用。对一幅二值化图像来说，它的像素点为黑色(一般为背景)或者白色(一般是目标物)。通常在一幅二值化图像中包含了多个连通区域，通过连通域标记方法可以检测每个像素点和多个相邻像素点之间的连通性。例如，对于四连通判断，多个像素点可以包括每个像素点的左侧、上侧、右侧、下侧的四个像素点；对于八连通判断，多个像素点可以包括每个像素点的左侧、上侧、右侧、下侧、左上侧、左下侧、右上侧、右下侧的八个像素点。
本公开的实施例采用二次遍历的连通域判断算法，例如对于八连通判断，图像连通域判断过程可以包括两次图像遍历，首先在第一次图像遍历过程中，需要对图像中某个像素点的左侧、上侧、右侧、下侧、左上侧、左下侧、右上侧、右下侧的八个相邻像素点判断连通情况并进行标记，从而得到某个像素点的像素标签；之后，在第二次遍历中，通过对连通区域内的像素标签进行等价判断，完成整个图像的连通域提取。
连通域判断的示意图如图3所示，左侧的二值化图像(1)为待处理图像，其中的“0”代表像素点的值为第一值(例如第一值为0且对应于二值化图像中的白色部分)，“1”代表像素点的值为第二值(例如第二值为1且对应于二值化图像中的黑色部分)；右侧的二值化图像(2)为图像连通区域判断后的连通域标记图像，其中“0”代表该像素点不属于任何连通域，“1”代表该像素点的连通域编号为1，“2”代表该像素点的连通域编号为2，“3”代表该像素点的连通域编号为3。将二值化图像(1)经过上述的二次遍历过程即可分割成3个分立的区域，并被标记为不同的连通域编号，如图3中的二值化图像(2)中的连通域编号“1”、“2”、“3”所示，以供后续的图像处理。
图4A为本公开至少一实施例提供的一种基于忆阻器阵列实现图像连通区域判断的方法的示意性流程图。
例如，如图4A所示，本公开实施例提供的基于忆阻器阵列实现图像连通区域判断的方法包括步骤S110至S140，并且，该忆阻器阵列包括阵列排布的多个忆阻器单元，例如该忆阻器阵列的结构示意图如图1(或后续将描述的图4B)所示，每个忆阻器单元可以为如图2A所示的1T1R结构或者如图2B所示的2T2R结构。
如图4A所示，在步骤S110，获取待处理图像。
例如，待处理图像为二值化图像，包括阵列排布的多个像素点，每个像素点的值为彼此不同的第一值和第二值中之一，例如，在下面描述的示例中，第一值为0且对应于白色，第二值为1且对应于黑色。该待处理图像可以通过多种方式获得，例如，之前预存的二值化图像，或者对当前获取的彩色或灰度图像进行二值化处理得到。
例如，本公开的实施例提出的基于忆阻器阵列实现图像连通区域判断的方法用于标记具有第二值的一个或多个像素点构成的一个或多个连通域。
在步骤S120，将待处理图像中的每个像素点的值映射至忆阻器阵列对应的忆阻器单元。
例如，可以将二值化图像的各个像素点的值以电导形式存储在忆阻器阵列中，利用忆阻器阵列的存算一体优势，高效、快速的实现图像形态学操作。
例如，忆阻器单元具有第一状态和第二状态，若待处理图像中的像素点的值为第一值(例如为0)，将忆阻器阵列中与该像素点对应位置的忆阻器单元设置为第一状态；若待处理图像中的像素点的值为第二值(例如为1)，将忆阻器阵列中与该像素点对应位置的忆阻器单元设置为第二状态。
例如，在一个示例中，忆阻器单元为1T1R结构，则像素点的值可以通过1T1R结构中的忆阻器单元的忆阻器的高阻态或者低阻态来表示像素点的值为第一值或者第二值。例如，在字线端WL施加开启信号，在位线端BL施加读取电压，同时将源线端SL施加例如参考电压(例如0V)，则可以获得经位线端至源线端且流经忆阻器的电流，通过电流的大小可以获得忆阻器中存储的电阻(即数值)，当忆阻器处于高阻态所得到的电流远小于忆阻器处于低阻态时的电流，甚至相对于忆阻器处于低阻态时的电流忽略不计(即可以作为0处理)。
在另一个示例中，忆阻器单元为2T2R结构，则像素点的值可以通过2T2R结构中的两个忆阻器R1和R2的阻值差值来表示，例如，阻值差值为低(例如为0)表示第一值，例如阻值差值为高表示第二值。
例如，在字线端WL施加开启信号，在位线端BL施加读取电压，同时将源线端SL施加例如参考电压(例如0V)，则可以获得从源线端到位线端且分别流经两个忆阻器的电流，通过电流的大小可以获得忆阻器中存储的电阻差值(即数值)，当忆阻器处于低电阻差值所得到的电流远小于忆阻器处于低阻态时的电流，甚至相对于忆阻器处于高阻态时的电流忽略不计(即可以作为0处理)。
更具体而言，若忆阻器阵列的忆阻器单元为1T1R结构，则忆阻器单元的第一状态对应于该忆阻器单元中的忆阻器处于高阻态，忆阻器单元的第二状态对应于该忆阻器单元中的忆阻器具有低阻态。例如，若忆阻器阵列的忆阻器单元为2T2R结构，如图2B所示，忆阻器单元的第二状态对应于该忆阻器单元中的忆阻器R1具有低阻态同时忆阻器R2具有高阻态，忆阻器单元的第一状态对应于该忆阻器单元中的忆阻器R1和忆阻器R2同时具有高阻态或者同时具有低阻态，当忆阻器单元中的忆阻器R1和忆阻器R2同时具有低阻态时，相比忆阻器单元中的忆阻器R1和忆阻器R2同时具有高阻态电路能耗较高。
在步骤S130，依次遍历待处理图像的所有像素点，且在遍历待处理图像的过程中，将每个被选择的像素点及与被选择的像素点在多个连通域检测方向上满足相邻关系的多个相邻像素点通过忆阻器阵列进行像素标签处理，以得到被选择的像素点的像素标签。
例如，若被选择像素点的值为第一值，则被选择的像素点的像素标签为S；若被选择像素点的值为第二值，且多个相邻像素点的值均为第一值，则被选择的像素点的像素标签为S+1；若被选择像素点的值为第二值，且多个相邻像素点中至少一个像素点的值为第二值，则被选择的像素点的像素标签为S+2，其中，S为自然数，例如S＝0。
例如，图像连通区域判断为四连通判断，多个连通域检测方向包括彼此垂直的第一连通域检测方向和第二连通域检测方向。例如，若第一值为0，第二值为1且S为0，则被选择像素点的像素标签与被选择像素点的值、两个相邻像素点的值的关系如表1所示。例如，若被选择像素点的值为0，则被选择像素点的像素标签为0；若被选择像素点的值为1，且第一连通域检测方向的像素点的值和第二连通域检测方向的像素点的值均为0，则被选择像素点的像素标签为1；若被选择像素点的值为1，且第一连通域检测方向的像素点的值及第二连通域检测方向的像素点的值中至少有一个为1，则被选择像素点的像素标签为2。
表1四连通判断时被选择像素点的像素标签判断表
Figure BDA0002733037110000141
例如，图像连通区域判断为八连通判断，多个连通域检测方向包括彼此垂直的第一连通域检测方向和第二连通域检测方向，以及与第一连通域检测方向和第二连通域检测方向例如呈45°的第三连通域检测方向(对角方向)。例如，若第一值为0，第二值为1且S为0，则被选择像素点的像素标签与被选择像素点的值、三个相邻像素点的值的关系如表2所示。例如，若被选择像素点的值为0，则被选择像素点的像素标签为0；若被选择像素点的值为1，且第一连通域检测方向的像素点的值、第二连通域检测方向的像素点的值以及第三连通域检测方向的像素点的值均为0，则被选择像素点的像素标签为1；若被选择像素点的值为1，且第一连通域检测方向的像素点的值、第二连通域检测方向的像素点的值以及第二连通域检测方向的像素点的值中至少有一个为1，则被选择像素点的像素标签为2。
表2八连通判断时被选择像素点的像素标签判断表
Figure BDA0002733037110000151
图4B为根据本公开至少一实施例提供的一种忆阻器阵列示意图。如图4B所示，忆阻器阵列包括阵列排布的多个忆阻器单元MR，且包括M行N列，也即每行有N个忆阻器单元，每列有M个忆阻器单元，例如每个忆阻器单元的结构可以为图2A所示的1T1R结构或者图2B所示的2T2R结构。对应地，该忆阻器阵列还包括M条字线、M条源线和N条位线，M条字线以及M条源线分别与M行对应，N条位线分别与N列对应，M和N为正整数；并且，多个忆阻器单元的每个在接收对应的字线所施加的开启信号被打开且在对应的位线上被施加读取电压而被读取。此外，如图所示，M条源线通过开关元件与检测模块(例如电流检测电路)连接，由该检测模块对对应的源线上的信号进行检测和比较，以得到对应的像素标签。并且，M条字线也通过开关元件与字线驱动电路连接。例如，对于一行忆阻器单元，与字线连接的开关元件以及与源线连接的开关元件受同一控制信号控制(如图所示VWLn)，由此进行对于该行的操作。
例如，基于图4B所示的忆阻器阵列执行步骤S130可以包括：在p个周期内读取p次被选择的像素点的值，并且在p个周期内还分别读取1次多个相邻像素点分别对应的多个值；将读取的p次被选择的像素点的值与分别读取1次的多个相邻像素点分别对应的多个值相加得到像素值之和，基于该像素值之和，得到被选择像素点的像素标签，例如，p为多个相邻像素点的数量之和再加1。
例如，若图像连通区域判断为四连通判断，多个相邻像素点为两个相邻像素点，也即p此时为3，则在连续三个周期中读取三次被选择的像素点的值，并且在连续三个周期中，选择任一个周期还同时读取在第一连通域检测方向上与被选择的像素点相邻的像素点的值，选择与该任一个周期不同的另一个周期还同时读取在所述第二连通域检测方向上与被选择的像素点相邻的像素点的值。
例如，若图像连通区域判断为八连通判断，多个相邻像素点为三个相邻像素点，也即p此时为4，则在连续四个周期中读取四次被选择的像素点的值，并且在连续四个周期中，选择任一个周期还同时读取在第一连通域检测方向、第二连通域检测方向述第三连通域检测方向上与被选择的像素点分别相邻的像素点的值。
例如，基于该像素值之和，得到被选择像素点的像素标签可以包括：将像素值之和与参考值进行比较，若像素值之和小于参考值，则被选择的像素点的像素标签为S；若像素值之和等于参考值，则被选择的像素点的像素标签为S+1；若像素值之和大于参考值，则被选择的像素点的像素标签为S+2，例如，参考值等于p。
例如，多个忆阻器单元的每个在接收对应的字线所施加的开启信号被打开且在对应的位线上被施加读取电压而被读取时，若忆阻器单元为第一状态，则在对应的源线上产生第一读取电流，若忆阻器单元为第二状态，则在对应的源线上产生第二读取电流，如图4C所示，基于图4B所示的忆阻器阵列执行步骤S130可以具体包括步骤S1301-S1303。
在步骤S1301，在连续p个周期内使得被选择像素点对应的忆阻器单元产生p次第一读取电流或第二读取电流，并且在连续p个周期内使得多个相邻像素点分别对应的忆阻器单元在p个周期内还分别产生1次第一读取电流或第二读取电流。
在步骤S1302，将被选择像素点对应的忆阻器单元产生的p次第一读取电流或第二读取电流与多个相邻像素点分别对应的忆阻器单元分别产生的1次第一读取电流或第二读取电流进行加和处理以得到总输出电流信号。
在步骤S1303，将总输出电流信号与参考电流信号进行比较，得到被选择像素点的像素标签。
例如，p为与被选择的像素点在多个连通域检测方向上满足相邻关系的多个像素点的数量之和再加1。例如，若连通域判断为四连通，则p可以为3，若连通域判断为八连通，则p可以为4。
例如，被选择的像素点对应的忆阻器单元所在的行为被选择行，多个相邻像素点分别对应的忆阻器单元位于该被选择行或与被选择行相邻的相邻行，在步骤S1301中，可以向被选择行以及相邻行的字线施加预设的连续脉冲信号以开启被选择行以及相邻行，同时，向被选择的像素点对应的忆阻器单元的位线，以及多个相邻像素点分别对应的忆阻器单元的位线施加预设的连续脉冲信号(例如，连续脉冲信号为幅值0.15V，脉宽50ns的多个脉冲信号)，以实现指定忆阻器单元的忆阻器的读操作，从而在p个周期内得到被选择像素点对应的忆阻器单元产生的p次第一读取电流或第二读取电流、以及多个相邻像素点分别对应的忆阻器单元在p个周期内还分别产生的1次第一读取电流或第二读取电流。例如，总输出电流信号为被选择行以及相邻行的源线上的输出电流信号之和。
例如，参考电流信号包括第一参考电流和第二参考电流，且第一参考电流不同于第二参考电流，步骤S1303可以包括：将总输出电流信号与第一参考电流进行比较，根据比较结果得到第一标签值；将总输出电流信号与第二参考电流进行比较，根据比较结果得到第二标签值；根据第一标签值和第二标签值，得到被选择像素点的像素标签。
例如，若总输出电流信号大于等于第一参考电流，则第一标签值为T+1，否则第一标签值为T，若总输出电流信号大于等第二参考电流，则第二标签值为T+1，否则第二标签值为T。根据第一标签值和第二标签值，得到被选择像素点的像素标签可以包括：若第一标签值和第二标签值均为T，则所述选择像素点的像素标签为S(S为自然数，例如S＝0)；若第一标签值为T，且第二标签值为T+1，则被选择像素点的像素标签为S+1；若第一标签值和第二标签值均为T+1，则被选择像素点的像素标签为S+2。
例如，第一参考电流对应于第二读取电流的(p+1)倍，第二参考电流对应于第二读取电流I的p倍。例如，第一读取电流为I0，第二读取电流为I1，在一些示例中，可以设置第一参考电流为[(p+1)*I1-ΔI]，第二参考电流为[p*I1-ΔI]，ΔI为电流偏移量，由于经过编程后的忆阻器阻值会在小范围波动，因而可以设置参考电流略小于理想状态下的参考电流，以得到更准确的结果。
例如，在至少一个示例中，图4B所示的检测模块包括积分器和比较器，将步骤S1302中的被选择像素点对应的忆阻器单元产生的p次读取电流以及多个相邻像素点分别对应的忆阻器单元分别产生的1次读取电流经过积分器后转换为对应的电压信号并进行累加，从而得到对应于总输出电流信号的输出电压信号，将第一参考电流及第二参考电流经过积分器转换为第一参考电压和第二参考电压，从而可以根据输出电压信号、第一参考电压和第二参考电压利用比较器获取对应的像素标签。例如，将总输出电流信号经积分器转换为对应的输出电压信号，将输出电压信号与第一参考电压进行比较，根据比较结果得到第一标签值，将输出电压信号与第二参考电压进行比较，根据比较结果得到第二标签值，进而根据第一标签值和第二标签值，得到被选择像素点的像素标签。
采用上述实施例的基于忆阻器阵列实现图像连通区域判断的方法通过将待处理图像映射至忆阻器阵列，利用忆阻器的存算一体化优势，快速、高效的完成图像连通区域判断算法的二次遍历中的第一次图像遍历，得到图像中每个像素点的像素标签。
例如，在本公开至少一实施例中，由于多个连通域检测方向限定多个相邻像素点位于被选择像素点所在的被选择行或者被选择像素点的相邻两行中的其中一行，且对于同一列像素点所施加的位线信号是相同的，则可以同时对忆阻器阵列中隔行同列的像素点同时进行步骤S130的像素标签处理，以同时分别得到隔行同列的像素点的像素标签，从而加快处理效率，降低处理延时。
例如，对忆阻器阵列的第s列忆阻器单元进行处理时，在第一组p个周期内，在每个周期中，可以同时将开启信号施加至忆阻器阵列中选择进行并行处理的奇数行的字线中(例如第一行、第三行、第五行等)，从而对第s列中这些选择的奇数行的像素点同时执行步骤S130，以同时得到上述像素点的像素标签；接着，在第二组p个周期内，在每个周期中，可以同时将开启信号施加至忆阻器阵列中选择进行并行处理的偶数行(例如第二行、第四行、第六行等)的字线中，从而对第s列中这些选择的偶数行的像素点同时执行步骤S130，以同时得到上述像素点的像素标签。需要说明的是，并行处理的像素点的数量可以根据需要设置，例如可以设置为2个、3个等，也即同时对两个像素点或三个像素点同时执行步骤S130，以同时得到这两个或三个像素点的像素标签，本公开对此不作限制。
图4D为本公开至少一实施例提供的并行执行像素标签处理的忆阻器阵列示意图。每个检测模块对应一个源线驱动电路，源线驱动电路被配置为对忆阻器阵列的M条源线的输出信号进行控制，例如，源线驱动电路包括控制开关，控制开关接收来自控制线(V控m，m为整数)控制信号以开启或截止指定行的忆阻器单元中的忆阻器。例如，图4D中示出了同时对两个像素点进行像素标签处理的忆阻器阵列结构，例如，当对忆阻器阵列中第i行以及第i+2行(例如，2≤i≤M-2)的同列像素点进行像素标签处理时，对于忆阻器阵列中第i行的像素点，将用于源线驱动电路的控制开关的开启信号施加至第i-1行和第i行的源线驱动电路，对其他行的源线驱动电路的控制开关施加截止信号，使得第i-1行和第i行的源线上的输出电流信号可以流入图4D中的检测模块1执行后续操作以得到对应像素点的像素标签；对于忆阻器阵列中第i+2行的像素点，将用于源线驱动电路的控制开关的开启信号施加至第i+1行和第i+2行的源线驱动电路，对其他行的的源线驱动电路的控制开关施加截止信号，使得第i+1行和第i+2行的源线上的输出电流可以流入检测模块2执行后续操作以得到对应像素点的像素标签，从而利用图4D所示的忆阻器阵列实现两个像素点的并行像素标签处理。
例如，在一些示例中，得到图像像素点的像素标签后，本公开提供的基于忆阻器阵列实现图像连通区域判断的方法还包括步骤S140：将待处理图像的所有像素点的像素标签，根据所有像素点在待处理图像中的位置进行排列，以得到像素标签矩阵；对像素标签矩阵进行连通域编号处理。
例如，如前所述，具有第一值(例如为0)的像素点对应的像素标签的值为S，独立且具有第二值(例如为1)的像素点对应的像素标签的值为S+1，连通且具有第二值的像素点对应的像素标签的值为S+2，连通域编号初始化为S+1，例如，S为自然数(例如S＝0)，则对像素标签矩阵进行连通域编号处理可以包括：遍历像素标签矩阵，若被选择的像素点的像素标签为S，则被选择的像素点对应的连通域编号为0；若被选择的像素点的像素标签为S+1，则被选择的像素点对应的连通域编号为连通域编号的当前值加1；若被选择的像素点的像素标签为S+2，则被选择的像素点对应的连通域编号为连通域编号的当前值。这里，编号“0”表示该像素点不属于任何一个连通域，在不造成误解的前提下，也可以使用其他编号用于区分不属于任何一个连通域的像素点，本公开对此不作限制。
例如，上述连通域编号处理为图像连通区域判断算法的二次遍历中的第二次遍历，也即通过对连通区域内的像素标签进行等价判断，完成整个图像的连通域提取。连通域编号处理可以采用任意处理器执行，例如，可以采用中央处理器或专用集成电路完成连通域编号处理，本公开的实施例对此不作限制。
例如，在一些示例中，需要被处理的初始图像尺寸较大(例如远大于所使用的忆阻器阵列的尺寸)，根据图像处理需求以及处理延时要求，可以对初始图像进行区域划分，将其划分为多个待处理图像，并对该多个待处理图像分别进行处理，例如，对多个待处理图像以串行或并行方式分别处理。例如，根据本公开至少一实施例，获取待处理图像可以包括对初始图像进行区域划分，以得到多个待处理图像，并且该基于忆阻器阵列实现图像连通区域判断的方法还包括将多个待处理图像的像素标签矩阵根据多个待处理图像在初始图像中的位置关系进行对应地拼接，以得到初始图像的像素标签矩阵，并且对初始图像的像素标签矩阵进行连通域编号处理。对初始图像的像素标签矩阵进行连通域编号处理的过程可以依据上述实施例提供的连通域编号处理方法，这里不再赘述。
在下面以一个具体的示例对本公开的上述部分实施例提供的方法进行非限制的描述。
图5A为本公开至少一实施例的初始图像的示意图，初始图像为完整图像，例如，对初始图像进行区域划分得到多个待处理图像，如图5A中每个黑色粗线框所示。
下面以图5B为例具体说明针对图5A所示的初始图像执行本公开提供的基于图4D所示的忆阻器阵列实现图像连通区域判断方法的实施例。
如图5B所示，获取初始图像之后，对初始图像进行图像区域划分，得到n个区域，即n个待处理图像(图中的示例为6个，本公开不限于具体示例)；然后，对于任一待处理图像，遍历该待处理图像，对每个被选择像素点进行像素标签处理以获取每个被选择像素点对应的像素标签；之后，将待处理图像的所有像素点的像素标签，根据所有像素点在待处理图像中的位置进行排列，以得到像素标签矩阵，对像素标签矩阵进行连通域编号处理，从而完成待处理图像的连通域提取。在该实施例中初始图像为二值图像，也可以是之前预存的图像，或者对彩色或灰度图像二值化得到。
例如，在该实施例的方法中，若图像的连通区域判断为四连通判断，则第一连通域检测方向为左侧，第二连通域检测方向为上侧；若图像的连通区域判断为八连通判断，则第一连通域检测方向为左侧，第二连通域检测方向为上侧，第三连通域检测方向为左上侧。
首先，如图5B所示，执行图像区域划分，以得到多个待处理图像，例如得到如图5C所示的具有10行10列像素点的待处理图像，具体过程如前所述，这里不再赘述。
接着，如图5B所示，将待处理图像映射至忆阻器阵列，具体方法如步骤S120所述，这里不再赘述。
接着，如图5B所示，遍历每个待处理图像，在遍历的过程中，可以从第一行到最后一行而每一行中从第一列到最后一列这样逐行逐列进行处理。在这里，例如，对于第一行中的像素点以及位于第一列中的像素点，由于不具有处理所需要的前一行像素点以及前一列像素点，则可以直接跳过而处理下一个像素点；或者，另一些示例中可以对待处理图像进行扩展，例如在第一行之前增加第0行的扩展像素点，在第一列之前增加第0列的扩展像素点，这些扩展像素点的取值均为第一值，由此对于第1行和第1列的像素点也可以直接适用上述处理流程。在上述顺序遍历的过程中，对于当前处理的被选择像素点，例如第i个被选择像素点，其对应于忆阻器阵列的第h+1行、第g+1列的忆阻器单元(即坐标为(h+1,g+1)的忆阻器单元),例如，h、g、i为正整数，h小于待处理图像的行数，g小于待处理图像的列数，i小于等于待处理图像的总像素点个数，向第h行以及第h+1行输入对应的字线信号，向第g列及第g+1列输入对应的位线信号，从而在连续p个周期内使得被选择像素点对应的忆阻器单元产生p次第一读取电流或第二读取电流，并且在连续p个周期内使得与被选择像素点在多个连通域检测方向上满足相邻关系的多个相邻像素点分别对应的忆阻器单元在p个周期内还分别产生1次第一读取电流或第二读取电流；将p个周期内被选择像素点对应的忆阻器单元及多个相邻像素点分别对应的忆阻器单元产生的上述第一读取电流或第二读取电流相加得到总输出电流信号，对总输出电流信号进行两次电流比较，从而得到第i个被选择像素点的像素标签。接下来，例如在上述逐行逐列处理的过程中，对下一个被选择像素点进行处理。
例如，针对四连通，p为3，则在第一个周期内输入第h行字线的字线信号VWLh和输入第h+1行字线的字线信号VWLh+1均为高电平，输入第g列位线的位线信号VBLg为低电平，输入第g+1列位线的位线信号VＢLg+１为高电平；在第二周期内，VWLh为低电平，VWLh+1为高电平，VBLg和VBLg+1均为高电平；在第三个周期内，VWLh为低电平，VWLh+1为高电平，VBLg为低电平，VBLg+1为高电平。
例如，针对八连通，p为4，则在第一个周期内输入第h行字线的字线信号VWLh和输入第h+1行字线的字线信号VWLh+1均为高电平，输入第g列位线的位线信号VBLg和输入第g+1列位线的位线信号均为高电平；在第二周期内，VWLh为低电平，VWLh+1为高电平，VBLg为低电平，VBLi+1均为高电平；在第三个周期内，VWLh为低电平，VWLh+1为高电平，VBLg为低电平，VBLg+1为高电平；在第四个周期内，VWLh为低电平，VWLh+1为高电平，VBLg为低电平，VBLg+1为高电平。
下面以被选择像素点为图5C所示的待处理图像的第二行、第二列的像素点为例，具体说明步骤S130的执行过程。
例如，图像连通区域判断为四连通，图5D为针对四连通判断的像素标签处理的过程示意图。
如图5D所示，将图5C所示的待处理图像映射至忆阻器阵列，若被选择像素点为图5C所示的待处理图像中第二行、第二列的像素点，也即对应于图5D所示的忆阻器阵列中第二行、第二列的忆阻器单元，则对于图5D中虚线框所示的区域，在三个周期(即图中连续的周期1至周期3)中分别向忆阻器阵列中第一行和第二行的字线输入如图5D所示的字线信号VWL1和VWL2，在该三个周期中分别向忆阻器阵列中第一列和第二列的位线输入如图5D所示的位线信号VBL1和VBL2，从而在该三个周期中得到第二行第二列的像素点对应的忆阻器单元产生的三个第一读取电流I0、第二行第一列的像素点对应的忆阻器单元产生的一个第二读取电流I1和第一行第二列的像素点对应的忆阻器单元产生的一个第二读取电流I1。
例如，在上述三个周期中，在对应检测模块1的源线驱动电路中，V控1和V控2中施加开启信号，使得忆阻器阵列中第一行和第二行的源线上的输出电流信号进入检测模块1，如果第一读取电流I0等于0(例如包括实际为0或相对于第二读取电流基本上为0)，则此时进入检测模块1的总输出电流信号Isum＝2*I1。在第一次电流比较中的第一参考电流为4*I1，由于总输出电流信号Isum小于第一参考电流，则第一标签值为0(例如，T为0)；在第二次电流比较中的第二参考电流为3*I1，由于总输出电流信号Isum小于第二参考电流，则第二标签值也为0，由于当第一标签值和第二标签值均为0时，被选择像素点的像素标签为0(例如S为0)，故第二行第二列的像素点对应的像素标签为0。
若同时对第四行、第二列的像素点执行上述步骤，则可以在这三个周期中还同时分别向忆阻器阵列中第三行和第四行的字线输入如图5D所示的字线信号VWL1和VWL2，从而得到第四行第二列的像素点对应的忆阻器单元产生的三个第二读取电流I1、第四行第一列的像素点对应的忆阻器单元产生的一个第二读取电流I1和第三行第二列的像素点对应的忆阻器单元产生的一个第二读取电流I1。
例如，对应检测模块2的源线驱动电路中，V控3和V控4中施加开启信号，使得忆阻器阵列中第三行和第四行的源线上的输出电流信号进入检测模块2，如果第一读取电流I0等于0(例如包括实际为0或相对于第二读取电流基本上为0)，则此时进入检测模块2的总输出电流信号Isum＝5*I1。在第一次电流比较中的第一参考电流为4*I1，由于总输出电流信号Isum大于第一参考电流，则第一标签值为1；在第二次电流比较中的第二参考电流为3*I1，由于总输出电流信号Isum大于第二参考电流，则第二标签值也为1，由于当第一标签值和第二标签值均为1时，被选择像素点的像素标签为2，故第四行第二列的像素点对应的像素标签为2。
表3示出了比较结果与被选择像素点的值和多个相邻像素点的值的关系，比较结果包括(0,0)、(0,1)和(1,1)三种情况(可以视为二进制数)，分别对应于像素标签0、1、和2。
表3四连通判断时被选择像素点、比较结果及像素标签映射表
Figure BDA0002733037110000241
获得图5C所示的待处理图像的所有像素点的像素标签之后，将待处理图像的所有像素点的像素标签，根据所有像素点在待处理图像中的位置进行排列，以得到像素标签矩阵(未示出)，之后对像素标签矩阵进行连通域编号处理，具体执行过程如前所述，这里不再赘述。
图5E所示为对图5C所示的待处理图像执行本公开实施例所提供的方法所获得的连通区域标记图像，可以看出，由于四连通判断每个被选择像素点与左侧相邻像素点和上侧相邻像素点的连通关系，因而将待处理图像划分成了5个连通域，如图5E所示，“0”代表该像素点不属于任何连通域，“1”至“5”代表该像素点的连通域编号。
例如，图像连通区域判断为八连通，图5F为针对八连通判断的像素标签处理的过程示意图。
如图5F所示，将图5C所示的待处理图像映射至忆阻器阵列，若被选择像素点为图5C所示的待处理图像中第二行、第二列的像素点，对应于图5F所示的忆阻器阵列中第二行、第二列的忆阻器单元，则对于图5F中虚线框所示的区域，在四个周期中(即图中连续的周期1至周期4)分别向忆阻器阵列中第一行和第二行的字线输入如图5F所示的字线信号VWL1和VWL2，在该四个周期中分别向忆阻器阵列中第一列和第二列的位线输入如图5F所示的位线信号VBL1和VBL2，从而分别得到第二行第二列的像素点对应的忆阻器单元产生的三个第一读取电流I0、第二行第一列的像素点对应的忆阻器单元产生的一个第二读取电流I1、第一行第一列的像素点对应的忆阻器单元产生的一个第二读取电流I1和第一行第二列的像素点对应的忆阻器单元产生的一个第二读取电流I1。
例如，对应检测模块1的源线驱动电路中，V控1和V控2中施加开启信号，使得忆阻器阵列中第一行和第二行的源线上的输出电流信号进入检测模块1，如果第一读取电流I0等于0(例如包括实际为0或相对于第二读取电流基本上为0)，则此时进入检测模块1的总输出电流信号Isum＝3*I1。在第一次电流比较中的第一参考电流为5*I1，由于总输出电流信号Isum小于第一参考电流，则第一标签值为0(例如，T为0)；在第二次电流比较中的第二参考电流为4*I1，由于总输出电流信号Isum小于第二参考电流，则第二标签值也为0，由于当第一标签值和第二标签值均为0时，被选择像素点的像素标签为0(例如S为0)，故第二行第二列的像素点对应的像素标签为0。
同样的，图5F所示的忆阻器阵列也可对隔行同列像素点并行处理，重复之处这里不再赘述。
表4示出了比较结果与被选择像素点的值和多个相邻像素点的值的关系，比较结果包括(0,0)、(0,1)和(1,1)三种情况，分别对应于像素标签0、1、和2。
表4八连通判断时被选择像素点、比较结果及像素标签映射表
Figure BDA0002733037110000251
获得图5C所示的待处理图像的所有像素点的像素标签之后，将待处理图像的所有像素点的像素标签，根据所有像素点在待处理图像中的位置进行排列，以得到像素标签矩阵，从而对像素标签矩阵进行连通域编号处理，具体执行过程如前所述，这里不再赘述。图5G所示为对图5C所示的待处理图像执行本公开所提供的方法所获得的连通区域标记图像，可以看出，由于八连通判断每个被选择像素点与左侧相邻像素点、上侧相邻像素点和左上侧相邻像素点的连通关系，因而将待处理图像划分成了4个连通域，如图5G所示，“0”代表该像素点不属于任何连通域，“1”至“4”代表该像素点的连通域编号。
本公开至少一实施例还提供一种电子装置，图6A为本公开至少一实施例提供的一种电子装置的示意性框图。
如图6A所示，电子装置800包括至少一个忆阻器阵列801以及控制器802，忆阻器阵列801被配置为执行像素标签处理以获取每个被选择像素点的像素标签，控制器802被配置为执行步骤S110至S140。例如，忆阻器阵列801和控制器802可以通过系统总线互相通信。
例如，忆阻器阵列801可以如图4B或图4D所示，该忆阻器阵列801包括阵列排布的多个忆阻器单元MR，且包括M行N列，也即每行有N个忆阻器单元，每列有M个忆阻器单元，每个忆阻器单元的结构可以为图2A所示的1T1R结构或者图2B所示的2T2R结构。该忆阻器阵列还包括M条字线、M条源线和N条位线，M条字线以及M条源线分别与M行对应，N条位线分别与N列对应，M和N为正整数。
例如，控制器802可以包括处理电路和存储器，该存储器用于非瞬时性地存储计算机可读指令，并且该存储器还可以存储处理所需的初始数据以及处理产生的数据(包括中间数据或最终数据)，例如，控制器执行存储器上所存储的程序而实现图像连通区域判断的方法的实现方式与前述实现图像连通区域判断的方法实施例部分所提及的实现方式相同，这里不再赘述。
例如，电子装置800还包括检测模块803；例如，检测模块803包括累加单元以及比较单元，累加单元配置为对忆阻器阵列的源线的输出电流信号进行采集和累加，以得到总输出电流信号；比较单元配置为比较总输出信号与第一参考电流和第二参考电流的大小关系。例如，如图5B所示，M条源线与检测模块803相连，由检测模块803对对应的源线上的信号进行检测、累加和比较，以得到对应的像素标签。
例如，如图6B所示的检测模块803的结构示意图，例如，累加单元可以为积分器，该积分器被配置为将忆阻器阵列的源线的输出电流信号转换为对应的电压信号并进行累加，以得到输出电压信号；比较单元包括选择器和比较器，选择器用于根据控制信号输出第一参考电流或第二参考电流通过积分器分别得到的对应的第一参考电压或第二参考电压，比较器用于比较输出电压信号与第一参考电压和第二参考电压的大小关系。
例如，如图6A示，电子装置800还可以进一步包括源线驱动电路805、字线驱动电路804以及位线驱动电路806。例如，字线驱动电路804被配置为对忆阻器阵列的M条字线分别施加控制信号。例如，位线驱动电路806被配置为对忆阻器阵列的N条位线施加输入信号。例如，源线驱动电路805被配置为对忆阻器阵列的M条源线的输出信号进行控制，例如，源线驱动电路805包括控制开关，且控制开关接收对应行的字线的控制信号以开启或截止，例如，对当对忆阻器阵列中第i行进行像素标签处理时，忆阻器阵列的第i行以及第i-1行的字线的控制信号同时施加至源线驱动电路中的控制开关，此时若忆阻器阵列的第i行及第i-1行的字线施加的控制信号为开启信号，则源线驱动电路中对应于第i行及第i-1行的控制开关开启，则第i行及第i-1行的源线上的输出电流可以流入检测模块803执行后续操作。
例如，电子装置800还可以进一步包括专用集成电路模块(未示出)用于执行步骤S140，此时，控制器802可以配置为执行步骤S110至S130，以得到每个被选择像素点的像素标签，进而通过专用集成电路模块执行步骤S140，完成整个图像的连通域提取。
此外，电子装置800还可包括输入接口和输出接口(未示出)，忆阻器阵列801、控制器802、输入接口和输出接口之间也可以通过系统总线互相通信。例如，输入接口被配置为从外部计算机设备、从用户等处接收指令以控制忆阻器阵列和控制器的运行等。例如，通过输入接口和输出接口与忆阻器阵列801、控制器802通信的外部设备可被包括在提供任何类型的用户可与之交互的用户界面的环境中。用户界面类型的示例包括图形用户界面、自然用户界面等。例如，图形用户界面可接受来自用户采用诸如键盘、鼠标、遥控器等之类的输入设备的输入，以及在诸如显示器之类的输出设备上提供输出。此外，自然用户界面可使得用户能够以无需受到诸如键盘、鼠标、遥控器等之类的输入设备强加的约束的方式来与并行加速装置交互。相对地，自然用户界面可依赖于语音识别、触摸和指示笔识别、屏幕上和屏幕附近的手势识别、空中手势、头部和眼睛跟踪、语音和语音、视觉、触摸、手势、以及机器智能等。
例如，电子装置800的运行过程可以参考上述基于忆阻器阵列实现图像连通区域判断的方法实施例中的相关描述，重复之处在此不再赘述。
对于本公开，还有以下几点需要说明：
(1)本公开实施例附图只涉及到与本公开实施例涉及到的结构，其他结构可参考通常设计。
(2)为了清晰起见，在用于描述本发明的实施例的附图中，层或结构的厚度和尺寸被放大。可以理解，当诸如层、膜、区域或基板之类的元件被称作位于另一元件“上”或“下”时，该元件可以“直接”位于另一元件“上”或“下”，或者可以存在中间元件。
(3)在不冲突的情况下，本公开的实施例及实施例中的特征可以相互组合以得到新的实施例。
以上所述仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种基于忆阻器阵列实现图像连通区域判断的方法，其中，所述忆阻器阵列包括阵列排布的多个忆阻器单元，所述方法包括：
获取待处理图像，其中，所述待处理图像为二值化图像，且包括阵列排布的多个像素点，每个像素点的值为彼此不同的第一值和第二值中之一；
将所述待处理图像中的每个像素点的值映射至所述忆阻器阵列对应的忆阻器单元；
依次遍历所述待处理图像的所有像素点，且在遍历所述待处理图像的过程中，将每个被选择的像素点及与所述被选择的像素点在多个连通域检测方向上满足相邻关系的多个相邻像素点通过所述忆阻器阵列进行像素标签处理，以得到所述被选择的像素点的像素标签，
其中，所述忆阻器阵列配置为可进行乘和运算，所述像素标签的不同取值对应于所述被选择的像素点的不同的连通特征。
2.根据权利要求1所述的方法，其中，所述方法用于标记具有所述第二值的一个或多个像素点构成的一个或多个连通域，
将每个被选择的像素点及与所述被选择的像素点在多个连通域检测方向上满足相邻关系的多个相邻像素点通过所述忆阻器阵列进行像素标签处理，以得到所述被选择的像素点的像素标签，包括:
响应于所述被选择像素点的值为所述第一值，所述被选择的像素点的像素标签为S；
响应于所述被选择像素点的值为所述第二值，且响应于所述多个相邻像素点的值均为所述第一值，所述被选择的像素点的像素标签为S+1；
响应于所述被选择像素点的值为所述第二值，且响应于所述多个相邻像素点中至少一个像素点的值为所述第二值，所述被选择的像素点的像素标签为S+2，
其中，S为自然数。
3.根据权利要求2所述的方法，其中，每个忆阻器单元具有第一状态或第二状态，
将所述待处理图像中的每个像素点的值映射至所述忆阻器阵列对应的忆阻器单元，包括：
响应于所述待处理图像中的每个像素点的值为所述第一值，将所述忆阻器阵列中与所述每个像素点对应位置的忆阻器单元设定为第一状态；
响应于所述待处理图像中的每个像素点的值为所述第二值，将所述忆阻器阵列中与所述每个像素点对应位置的忆阻器单元设定为第二状态，
所述第一状态不同于所述第二状态。
4.根据权利要求2或3所述的方法，其中，所述忆阻器阵列包括M行N列，所述忆阻器阵列还包括M条字线、M条源线和N条位线，所述M条字线以及所述M条源线分别与所述M行对应，所述N条位线分别与所述N列对应，M和N为正整数，
所述多个忆阻器单元的每个在接收对应的字线所施加的开启信号被打开且在对应的位线上被施加读取电压而被读取时，响应于所述第一状态，在对应的源线上产生第一读取电流，响应于所述第二状态，在对应的源线上产生第二读取电流，
将每个被选择的像素点及与所述被选择的像素点在多个连通域检测方向上满足相邻关系的多个相邻像素点输入所述忆阻器阵列中进行乘和运算，以得到所述被选择的像素点的像素标签，包括：
在连续p个周期内使得所述被选择像素点对应的忆阻器单元产生p次第一读取电流或第二读取电流，并且在所述连续p个周期内使得所述多个相邻像素点分别对应的忆阻器单元在所述p个周期内还分别产生1次第一读取电流或第二读取电流，
将所述被选择像素点对应的忆阻器单元产生的p次第一读取电流或第二读取电流与所述多个相邻像素点分别对应的忆阻器单元分别产生的1次第一读取电流或第二读取电流进行加和处理以得到总输出电流信号，
将所述总输出电流信号与参考电流信号进行比较，得到所述被选择像素点的像素标签，
其中，p为与所述被选择的像素点在多个连通域检测方向上满足相邻关系的多个像素点的数量之和再加1。
5.根据权利要求4所述的方法，其中，所述参考电流信号包括第一参考电流和第二参考电流，所述第一参考电流不同于所述第二参考电流，
将所述总输出电流信号与参考电流信号进行比较，得到所述被选择像素点的像素标签，包括：
将所述总输出电流信号与所述第一参考电流进行比较，根据比较结果得到第一标签值；
将所述总输出电流信号与所述第二参考电流进行比较，根据比较结果得到第二标签值；
根据所述第一标签值和所述第二标签值，得到所述被选择像素点的像素标签。
6.根据权利要求5所述的方法，其中，响应于所述总输出电流信号大于等于所述第一参考电流，所述第一标签值为T+1，否则所述第一标签值为T，
响应于所述总输出电流信号大于等于所述第二参考电流，所述第二标签值为T+1，否则所述第二标签值为T；
响应于所述第一标签值和所述第二标签值均为T，则所述被选择像素点的像素标签为S，
响应于所述第一标签值为T，且所述第二标签值为T+1，则所述被选择像素点的像素标签为S+1；
响应于所述第一标签值和所述第二标签值均为T+1，则所述被选择像素点的像素标签为S+2。
7.根据权利要求6所述的方法，其中，所述第一参考电流对应于所述第二读取电流的(p+1)倍，所述第二参考电流对应于所述第二读取电流的p倍。
8.根据权利要求1-3任一项所述的方法，其中，同时对所述忆阻器阵列中的隔行同列的像素点进行所述像素标签处理，以同时分别得到所述隔行同列的像素点的像素标签。
9.一种电子装置，包括：
忆阻器阵列；
控制器，其中，所述控制器配置为：
获取待处理图像，其中，所述待处理图像为二值化图像，且包括阵列排布的多个相邻像素点，每个像素点的值为彼此不同的第一值和第二值中之一；
将所述待处理图像中的每个像素点的值映射至所述忆阻器阵列对应的忆阻器单元；
依次遍历所述待处理图像的所有像素点，且在遍历所述待处理图像的过程中，将每个被选择的像素点及与所述被选择的像素点在多个连通域检测方向上满足相邻关系的多个相邻像素点通过所述忆阻器阵列进行像素标签处理，以得到所述被选择的像素点的像素标签，其中，所述忆阻器阵列配置为可进行乘和运算，所述像素标签的不同取值对应于所述被选择的像素点的不同的连通特征。
10.根据权利要求9所述的电子装置，还包括检测模块，其中，所述检测模块包括累加单元以及比较单元；
所述累加单元配置为对所述忆阻器阵列的源线的输出电流信号进行采集和累加，以得到总输出电流信号；
所述比较单元配置为比较所述总输出信号与参考电流信号的大小关系。
CN202011124134.6A 2020-10-20 2020-10-20 基于忆阻器阵列实现图像连通区域判断的方法及电子装置 Active CN112215855B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202011124134.6A CN112215855B (zh) 2020-10-20 2020-10-20 基于忆阻器阵列实现图像连通区域判断的方法及电子装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011124134.6A CN112215855B (zh) 2020-10-20 2020-10-20 基于忆阻器阵列实现图像连通区域判断的方法及电子装置

Publications (2)

Publication Number Publication Date
CN112215855A true CN112215855A (zh) 2021-01-12
CN112215855B CN112215855B (zh) 2024-04-12

Family

ID=74056032

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011124134.6A Active CN112215855B (zh) 2020-10-20 2020-10-20 基于忆阻器阵列实现图像连通区域判断的方法及电子装置

Country Status (1)

Country Link
CN (1) CN112215855B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116805370A (zh) * 2022-03-15 2023-09-26 清华大学 图像识别方法、装置及相关设备
CN117157990A (zh) * 2021-04-12 2023-12-01 特忆智能科技 基于忆阻器的人工智能像素传感器

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108712621A (zh) * 2018-06-29 2018-10-26 华中科技大学 一种基于忆阻和cmos的运动目标检测电路
US20190236445A1 (en) * 2016-07-07 2019-08-01 Arm Limited Artificial neural network
CN110807519A (zh) * 2019-11-07 2020-02-18 清华大学 基于忆阻器的神经网络的并行加速方法及处理器、装置
CN111553415A (zh) * 2020-04-28 2020-08-18 哈尔滨理工大学 一种基于忆阻器的esn神经网络图像分类处理方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190236445A1 (en) * 2016-07-07 2019-08-01 Arm Limited Artificial neural network
CN108712621A (zh) * 2018-06-29 2018-10-26 华中科技大学 一种基于忆阻和cmos的运动目标检测电路
CN110807519A (zh) * 2019-11-07 2020-02-18 清华大学 基于忆阻器的神经网络的并行加速方法及处理器、装置
CN111553415A (zh) * 2020-04-28 2020-08-18 哈尔滨理工大学 一种基于忆阻器的esn神经网络图像分类处理方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
ZHENGWU LIU等: "Neural Spike Detection Based on 1T1R Memristor", 《2020 CHINA SEMICONDUCTOR TECHNOLOGY INTERNATIONAL CONFERENCE (CSTIC)》, 17 July 2020 (2020-07-17), pages 1 - 3 *
耿一文 等: "容忍忆阻器非理想特性的深层神经网络算法研究", 微纳电子与智能制造, vol. 01, no. 04, 31 December 2019 (2019-12-31), pages 51 - 57 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117157990A (zh) * 2021-04-12 2023-12-01 特忆智能科技 基于忆阻器的人工智能像素传感器
CN116805370A (zh) * 2022-03-15 2023-09-26 清华大学 图像识别方法、装置及相关设备

Also Published As

Publication number Publication date
CN112215855B (zh) 2024-04-12

Similar Documents

Publication Publication Date Title
CN110807519B (zh) 基于忆阻器的神经网络的并行加速方法及处理器、装置
TWI661428B (zh) 神經形態權重單元及其形成的方法以及人工神經網路
CN112150343B (zh) 基于忆阻器阵列实现二值形态学操作的方法及电子装置
US11416744B2 (en) Max pooling processor based on 1T1R memory
CN112215855B (zh) 基于忆阻器阵列实现图像连通区域判断的方法及电子装置
US11989644B2 (en) Three-dimensional convolution operation device and method based on three-dimensional phase change memory
CN113643175B (zh) 数据处理方法及电子装置
US20170061278A1 (en) Synapse and neuromorphic device including the same
CN111950569B (zh) 基于忆阻器阵列实现图像连通区域标记的方法、电子装置
JP2020035502A (ja) 半導体集積回路
CN110569962A (zh) 一种基于1t1r存储器阵列的卷积计算加速器及其操作方法
CN108712621B (zh) 一种基于忆阻和cmos的运动目标检测电路
Zhang et al. Local regression ranking for saliency detection
WO2016122525A1 (en) Hamming distance computation
Messaris et al. Multi-tasking and memcomputing with memristor cellular nonlinear networks
CN108154226B (zh) 一种使用模拟计算的神经网络芯片
Alyammahi et al. A hardware accelerator for real-time extraction of the linear-time MSER algorithm
CN111797438A (zh) 物理不可克隆函数的实现方法及实现装置
CN114020239A (zh) 数据处理方法及电子装置
KR20210061903A (ko) 비휘발성 메모리 소자 및 이의 동작 방법
CN114863976B (zh) 用于忆阻器阵列的符号参数的映射方法和映射装置
EP4310791A1 (en) Training a perception neural network for driving applications
Kim et al. In‐Depth Analysis of One Selector–One Resistor Crossbar Array for Its Writing and Reading Operations for Hardware Neural Network with Finite Wire Resistance
US20240037394A1 (en) System and method for neural network multiple task adaptation
Chen et al. EBANet: Efficient Boundary-Aware Network for RGB-D Semantic Segmentation

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant