CN112180788B - 动态关联脉络的控制平台架构设计方法、存储介质及设备 - Google Patents

动态关联脉络的控制平台架构设计方法、存储介质及设备 Download PDF

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CN112180788B CN202011043623.9A CN202011043623A CN112180788B CN 112180788 B CN112180788 B CN 112180788B CN 202011043623 A CN202011043623 A CN 202011043623A CN 112180788 B CN112180788 B CN 112180788B
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Abstract

本发明公开了一种动态关联脉络的控制平台架构设计方法、存储介质及设备，构造一个基于动态关联脉络的控制平台架构；简化动态关联脉络控制平台架构；设计采用软件编程方式定义硬件具体架构；通过软件方式设置任务定义硬件架构预置模型，在任务定义硬件架构预置模型中预装载四种典型的关联脉络模型，控制平台架构通过感知任务类型，通过中间件编程模型动态优化，配置网络参数，确定选用与当前任务匹配模型；确定任务定义硬件架构预置模型，在使用过程中发生故障时，任务通过光通讯矩阵开关迁移至另一个光通讯矩阵开关，继续不间断执行控制任务。本发明打破了传统固定不变的嵌入式体系架构，硬件架构通过软件定义的方式灵活适配各种应用。

Description

动态关联脉络的控制平台架构设计方法、存储介质及设备
技术领域
本发明属于航天电子系统技术领域，具体涉及一种动态关联脉络的控制平台架构设计方法、存储介质及设备。
背景技术
控制平台是航天电子系统的核心，用于航天器飞行过程数据处理并实施实时、高可靠飞行控制。特别为了适应飞行器远程目标指示、任务规划、组网建链、预定航路飞行、目标综合分析、自主导航飞行等，多类型随机任务复杂处理以及高可靠性运行的要求。传统控制平台已无法适应各种类型随机状态控制计算的需求。主要面临的难点如下：
第一，系统体系结构大都采用的是集中式控制策略，在物理上既有采用集中式的结构也有采用分布式的结构；机型可分为单处理器嵌入式计算机和多处理器嵌入式计算机。不具备动态重构、数据信号综合处理等功能。
第二，系统内部各处理器存储分配固定；共享总线系统结构为紧耦合的互连形式，由于没有通信口，处理器之间交换数据必须通过各自分别的挂接的存储器，其处理效率随着处理器数目的增多和下降。
第三，分布式总线结构下，嵌入式计算机根据功能的不同分为多个相对独立的分处理机，而不是在整机内部根据任务特性和分配资源实现多任务综合分布式处理，这些分处理机有各自独立的软硬件，分处理机资源基本未能复用。
发明内容
本发明所要解决的技术问题在于针对上述现有技术中的不足，提供一种动态关联脉络的控制平台架构设计方法、存储介质及设备，能够动态的变换处理、存储、接口互联关系，形成动态可变的控制系统体系架构；支持随机任务常态化，对运行关键任务的处理器及时保证存储的支持，保持高效持续、高可靠控制计算。
本发明采用以下技术方案：
一种动态关联脉络的控制平台架构设计方法，包括以下步骤：
S1、构造一个基于动态关联脉络的控制平台架构，包括处理器资源、存储器资源和接口资源，将计算、存储、通讯硬件资源池化；
S2、简化步骤S1的动态关联脉络控制平台架构，采用三个互相连接的光通讯多通道矩阵网络链条作为交互核心，处理器资源、存储资源和接口资源均挂在三个光通讯多通道矩阵网络链条上；
S3、设计采用软件编程方式定义硬件具体架构，在光通讯多通道矩阵开关中利用逻辑编程的方式，驱动光通讯多通道矩阵开光上的处理器、存储器以及接口的连接关系，确定控制平台的基本架构；软件设计采用并行化编程模型，通过对包括数据访问传输操作在内的数据系统硬件架构和行为特性的抽象，在软件编程的层面实现和控制数据或任务的并行化；
S4、步骤S3完成后，通过软件方式设置任务定义硬件架构预置模型，在任务定义硬件架构预置模型中预装载四种典型的关联脉络模型，控制平台架构通过感知任务类型，通过中间件编程模型动态优化，配置网络参数，确定选用与当前任务匹配模型；
S5、确定步骤S4任务定义硬件架构预置模型，在使用过程中发生故障时，任务通过光通讯矩阵开关迁移至另一个光通讯矩阵开关，，继续不间断执行控制任务。
具体的，步骤S1中，处理器资源池包括弹上典型的处理器类型，异构多核处理器、专用单核处理器、神经网络处理器、GPU，支持类脑芯片及协处理器；存储器资源池包括DDR、SDRAM、SPIFlsah、NandFlash和NorFlash；接口资源池包括SRIO、PCIE、1553B以及RS422接口电路。
具体的，步骤S2中，由三个同构可互相通讯的光通讯矩阵开关作为架构的定义和交换核心，将处理器资源、存储器资源及接口资源都接入光通讯矩阵开关上；
挂接在光通讯矩阵开关上的处理器包括异构多核处理器、专用单核处理器、神经网络处理器、GPU、支持类脑芯片及协处理器；
挂接在光通讯矩阵开光上的存储器包括DDR、SDRAM、SPIFlash、NandFlash以及NorFlash；
挂接在光通讯矩阵开关上接口资源包括SRIO、PCIE、1553B以及RS422接口电路；
设异构多核处理器为Nn1，n1>＝0，表示资源池中异构多处理器个数；
专用单核处理器为Nn2、n2>＝0，表示资源池中专用单核处理器个数；
神经网络处理器为Nn3、n3>＝0，表示资源池中神经网络处理器个数；
GPU为Nn4、n4>＝0，表示资源池中GPU处理器个数；
类脑芯片为Nn5、n5>＝0，表示资源池中类脑芯片个数；
协处理器为Nn6，n6>＝0，表示资源池中协处理器的个数；
得到处理器资源向量为N＝[N1,N2,…,NP]，其中，p为处理器资源个数，p＝n1+n2+n3+n4+n5+n6；
资源池中同类型的处理器用Nnd、Nnd`、Nnd``，以此类推，d＝1,2,3,4,5,6；
设DDR为Mm1，m1>＝0，表示资源池中DDR的个数；SDRAM为Mm2，m2>＝0、表示资源池中SDRAM的个数；SPIFlash为Mm3，m3>＝0，表示资源池中SPIFlash的个数；
NandFlash为Mm4，m4>＝0，表示资源池中NandFlash的个数；
NorFlash为Mm5，m5>＝0，表示资源池中NorFlash的个数；
得到存储器资源向量M＝[M1,M2,…,Mq]，其中q为存储器资源个数，q＝m1+m2+m3+m4+m5；
资源池中同类型的存储器用Mmh、Mmh`、Mmh``，h＝1,2,3,4,5；
设SRIO为Ss1，s1>＝0，表示资源池中SRIO接口的个数；
PCIE为Ss2，s2>＝0，表示资源池中PCIE接口的个数；
1553B为Ss3、s3>＝0，表示资源池中1553B接口的个数；
RS422为Ss4，s4>＝0，表示资源池中RS422接口的个数；
得到接口资源向量S＝[S1,S2,…,Sr]，其中r为接口资源个数，r＝s1+s2+s3+s4；通过三个矩阵开关的软件逻辑定义网络的具体架构；资源池中同类型的接口用Ssi、Ssi`、Ssi``，i＝1,2,3,4。
具体的，步骤S3中，采用支撑软件编程方式确定三个光通讯矩阵开关上的具体硬件架构；光电矩阵开关上编程向量对于处理器、存储器、以及接口进行选取确定；
设A1＝[a1n1,a1n2，a1n3,a1n4，a1n5,a1n6]，为第一个光通讯矩阵开关对于处理器资源架构确定编程选择权值向量，a1n1向量是对于异构多核处理器的选择权值向量、a1n2向量是对于专用单核处理器的选择权值向量、a1n3向量是对于神经网络处理器的选择权值向量、a1n4向量是对于GPU的选择权值向量、a1n5向量是对于类脑芯片的选择权值向量、a1n6向量是对于协处理器的选择权值向量；
a1n1向量的长度为n1>＝0，n1是资源池中异构多核处理器个数；a1n1向量中元素非1即0，1表示选择该异构多核处理器，0表示拒绝选择该异构多核处理器；
a1n2向量的长度为n2>＝0，n2是资源池中专用单核处理器个数；a1n2向量中元素非1即0，1表示选择该专用单核处理器，0表示拒绝选择该专用单核处理器；
a1n3向量的长度为n3>＝0，n3是资源池中神经网络处理器个数；a1n3向量中元素非1即0，1表示选择该神经网络处理器，0表示拒绝选择该神经网络处理器；
a1n4向量的长度为n4>＝0，n4是资源池中GPU个数；a1n4向量中元素非1即0，1表示选择该GPU，0表示拒绝选择该GPU；
a1n5向量的长度为n5>＝0，n5是资源池中类脑芯片个数；a1n5向量中元素非1即0，1表示选择该类脑芯片，0表示拒绝选择该类脑芯片；
a1n6向量的长度为n6>＝0，n6是资源池中协处理器个数；a1n6向量中元素非1即0，1表示选择该协处理器，0表示拒绝选择该协处理器；
设B1＝[b1m1,b1m2，b1m3,b1m4，b1m5]，为第一个光通讯矩阵开关对于存储器资源架构确定编程选择权值向量，其中b1m1向量是对于DDR存储器的选择权值向量、b1m2向量是对于SDRAM存储器的选择权值向量、b1m3向量是对于SPIFlash的选择权值向量、b1m4向量是对于NandFlash的选择权值向量、b1m5向量是对于NorFlash的选择权值向量；
b1m1向量的长度为m1>＝0，m1是资源池中DDR存储器个数；b1m1向量中元素非1即0，1表示选择该DDR存储器，0表示拒绝选择该DDR存储器；
b1m2向量的长度为m2>＝0，m2是资源池中SDRAM存储器个数；b1m2向量中元素非1即0，1表示选择该SDRAM存储器，0表示拒绝选择该SDRAM存储器；
b1m3向量的长度为m3>＝0，m3是资源池中SPIFlash存储器个数；b1m3向量中元素非1即0，1表示选择该SPIFlash存储器，0表示拒绝选择该SPIFlash存储器；
b1m4向量的长度为m4>＝0，m4是资源池中NandFlash存储器个数；b1m4向量中元素非1即0，1表示选择该NandFlash存储器，0表示拒绝选择该NandFlash存储器；
b1m5向量的长度为m5>＝0，m5是资源池中NorFlash存储器个数；b1m5向量中元素非1即0，1表示选择该NorFlash存储器，0表示拒绝选择该NorFlash存储器；
设C1＝[c1s1,c1s2，c1s3,c1s4]，为第一个光通讯矩阵开关对于接口资源架构确定编程选择权值向量，其中c1s1向量是对于SRIO高速接口的选择权值向量、c1s2向量是对于PCIE高速接口的选择权值向量、c1s3向量是对于1553总线接口的选择权值向量、c1s4向量是对于RS422总线接口的选择权值向量；
c1s1向量的长度为s1>＝0，s1是资源池中SRIO高速接口个数；c1s1向量中元素非1即0，1表示选择该SRIO接口，0表示拒绝选择该SRIO接口；
c1s2向量的长度为s2>＝0，s2是资源池中PCIE接口个数；c1s2向量中元素非1即0，1表示选择该PCIE高速接口，0表示拒绝选择该PCIE高速接口；
c1s3向量的长度为s3>＝0，s3是资源池中1553接口个数；c1s3向量中元素非1即0，1表示选择该1553接口，0表示拒绝选择该1553接口；
c1s4向量的长度为s4>＝0，s4是资源池中RS422接口个数；c1s4向量中元素非1即0，1表示选择该RS422接口，0表示拒绝选择该RS422接口；
设A2＝[a2n1,a2n2，a2n3,a2n4，a2n5,a2n6]，为第二个光通讯矩阵开关对于处理器资源架构确定编程选择权值向量，其中a2n1向量是对于异构多核处理器的选择权值向量、a2n2向量是对于专用单核处理器的选择权值向量、a2n3向量是对于神经网络处理器的选择权值向量、a2n4向量是对于GPU的选择权值向量、a2n5向量是对于类脑芯片的选择权值向量、a2n6向量是对于协处理器的选择权值向量；
a2n1向量的长度为n1>＝0，n1是资源池中异构多核处理器个数；a2n1向量中元素非1即0，1表示选择该异构多核处理器，0表示拒绝选择该异构多核处理器；
a2n2向量的长度为n2>＝0，n2是资源池中专用单核处理器个数；a2n2向量中元素非1即0，1表示选择该专用单核处理器，0表示拒绝选择该专用单核处理器；
a2n3向量的长度为n3>＝0，n3是资源池中神经网络处理器个数；a2n3向量中元素非1即0，1表示选择该神经网络处理器，0表示拒绝选择该神经网络处理器；
a2n4向量的长度为n4>＝0，n4是资源池中GPU个数；a2n4向量中元素非1即0，1表示选择该GPU，0表示拒绝选择该GPU；
a2n5向量的长度为n5>＝0，n5是资源池中类脑芯片个数；a2n5向量中元素非1即0，1表示选择该类脑芯片，0表示拒绝选择该类脑芯片；
a2n6向量的长度为n6>＝0，n6是资源池中协处理器个数；a2n6向量中元素非1即0，1表示选择该协处理器，0表示拒绝选择该协处理器；
设B2＝[b2m1,b2m2，b2m3,b2m4，b2m5]，为第二个光通讯矩阵开关对于存储器资源架构确定编程选择权值向量，其中b2m1向量是对于DDR存储器的选择权值向量、b2m2向量是对于SDRAM存储器的选择权值向量、b2m3向量是对于SPIFlash的选择权值向量、b2m4向量是对于NandFlash的选择权值向量、b2m5向量是对于NorFlash的选择权值向量；
b2m1向量的长度为m1>＝0，m1是资源池中DDR存储器个数；b2m1向量中元素非1即0，1表示选择该DDR存储器，0表示拒绝选择该DDR存储器；
b2m2向量的长度为m2>＝0，m2是资源池中SDRAM存储器个数；b2m2向量中元素非1即0，1表示选择该SDRAM存储器，0表示拒绝选择该SDRAM存储器；
b2m3向量的长度为m3>＝0，m3是资源池中SPIFlash存储器个数；b2m3向量中元素非1即0，1表示选择该SPIFlash存储器，0表示拒绝选择该SPIFlash存储器；
b2m4向量的长度为m4>＝0，m4是资源池中NandFlash存储器个数；b2m4向量中元素非1即0，1表示选择该NandFlash存储器，0表示拒绝选择该NandFlash存储器；
b2m5向量的长度为m5>＝0，m5是资源池中NorFlash存储器个数；b2m5向量中元素非1即0，1表示选择该NorFlash存储器，0表示拒绝选择该NorFlash存储器；
设C2＝[c2s1,c2s2，c2s3,c2s4]，为第二个光通讯矩阵开关对于接口资源架构确定编程选择权值向量，其中c2s1向量是对于SRIO高速接口的选择权值向量、c2s2向量是对于PCIE高速接口的选择权值向量、c2s3向量是对于1553接口的选择权值向量、c2s4向量是对于RS422接口的选择权值向量；
c2s1向量的长度为s1>＝0，s1是资源池中SRIO接口个数；c2s1向量中元素非1即0，1表示选择该SRIO高速接口，0表示拒绝选择该SRIO该高速接口；
c2s2向量的长度为s2>＝0，s2是资源池中PCIE高速接口个数；c2s2向量中元素非1即0，1表示选择该PCIE高速接口，0表示拒绝选择该PCIE高速接口；
c2s3向量的长度为s3>＝0，s3是资源池中1553接口个数；c2s3向量中元素非1即0，1表示选择该1553接口，0表示拒绝选择该1553接口；
c2s4向量的长度为s4>＝0，s4是资源池中RS422接口个数；c2s4向量中元素非1即0，1表示选择该RS422接口，0表示拒绝选择该RS422接口；
设A3＝[a3n1,a3n2，a3n3,a3n4，a3n5,a3n6]，为第三个光通讯矩阵开关对于处理器资源架构确定编程选择权值向量，其中a3n1向量是对于异构多核处理器的选择权值向量、a3n2向量是对于专用单核处理器的选择权值向量、a3n3向量是对于神经网络处理器的选择权值向量、a3n4向量是对于GPU的选择权值向量、a3n5向量是对于类脑芯片的选择权值向量、a3n6向量是对于协处理器的选择权值向量；
a3n1向量的长度为n1>＝0，n1是资源池中异构多核处理器个数；a3n1向量中元素非1即0，1表示选择该异构多核处理器，0表示拒绝选择该异构多核处理器；
a3n2向量的长度为n2>＝0，n2是资源池中专用单核处理器个数；a3n2向量中元素非1即0，1表示选择该专用单核处理器，0表示拒绝选择该专用单核处理器；
a3n3向量的长度为n3>＝0，n3是资源池中神经网络处理器个数；a3n3向量中元素非1即0，1表示选择该神经网络处理器，0表示拒绝选择该神经网络处理器；
a3n4向量的长度为n4>＝0，n4是资源池中GPU个数；a3n4向量中元素非1即0，1表示选择该GPU，0表示拒绝选择该GPU；
a3n5向量的长度为n5>＝0，n5是资源池中类脑芯片个数；a3n5向量中元素非1即0，1表示选择该类脑芯片，0表示拒绝选择该类脑芯片；
a3n6向量的长度为n6>＝0，n6是资源池中协处理器个数；a3n6向量中元素非1即0，1表示选择该协处理器，0表示拒绝选择该协处理器；
设B3＝[b3m1,b3m2，b3m3,b3m4，b3m5]，为第三个光通讯矩阵开关对于存储器资源架构确定编程选择权值向量，其中b3m1向量是对于DDR存储器的选择权值向量、b3m2向量是对于SDRAM存储器的选择权值向量、b3m3向量是对于SPIFlash的选择权值向量、b3m4向量是对于NandFlash的选择权值向量、b3m5向量是对于NorFlash的选择权值向量；
b3m1向量的长度为m1>＝0，m1是资源池中DDR存储器个数；b3m1向量中元素非1即0，1表示选择该DDR存储器，0表示拒绝选择该DDR存储器；
b3m2向量的长度为m2>＝0，m2是资源池中SDRAM存储器个数；b3m2向量中元素非1即0，1表示选择该SDRAM存储器，0表示拒绝选择该SDRAM存储器；
b3m3向量的长度为m3>＝0，m3是资源池中SPIFlash存储器个数；b3m3向量中元素非1即0，1表示选择该SPIFlash存储器，0表示拒绝选择该SPIFlash存储器；
b3m4向量的长度为m4>＝0，m4是资源池中NandFlash存储器个数；b3m4向量中元素非1即0，1表示选择该NandFlash存储器，0表示拒绝选择该NandFlash存储器；
b3m5向量的长度为m5>＝0，m5是资源池中NorFlash存储器个数；b3m5向量中元素非1即0，1表示选择该NorFlash存储器，0表示拒绝选择该NorFlash存储器；
设C3＝[c3s1,c3s2，c3s3,c3s4]，为第三个光通讯矩阵开关对于接口资源架构确定编程选择权值向量，其中c3s1向量是对于SRIO高速接口的选择权值向量、c3s2向量是对于PCIE高速接口的选择权值向量、c3s3向量是对于1553接口的选择权值向量、c3s4向量是对于RS422接口的选择权值向量；
c3s1向量的长度为s1>＝0，s1是资源池中SRIO高速接口个数；c3s1向量中元素非1即0，1表示选择该SRIO高速接口，0表示拒绝选择该SRIO高速接口；
c3s2向量的长度为s2>＝0，s2是资源池中PCIE高速接口个数；c3s2向量中元素非1即0，1表示选择该PCIE高速接口，0表示拒绝选择该PCIE高速接口；
c3s3向量的长度为s3>＝0，s3是资源池中1553接口个数；c3s3向量中元素非1即0，1表示选择该1553接口，0表示拒绝选择该1553接口；
c3s4向量的长度为s4>＝0，s4是资源池中RS422接口个数；c3s4向量中元素非1即0，1表示选择该RS422接口，0表示拒绝选择该RS422接口。
具体的，步骤S4中，四种典型的关联脉络模型具体为：
基于异构多核处理器并行阵列的关联脉络模型：
包括n个同构处理器，n>＝1，每个处理器外接1个DDR存储器、一个NandFlash以及一片NorFlash，接口选择SRIO高速接口，架构模型是A1×N+B1×M+C1×S；A1＝[a1n1,0，0,0，0,0]，其中a1n1＝[X,0]，X的向量长度为n，X＝[1,1,…,1],1<＝n<＝n1；
当n＝n1时a1n1每个元素都是1；B1＝[b1m1,0，0,b1m4，b1m5]，其中b1m1＝[Y,0],Y的向量长度为n，Y＝[1,1,…,1],1<＝n<＝m1；
当n＝m1时b1m1每个元素都是1；b1m4＝[W,0],W的向量长度为n，W＝[1,1,…,1],1<＝n<＝m4；
当n＝m4时b1m4每个元素都是1；b1m5＝[Q,0],Q的向量长度为n，Q＝[1,1,…,1],1<＝n<＝m5；
当n＝m5时b1m5每个元素都是1；C1＝[c1s1,0，0,0]其中c1s1＝[H,0]，H的向量长度为n，H＝[1,1,…,1],1<＝n<＝s1；
当n＝s1时c1s1每个元素都是1；
典型高速处理航天嵌入式计算机体系结构特征的关联脉络模型：
包括1个异构多核处理器和1个算法加速协处理器；异构多核处理器外接1个DDR存储器、1个NandFlash以及1个NorFlash，接口选择1个SRIO高速接口；协处理器分别连接1个DDR存储器及1个SPIFlash存储器，接口连接1个SRIO高速接口以及1个422接口；其架构模型A1×N+B1×M+C1×S；A1＝[a1n1,0，0,0，0,a1n6]，其中a1n1＝[1,0,…,0]，a1n6＝[1,0,…,0]；B1＝[b1m1,0，b1m3,b1m4，b1m5]，其中b1m1＝[1,1,0,…,0]，b1m3＝[1,0,0,…,0]，b1m4＝[1,0,0,…,0]，b1m5＝[1,0,0,…,0]；C1＝[c1s1,0,0,c1s4]，其中c1s1＝[1,1,0,…,0]，c1s4＝[1,0,0,…,0]；
典型航天三余度高可靠嵌入式计算机体系结构特征的关联脉络模型：
三个同构的专用单核处理器独立外接1个SDRAM以及1个NorFlash，对外接口独立选择1个RS422接口和1553接口；分别挂接在第一个、第二个和第三个光通讯矩阵开光上；
架构模型是A1×N+B1×M+C1×S、A2×N+B2×M+C2×S、A3×N+B3×M+C3×S，A1＝[0,a1n2,0,0，0,0]，a1n2＝[1,0,…,0]；B1＝[0,b1m2，0,0，b1m5]，其中b1m2＝[1,0,…,0]，b1m5＝[1,0,…,0]；C1＝[0,0,c1s3,c1s4]，c1s3＝[1,0,…,0]，c1s4＝[1,0,…,0]；A2＝[0,a2n2,0,0，0,0]，a2n2＝[0,1,0,…,0]；B2＝[0，b2m2，0,0，b2m5]，b2m2＝[0,1,0,…,0]，b2m5＝[0,1,0,…,0]；C2＝[0,0,c2s3,c2s4]，c2s3＝[0,1,0,…,0],c2s4＝[0,1,0,…,0]；A3＝[0,a3n2,0,0，0,0]，a3n2＝[0,0,1,0,…,0]；B3＝[0,b3m2,，0,0,b3m5]，其中b3m2＝[0,0,1,0,…,0]，b3m5＝[0,0,1,0,…,0]；C3＝[0,0,c3s3,c3s4]，其中，c3s3＝[0,0,1,0,…,0]，c3s4＝[0,0,1,0,…,0]；
共享存储器高效计算嵌入式体系结构特征的关联脉络模型：
根据任务要求，异构多核处理器和专用算法协处理器在不同时刻共享同一存储器；第0时刻，1个异构多核处理器外接1个DDR存储器、1个NandFlash以及1个NorFlash，接口选择1个SRIO高速接口；当任务1处理完成；第1时刻，算法加速协处理器外接入上一时刻连接在异构多核处理器的DDR及1个SPIFlash存储器，接口选择1个SRIO高速接口；其架构模型是A1×N+B1×M+C1×S；
第0时刻，A1＝[a1n1,0,0,0，0,0]，其中a1n1＝[1,0,…,0]。B1＝[b1m1,0,0,b1m4，b1m5]，其中b1m1＝[1,0,0,…,0]，b1m3＝[1,0,0,…,0]，b1m4＝[1,0,0,…,0]，b1m5＝[1,0,0,…,0]；C1＝[c1s1,0,0,0]，其中c1s1＝[1,0,0,…,0]；第1时刻A1＝[0,0,0,0，0,a1n6]，其中a1n6＝[1,0,…,0]；B1＝[b1m1,0,b1m3,0,0]，其中b1m1＝[1,0,0,…,0]，b1m3＝[1,0,0,…,0]；C1＝[c1s1,0,0,0]，其中c1s1＝[0,1,0,…,0]。
具体的，步骤S5中，典型航天三余度高可靠嵌入式计算机体系结构特征的关联脉络模型具体为：三个同构的专用单核处理器独立外接1个SDRAM以及1个NorFlash，对外接口独立选择1个RS422接口和1553接口；分别挂接在第一个光通讯矩阵开关、第二个光通讯矩阵开关和第三个光通讯矩阵开关上；第一个网络链条的模型是A1×N+B1×M+C1×S，第二个网络链条的模型是A2×N+B2×M+C2×S，第三个网络链条的模型是A3×N+B3×M+C3×S。
进一步的，当处理器第一个网络链条中自检发现存储器M中的Mmi，i＝1,2,3,4,5，存储出现问题；将任务迁移至第二个网络链条的模型是A2×N+B2×M+C2×S，或将任务迁移至至第三个网络链条的模型是A2×N+B2×M+C2×S，；然后第一个网络链条切换网络并重构模型，重新构建处理器的存储器Mmj，j＝1,2,3,4,5，其中mj不等于mi，最后通过光通讯矩阵开关将任务重新迁移到第一个网络链条，继续执行控制任务。
本发明的另一技术方案是，一种存储一个或多个程序的计算机可读存储介质，所述一个或多个程序包括指令，所述指令当由计算设备执行时，使得所述计算设备执行所述的方法中的任一方法。
本发明的另一技术方案是，一种计算设备，包括：
一个或多个处理器、存储器及一个或多个程序，其中一个或多个程序存储在所述存储器中并被配置为所述一个或多个处理器执行，所述一个或多个程序包括用于执行所述的方法中的任一方法的指令。
与现有技术相比，本发明至少具有以下有益效果：
本发明提出一种动态关联脉络的控制平台架构设计方法，该架构采用三个能够互相高速通讯互联的光通讯矩阵开关将各类型的处理器、存储器、接口资源都自适应的分别挂接在三个光通讯矩阵开关上，通过软件编程的层面实现硬件架构脉络的动态随任务自适应的动态变换。执行简单任务时资源分散，快速休眠。频繁交互计算任务时快速集中“聚合处理，共享存储”理念，架构灵活可变，全方位调整。能够实现适应对于各类新随机任务的动态响应的处理。
进一步，光通讯矩阵开关网络上处理器可以通过光通讯矩阵开关分时共享存储。即使遇到某种复杂任务需要在各种处理器间交互计算，也不会因为数据的传输而带来额外的计算时间的增加。
进一步，这种架构思想将处理器资源、存储资源、接口电路全部释放给任务。任务确定后，可以配置参数，重置网络，达到动态智能自适应的目的。当确保处理器数据供给充分的前提下，专用处理器簇或阵列具有极高的运算吞吐能力，因而针对特定的应用场景能够达到非常高的性能和功耗效率。
进一步的，通过软件编程定义架构的方式，能够根据各种应用需求动态的变换硬件体系架构，因此能够快速的适应嵌入式多任务高速处理的需求，即硬件架构通过软件定义的方式灵活适应，快速切换。
进一步的，本发明根据目前典型的嵌入式四种应用，一种是基于异构多核多处理并行阵列的关联脉络模型，一种是典型高速处理航天嵌入式计算机体系结构特征的关联脉络模型，一种是典型航天三余度高可靠嵌入式计算机体系结构特征的关联脉络模型，一种是共享存储器高效计算嵌入式体系结构特征的关联脉络模型。预置网络模型的目的是可以快速直接的通过配置权值实现典型嵌入式体系架构的应用切换，兼容传统使用方式。
进一步的，本发明能够通过三个互联的网络光通讯矩阵开关，当故障产生时候，能够快速的隔离故障，架构中能够实现高可靠实时任务迁移，当某个矩阵开关链上网络需要重构变化时，任务可以通过光通讯矩阵开关上的链路进行迁移。不影响控制平台的正常运行。
进一步的，通过软件定义的方式能够灵活可配置硬件体系架构，能够重构多种嵌入式任务，真正的实现释放嵌入式硬件资源，实时的通过应用重组硬件架构，不仅通过预置嵌入式架构模型的方法兼容传统应用，而且能够软件定义、弹性组合硬件架构，应用更加广泛。
综上所述，本发明是一种新型灵活可变的嵌入式体系架构，打破了传统固定不变的嵌入式体系架构，硬件架构通过软件定义的方式灵活适配各种应用。
下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。
附图说明
图1为本发明动态关联脉络控制平台架构设计框图；
图2为动态关联脉络控制平台硬件架构组成示意图；
图3为共享存储模型示意图。
具体实施方式
本发明提供了一种动态关联脉络的控制平台架构设计方法，在基于动态关联脉络的控制平台架构下，以多种异构处理器为核心的平台依托三个光通讯多通道矩阵网络链条，不间断的动态补给存储器和接口支持；三个光通讯均能在远程目标指示、任务规划、组网建链中执行各种任务，并且实现快速计算、连续计算。本发明架构高效并行性是由包括片上数据存储器、片上数据通路以及各类数据访问传输加速优化引擎所构成的硬件架构，以及以编程模型为主的软件架构共同实现的。首先，根据航天控制平台的应用，明确动态关联脉络的控制的架构模型；其次，明确其上支撑软件组成架构；再次，明确任务定义硬件架构预置模型；最后，明确控制平台故障注入后，任务迁移并不间断高可靠运行的工作模式。
请参阅图1，本发明一种动态关联脉络的控制平台架构设计方法，包括以下步骤：
S1、构造一个基于动态关联脉络的控制平台架构，包括处理器资源、存储器资源和接口资源，将计算、存储、通讯等硬件资源池化；
步骤S1中，处理器资源池包括弹上典型的处理器类型，异构多核处理器、专用单核处理器、神经网络处理器、GPU、支持类脑芯片及协处理器；存储器资源池包括DDR、SDRAM、SPIFlsah、NandFlash和NorFlash；接口资源池包括SRIO、PCIE、1553B以及RS422接口电路。
S2、简化步骤S1的动态关联脉络控制平台架构，采用三个互相连接的光通讯多通道矩阵网络链条作为交互核心，处理器资源、存储资源和接口资源均挂在三个光通讯多通道矩阵网络链条上；此三个光通讯多通道矩阵开关具备内部互联通道，可以实现数据由一个光通讯多通道矩阵开关迁移至另一个光通讯多通道矩阵开关。光通讯矩阵开关网络通过软件编程的方式，定义各个处理器与存储器、接口互联的关系。即可以理解为处理器资源、存储器资源、接口资源均自适应自感知的挂在三个光通讯多通道矩阵网络链条上。自适应自感知即就是处理、存储、接口资源由软件编程的方式确定互联关系；
由三个同构可互相通讯的光通讯矩阵开关作为架构的定义和交换核心，将处理器资源、存储器资源及接口资源都接入光通讯矩阵开关上。
可挂接在光通讯矩阵开关上的处理器包括异构多核处理器、专用单核处理器、神经网络处理器、GPU、支持类脑芯片及协处理器。
可挂接在光通讯矩阵开光上的存储器包括DDR、SDRAM、SPIFlash、NandFlash以及NorFlash。
可挂接在光通讯矩阵开关上接口资源包括SRIO、PCIE、1553B以及RS422接口电路。设异构多核处理器为Nn1，n1>＝0，表示资源池中异构多处理器个数。
专用单核处理器为Nn2、n2>＝0，表示资源池中专用单核处理器个数。神经网络处理器为Nn3、n3>＝0，表示资源池中神经网络处理器个数。
GPU为Nn4、n4>＝0，表示资源池中GPU处理器个数。
类脑芯片为Nn5、n5>＝0，表示资源池中类脑芯片个数。
协处理器为Nn6，n6>＝0，表示资源池中协处理器的个数。
由此得到处理器资源向量为N＝[N1,N2,…,NP]，其中p为处理器资源个数，p＝n1+n2+n3+n4+n5+n6。
资源池中同类型的处理器用Nnd、Nnd`、Nnd``以此类推，d＝1,2,3,4,5,6。设DDR为Mm1，m1>＝0，表示资源池中DDR的个数。SDRAM为Mm2，m2>＝0、表示资源池中SDRAM的个数。SPIFlash为Mm3，m3>＝0，表示资源池中SPIFlash的个数。
NandFlash为Mm4，m4>＝0，表示资源池中NandFlash的个数。NorFlash为Mm5，m5>＝0，表示资源池中NorFlash的个数。由此得到存储器资源向量M＝[M1,M2,…,Mq]，其中q为存储器资源个数，q＝m1+m2+m3+m4+m5。资源池中同类型的存储器用Mmh、Mmh`、Mmh``以此类推，h＝1,2,3,4,5。设SRIO为Ss1，s1>＝0，表示资源池中SRIO接口的个数。PCIE为Ss2，s2>＝0，表示资源池中PCIE接口的个数。1553B为Ss3、s3>＝0，表示资源池中1553B接口的个数。RS422为Ss4，s4>＝0，表示资源池中RS422接口的个数。由此得到接口资源向量S＝[S1,S2,…,Sr]，其中r为接口资源个数，r＝s1+s2+s3+s4。通过三个矩阵开关的软件逻辑定义，网络的具体架构。资源池中同类型的接口用Ssi、Ssi`、Ssi``以此类推，i＝1,2,3,4。
S3、设计采用软件编程方式定义硬件具体架构，在光通讯矩阵开关中利用逻辑编程的方式，驱动光通讯矩阵开光上的处理器、存储器以及接口的连接关系，确定控制平台的基本架构。软件设计采用并行化编程模型，通过对包括数据访问传输操作在内的数据系统硬件架构和行为特性的抽象，在软件编程的层面实现和控制数据或任务的并行化；
支撑软件编程方式确定三个光通讯矩阵开关上的具体硬件架构。光电矩阵开关上编程向量对于处理器、存储器、以及接口进行选取确定。
设A1＝[a1n1,a1n2，a1n3,a1n4，a1n5,a1n6],为第一个光通讯矩阵开关对于处理器资源架构确定编程选择权值向量，其中a1n1向量是对于异构多核处理器的选择权值向量、a1n2向量是对于专用单核处理器的选择权值向量、a1n3向量是对于神经网络处理器的选择权值向量、a1n4向量是对于GPU的选择权值向量、a1n5向量是对于类脑芯片的选择权值向量、a1n6向量是对于协处理器的选择权值向量。
a1n1向量的长度为n1>＝0，n1是资源池中异构多核处理器个数。a1n1向量中元素非1即0，1表示选择该异构多核处理器，0表示拒绝选择该异构多核处理器。
a1n2向量的长度为n2>＝0，n2是资源池中专用单核处理器个数。a1n2向量中元素非1即0，1表示选择该专用单核处理器，0表示拒绝选择该专用单核处理器。
a1n3向量的长度为n3>＝0，n3是资源池中神经网络处理器个数。a1n3向量中元素非1即0，1表示选择该神经网络处理器，0表示拒绝选择该神经网络处理器。
a1n4向量的长度为n4>＝0，n4是资源池中GPU个数。a1n4向量中元素非1即0，1表示选择该GPU，0表示拒绝选择该GPU。
a1n5向量的长度为n5>＝0，n5是资源池中类脑芯片个数。a1n5向量中元素非1即0，1表示选择该类脑芯片，0表示拒绝选择该类脑芯片。
a1n6向量的长度为n6>＝0，n6是资源池中协处理器个数。a1n6向量中元素非1即0，1表示选择该协处理器，0表示拒绝选择该协处理器。
设B1＝[b1m1,b1m2，b1m3,b1m4，b1m5],为第一个光通讯矩阵开关对于存储器资源架构确定编程选择权值向量，其中b1m1向量是对于DDR存储器的选择权值向量、b1m2向量是对于SDRAM存储器的选择权值向量、b1m3向量是对于SPIFlash的选择权值向量、b1m4向量是对于NandFlash的选择权值向量、b1m5向量是对于NorFlash的选择权值向量。
b1m1向量的长度为m1>＝0，m1是资源池中DDR存储器个数。b1m1向量中元素非1即0，1表示选择该DDR存储器，0表示拒绝选择该DDR存储器。
b1m2向量的长度为m2>＝0，m2是资源池中SDRAM存储器个数。b1m2向量中元素非1即0，1表示选择该SDRAM存储器，0表示拒绝选择该SDRAM存储器。
b1m3向量的长度为m3>＝0，m3是资源池中SPIFlash存储器个数。b1m3向量中元素非1即0，1表示选择该SPIFlash存储器，0表示拒绝选择该SPIFlash存储器。
b1m4向量的长度为m4>＝0，m4是资源池中NandFlash存储器个数。b1m4向量中元素非1即0，1表示选择该NandFlash存储器，0表示拒绝选择该NandFlash存储器。
b1m5向量的长度为m5>＝0，m5是资源池中NorFlash存储器个数。b1m5向量中元素非1即0，1表示选择该NorFlash存储器，0表示拒绝选择该NorFlash存储器。
设C1＝[c1s1,c1s2，c1s3,c1s4],为第一个光通讯矩阵开关对于接口资源架构确定编程选择权值向量，其中c1s1向量是对于SRIO高速接口的选择权值向量、c1s2向量是对于PCIE高速接口的选择权值向量、c1s3向量是对于1553总线接口的选择权值向量、c1s4向量是对于RS422总线接口的选择权值向量。
c1s1向量的长度为s1>＝0，s1是资源池中SRIO高速接口个数。c1s1向量中元素非1即0，1表示选择该SRIO接口，0表示拒绝选择该SRIO接口。
c1s2向量的长度为s2>＝0，s2是资源池中PCIE接口个数。c1s2向量中元素非1即0，1表示选择该PCIE高速接口，0表示拒绝选择该PCIE高速接口。
c1s3向量的长度为s3>＝0，s3是资源池中1553接口个数。c1s3向量中元素非1即0，1表示选择该1553接口，0表示拒绝选择该1553接口。
c1s4向量的长度为s4>＝0，s4是资源池中RS422接口个数。c1s4向量中元素非1即0，1表示选择该RS422接口，0表示拒绝选择该RS422接口。
设A2＝[a2n1,a2n2，a2n3,a2n4，a2n5,a2n6],为第二个光通讯矩阵开关对于处理器资源架构确定编程选择权值向量，其中a2n1向量是对于异构多核处理器的选择权值向量、a2n2向量是对于专用单核处理器的选择权值向量、a2n3向量是对于神经网络处理器的选择权值向量、a2n4向量是对于GPU的选择权值向量、a2n5向量是对于类脑芯片的选择权值向量、a2n6向量是对于协处理器的选择权值向量。
a2n1向量的长度为n1>＝0，n1是资源池中异构多核处理器个数。a2n1向量中元素非1即0，1表示选择该异构多核处理器，0表示拒绝选择该异构多核处理器。
a2n2向量的长度为n2>＝0，n2是资源池中专用单核处理器个数。a2n2向量中元素非1即0，1表示选择该专用单核处理器，0表示拒绝选择该专用单核处理器。
a2n3向量的长度为n3>＝0，n3是资源池中神经网络处理器个数。a2n3向量中元素非1即0，1表示选择该神经网络处理器，0表示拒绝选择该神经网络处理器。
a2n4向量的长度为n4>＝0，n4是资源池中GPU个数。a2n4向量中元素非1即0，1表示选择该GPU，0表示拒绝选择该GPU。
a2n5向量的长度为n5>＝0，n5是资源池中类脑芯片个数。a2n5向量中元素非1即0，1表示选择该类脑芯片，0表示拒绝选择该类脑芯片。
a2n6向量的长度为n6>＝0，n6是资源池中协处理器个数。a2n6向量中元素非1即0，1表示选择该协处理器，0表示拒绝选择该协处理器。
设B2＝[b2m1,b2m2，b2m3,b2m4，b2m5],为第二个光通讯矩阵开关对于存储器资源架构确定编程选择权值向量，其中b2m1向量是对于DDR存储器的选择权值向量、b2m2向量是对于SDRAM存储器的选择权值向量、b2m3向量是对于SPIFlash的选择权值向量、b2m4向量是对于NandFlash的选择权值向量、b2m5向量是对于NorFlash的选择权值向量。
b2m1向量的长度为m1>＝0，m1是资源池中DDR存储器个数。b2m1向量中元素非1即0，1表示选择该DDR存储器，0表示拒绝选择该DDR存储器。
b2m2向量的长度为m2>＝0，m2是资源池中SDRAM存储器个数。b2m2向量中元素非1即0，1表示选择该SDRAM存储器，0表示拒绝选择该SDRAM存储器。
b2m3向量的长度为m3>＝0，m3是资源池中SPIFlash存储器个数。b2m3向量中元素非1即0，1表示选择该SPIFlash存储器，0表示拒绝选择该SPIFlash存储器。
b2m4向量的长度为m4>＝0，m4是资源池中NandFlash存储器个数。b2m4向量中元素非1即0，1表示选择该NandFlash存储器，0表示拒绝选择该NandFlash存储器。
b2m5向量的长度为m5>＝0，m5是资源池中NorFlash存储器个数。b2m5向量中元素非1即0，1表示选择该NorFlash存储器，0表示拒绝选择该NorFlash存储器。
设C2＝[c2s1,c2s2，c2s3,c2s4],为第二个光通讯矩阵开关对于接口资源架构确定编程选择权值向量，其中c2s1向量是对于SRIO高速接口的选择权值向量、c2s2向量是对于PCIE高速接口的选择权值向量、c2s3向量是对于1553接口的选择权值向量、c2s4向量是对于RS422接口的选择权值向量。
c2s1向量的长度为s1>＝0，s1是资源池中SRIO接口个数。c2s1向量中元素非1即0，1表示选择该SRIO高速接口，0表示拒绝选择该SRIO该高速接口。
c2s2向量的长度为s2>＝0，s2是资源池中PCIE高速接口个数。c2s2向量中元素非1即0，1表示选择该PCIE高速接口，0表示拒绝选择该PCIE高速接口。
c2s3向量的长度为s3>＝0，s3是资源池中1553接口个数。c2s3向量中元素非1即0，1表示选择该1553接口，0表示拒绝选择该1553接口。
c2s4向量的长度为s4>＝0，s4是资源池中RS422接口个数。c2s4向量中元素非1即0，1表示选择该RS422接口，0表示拒绝选择该RS422接口。
设A3＝[a3n1,a3n2，a3n3,a3n4，a3n5,a3n6],为第三个光通讯矩阵开关对于处理器资源架构确定编程选择权值向量，其中a3n1向量是对于异构多核处理器的选择权值向量、a3n2向量是对于专用单核处理器的选择权值向量、a3n3向量是对于神经网络处理器的选择权值向量、a3n4向量是对于GPU的选择权值向量、a3n5向量是对于类脑芯片的选择权值向量、a3n6向量是对于协处理器的选择权值向量。
a3n1向量的长度为n1>＝0，n1是资源池中异构多核处理器个数。a3n1向量中元素非1即0，1表示选择该异构多核处理器，0表示拒绝选择该异构多核处理器。
a3n2向量的长度为n2>＝0，n2是资源池中专用单核处理器个数。a3n2向量中元素非1即0，1表示选择该专用单核处理器，0表示拒绝选择该专用单核处理器。
a3n3向量的长度为n3>＝0，n3是资源池中神经网络处理器个数。a3n3向量中元素非1即0，1表示选择该神经网络处理器，0表示拒绝选择该神经网络处理器。
a3n4向量的长度为n4>＝0，n4是资源池中GPU个数。a3n4向量中元素非1即0，1表示选择该GPU，0表示拒绝选择该GPU。
a3n5向量的长度为n5>＝0，n5是资源池中类脑芯片个数。a3n5向量中元素非1即0，1表示选择该类脑芯片，0表示拒绝选择该类脑芯片。
a3n6向量的长度为n6>＝0，n6是资源池中协处理器个数。a3n6向量中元素非1即0，1表示选择该协处理器，0表示拒绝选择该协处理器。
设B3＝[b3m1,b3m2，b3m3,b3m4，b3m5],为第三个光通讯矩阵开关对于存储器资源架构确定编程选择权值向量，其中b3m1向量是对于DDR存储器的选择权值向量、b3m2向量是对于SDRAM存储器的选择权值向量、b3m3向量是对于SPIFlash的选择权值向量、b3m4向量是对于NandFlash的选择权值向量、b3m5向量是对于NorFlash的选择权值向量。
b3m1向量的长度为m1>＝0，m1是资源池中DDR存储器个数。b3m1向量中元素非1即0，1表示选择该DDR存储器，0表示拒绝选择该DDR存储器。
b3m2向量的长度为m2>＝0，m2是资源池中SDRAM存储器个数。b3m2向量中元素非1即0，1表示选择该SDRAM存储器，0表示拒绝选择该SDRAM存储器。
b3m3向量的长度为m3>＝0，m3是资源池中SPIFlash存储器个数。b3m3向量中元素非1即0，1表示选择该SPIFlash存储器，0表示拒绝选择该SPIFlash存储器。
b3m4向量的长度为m4>＝0，m4是资源池中NandFlash存储器个数。b3m4向量中元素非1即0，1表示选择该NandFlash存储器，0表示拒绝选择该NandFlash存储器。
b3m5向量的长度为m5>＝0，m5是资源池中NorFlash存储器个数。b3m5向量中元素非1即0，1表示选择该NorFlash存储器，0表示拒绝选择该NorFlash存储器。
设C3＝[c3s1,c3s2，c3s3,c3s4],为第三个光通讯矩阵开关对于接口资源架构确定编程选择权值向量，其中c3s1向量是对于SRIO高速接口的选择权值向量、c3s2向量是对于PCIE高速接口的选择权值向量、c3s3向量是对于1553接口的选择权值向量、c3s4向量是对于RS422接口的选择权值向量。
c3s1向量的长度为s1>＝0，s1是资源池中SRIO高速接口个数。c3s1向量中元素非1即0，1表示选择该SRIO高速接口，0表示拒绝选择该SRIO高速接口。
c3s2向量的长度为s2>＝0，s2是资源池中PCIE高速接口个数。c3s2向量中元素非1即0，1表示选择该PCIE高速接口，0表示拒绝选择该PCIE高速接口。
c3s3向量的长度为s3>＝0，s3是资源池中1553接口个数。c3s3向量中元素非1即0，1表示选择该1553接口，0表示拒绝选择该1553接口。
c3s4向量的长度为s4>＝0，s4是资源池中RS422接口个数。c3s4向量中元素非1即0，1表示选择该RS422接口，0表示拒绝选择该RS422接口。
S4、步骤S3完成后，为了方便架构的使用，通过软件方式设置任务定义硬件架构预置模型，在任务定义硬件架构预置模型中预装载四种典型的关联脉络模型，控制平台架构通过感知任务类型，通过中间件编程模型动态优化，配置网络参数，确定选用与当前任务匹配模型。
四种典型的关联脉络模型具体为：
第一种：基于异构多核处理器并行阵列的关联脉络模型，包括n个同构处理器，n>＝1，每个处理器外接1个DDR存储器、一个NandFlash以及一片NorFlash，接口选择SRIO高速接口。其架构模型是A1×N+B1×M+C1×S。A1＝[a1n1,0，0,0，0,0]，其中a1n1＝[X,0]，X的向量长度为n，X＝[1,1,…,1],1<＝n<＝n1。
当n＝n1时a1n1每个元素都是1。B1＝[b1m1,0，0,b1m4，b1m5],其中b1m1＝[Y,0],Y的向量长度为n，Y＝[1,1,…,1],1<＝n<＝m1。
当n＝m1时b1m1每个元素都是1。b1m4＝[W,0],W的向量长度为n，W＝[1,1,…,1],1<＝n<＝m4。
当n＝m4时b1m4每个元素都是1。b1m5＝[Q,0],Q的向量长度为n，Q＝[1,1,…,1],1<＝n<＝m5。
当n＝m5时b1m5每个元素都是1。C1＝[c1s1,0，0,0]其中c1s1＝[H,0]，H的向量长度为n，H＝[1,1,…,1],1<＝n<＝s1。当n＝s1时c1s1每个元素都是1。
第二种：典型高速处理航天嵌入式计算机体系结构特征的关联脉络模型。包括1个异构多核处理器和1个算法加速协处理器。异构多核处理器外接1个DDR存储器、1个NandFlash以及1个NorFlash，接口选择1个SRIO高速接口。协处理器分别连接1个DDR存储器及1个SPIFlash存储器，接口连接1个SRIO高速接口以及1个422接口。其架构模型A1×N+B1×M+C1×S。A1＝[a1n1,0，0,0，0,a1n6]，其中a1n1＝[1,0,…,0]，a1n6＝[1,0,…,0]。B1＝[b1m1,0，b1m3,b1m4，b1m5]，其中b1m1＝[1,1,0,…,0]，b1m3＝[1,0,0,…,0]，b1m4＝[1,0,0,…,0]，b1m5＝[1,0,0,…,0]。C1＝[c1s1,0,0,c1s4]，其中c1s1＝[1,1,0,…,0]，c1s4＝[1,0,0,…,0]。
第三种：典型航天三余度高可靠嵌入式计算机体系结构特征的关联脉络模型，三个同构的专用单核处理器独立外接1个SDRAM以及1个NorFlash，对外接口独立选择1个RS422接口和1553接口。分别挂接在第一个、第二个和第三个光通讯矩阵开光上。
其架构模型是A1×N+B1×M+C1×S、A2×N+B2×M+C2×S、A3×N+B3×M+C3×S，A1＝[0,a1n2,0,0，0,0]，其中a1n2＝[1,0,…,0]。B1＝[0,b1m2，0,0，b1m5]，其中b1m2＝[1,0,…,0]，b1m5＝[1,0,…,0]。C1＝[0,0,c1s3,c1s4]，其中c1s3＝[1,0,…,0]，c1s4＝[1,0,…,0]。A2＝[0,a2n2,0,0，0,0]，其中a2n2＝[0,1,0,…,0]。B2＝[0,b2m2，0,0，b2m5]，其中b2m2＝[0,1,0,…,0]，b2m5＝[0,1,0,…,0]。C2＝[0,0,c2s3,c2s4]，其中c2s3＝[0,1,0,…,0],c2s4＝[0,1,0,…,0]。A3＝[0,a3n2,0,0，0,0]，其中a3n2＝[0,0,1,0,…,0]。B3＝[0,b3m2,，0,0,b3m5]，其中b3m2＝[0,0,1,0,…,0]，b3m5＝[0,0,1,0,…,0]。C3＝[0,0,c3s3,c3s4]，其中，c3s3＝[0,0,1,0,…,0]，c3s4＝[0,0,1,0,…,0]。
典型航天三余度高可靠嵌入式计算机体系结构特征的关联脉络模型。三个同构的专用单核处理器独立外接1个SDRAM以及1个NorFlash，对外接口独立选择1个RS422接口和1553接口。分别挂接在第一个、第二个和第三个光通讯矩阵开光上。第一个网络链条的模型是A1×N+B1×M+C1×S，第二个网络链条的模型是A2×N+B2×M+C2×S，第三个网络链条的模型是A3×N+B3×M+C3×S。
当处理器第一个网络链条中自检发现存储器M中的Mmi(i＝1,2,3,4,5)存储出现问题；将任务迁移至第二个网络链条的模型是A2×N+B2×M+C2×S，或将任务迁移至第三个网络链条的模型是A2×N+B2×M+C2×S，然后第一个网络链条切换网络并重构模型，重新构建处理器的存储器Mmj(j＝1,2,3,4,5)，其中mj不等于mi，最后通过光通讯矩阵开关将任务重新迁移到第一个网络链条，继续执行控制任务。
第四种：共享存储器高效计算嵌入式体系结构特征的关联脉络模型。根据任务要求，异构多核处理器和专用算法协处理器在不同时刻共享同一存储器。
第0时刻，1个异构多核处理器外接1个DDR存储器、1个NandFlash以及1个NorFlash，接口选择1个SRIO高速接口。
当任务1处理完成。第1时刻，算法加速协处理器外接入上一时刻连接在异构多核处理器的DDR及1个SPIFlash存储器，接口选择1个SRIO高速接口。
其架构模型是A1×N+B1×M+C1×S。第0时刻，A1＝[a1n1,0,0,0，0,0]，其中a1n1＝[1,0,…,0]。B1＝[b1m1,0,0,b1m4，b1m5]，其中b1m1＝[1,0,0,…,0]，b1m3＝[1,0,0,…,0]，b1m4＝[1,0,0,…,0]，b1m5＝[1,0,0,…,0]。C1＝[c1s1,0,0,0]，其中c1s1＝[1,0,0,…,0]。第1时刻A1＝[0,0,0,0，0,a1n6]，其中a1n6＝[1,0,…,0]。B1＝[b1m1,0,b1m3,0,0]，其中b1m1＝[1,0,0,…,0]，b1m3＝[1,0,0,…,0]，。C1＝[c1s1,0,0,0]，其中c1s1＝[0,1,0,…,0]。
S5、确定步骤S4任务定义硬件架构预置模型，在使用过程中发生故障时，由于本架构中具有三个同构的光通讯矩阵开关，任务可通过光通讯矩阵开关迁移至另一个光通讯矩阵开关，继续不间断的执行控制任务。
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。通常在此处附图中的描述和所示的本发明实施例的组件可以通过各种不同的配置来布置和设计。因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例
以面向航天某控制系统自适应嵌入式控制计算机为原型，具体如下：
S1、构造一个基于动态关联脉络的控制平台架构，包括处理器资源、存储器资源和接口资源，将计算、存储、通讯等硬件资源池化；
S2、简化步骤S1的动态关联脉络控制平台架构，采用三个互相连接的光通讯多通道矩阵网络链条作为交互核心，处理器资源、存储资源和接口资源均挂在三个光通讯多通道矩阵网络链条上；此三个光通讯多通道矩阵开关具备内部互联通道，可以实现数据由一个光通讯多通道矩阵开关迁移至另一个光通讯多通道矩阵开关。光通讯矩阵开关网络通过软件编程的方式，定义各个处理器与存储器、接口互联的关系。即可以理解为处理器资源、存储器资源、接口资源均自适应自感知的挂在三个光通讯多通道矩阵网络链条上。自适应自感知即就是处理、存储、接口资源由软件编程的方式确定互联关系；
S3、设计采用软件编程方式定义硬件具体架构，在光通讯矩阵开关中利用逻辑编程的方式，驱动光通讯矩阵开光上的处理器、存储器以及接口的连接关系，确定控制平台的基本架构。软件设计采用并行化编程模型，通过对包括数据访问传输操作在内的数据系统硬件架构和行为特性的抽象，在软件编程的层面实现和控制数据或任务的并行化；
S4、步骤S3完成后，为了方便架构的使用，通过软件方式设置任务定义硬件架构预置模型，在任务定义硬件架构预置模型中预装载四种典型的关联脉络模型，控制平台架构通过感知任务类型，通过中间件编程模型动态优化，配置网络参数，确定选用与当前任务匹配模型。
S5、确定步骤S4任务定义硬件架构预置模型，在使用过程中发生故障时，由于本架构中具有三个同构的光通讯矩阵开关，任务可通过光通讯矩阵开关迁移至另一个光通讯矩阵开关，继续不间断的执行控制任务。
同样地，该架构可灵活的通过光通讯多通道矩阵开关，通过功能定义软件变换为其他的硬件架构模型。智能化、网络化控制平台也可以通过任务训练，得到适应任务处理的配置参数，重置网络，达到动态智能自适应的目的。
综上所述，本发明一种动态关联脉络的控制平台架构设计方法，考虑未来复杂飞行条件下的飞行器控制平台架构设计，高效运行主要取决于系统中异构处理器运算单元的数据供给以及互联通路数据传输等一系列数据相关操作的执行效率等。飞行过程中更多粗略情报信息仍然可以自主完成搜索攻击，任务随机性更强，数据量更大，复杂度更高，任务之间的耦合性更强。随着控制任务多样急剧化发展，急需解决随机任务常态化控制计算，提出一种新型动态关联脉络控制架构设计方法，来加强关键任务处理器及时保证存储的支持。能够灵活适配各种任务，实现高可靠的任务迁移，以此来适应未来网络化、协同飞行控制。
本领域内的技术人员应明白，本申请的实施例可提供为方法、系统、或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。
本申请是参照根据本申请实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
以上内容仅为说明本发明的技术思想，不能以此限定本发明的保护范围，凡是按照本发明提出的技术思想，在技术方案基础上所做的任何改动，均落入本发明权利要求书的保护范围之内。

Claims (5)

1.一种动态关联脉络的控制平台架构设计方法，其特征在于，包括以下步骤：
S1、构造一个基于动态关联脉络的控制平台架构，包括处理器资源、存储器资源和接口资源，将计算、存储、通讯硬件资源池化；
S2、简化步骤S1的动态关联脉络控制平台架构，采用三个互相连接的光通讯多通道矩阵网络链条作为交互核心，处理器资源、存储资源和接口资源均挂在三个光通讯多通道矩阵网络链条上，具体的，由三个同构可互相通讯的光通讯矩阵开关作为架构的定义和交换核心，将处理器资源、存储器资源及接口资源都接入光通讯矩阵开关上；挂接在光通讯矩阵开关上的处理器包括异构多核处理器、专用单核处理器、神经网络处理器、GPU、支持类脑芯片及协处理器；挂接在光通讯矩阵开关上的存储器包括DDR、SDRAM、SPIFlash、NandFlash以及NorFlash；挂接在光通讯矩阵开关上接口资源包括SRIO、PCIE、1553B以及RS422接口电路；设异构多核处理器为Nn1，n1>=0，表示资源池中异构多处理器个数；专用单核处理器为Nn2、n2>=0，表示资源池中专用单核处理器个数；神经网络处理器为Nn3、n3>=0，表示资源池中神经网络处理器个数；GPU为Nn4、n4>=0，表示资源池中GPU处理器个数；类脑芯片为Nn5、n5>=0，表示资源池中类脑芯片个数；协处理器为Nn6，n6>=0，表示资源池中协处理器的个数；得到处理器资源向量为N=[N1,N2,…,NP]，其中，p为处理器资源个数，p=n1+n2+n3+n4+n5+n6；资源池中同类型的处理器用Nnd、Nnd`、Nnd``，以此类推，d=1,2,3,4,5,6；设DDR为Mm1，m1>=0，表示资源池中DDR的个数；SDRAM为Mm2，m2>=0、表示资源池中SDRAM的个数；SPIFlash为Mm3，m3>=0，表示资源池中SPIFlash的个数；NandFlash为Mm4，m4>=0，表示资源池中NandFlash的个数；NorFlash为Mm5，m5>=0，表示资源池中NorFlash的个数；得到存储器资源向量M=[M1,M2,…,Mq]，其中q为存储器资源个数，q=m1+m2+m3+m4+m5；资源池中同类型的存储器用Mmh、Mmh`、Mmh``，h=1,2,3,4,5；设SRIO为Ss1，s1>=0，表示资源池中SRIO接口的个数；PCIE为Ss2，s2>=0，表示资源池中PCIE接口的个数；1553B为Ss3、s3>=0，表示资源池中1553B接口的个数；RS422为Ss4，s4>=0，表示资源池中RS422接口的个数；得到接口资源向量S=[S1,S2,…,Sr]，其中r为接口资源个数，r=s1+s2+s3+s4；通过三个光通讯矩阵开关的软件逻辑定义网络的具体架构；资源池中同类型的接口用Ssi、Ssi`、Ssi``，i=1,2,3,4；
S3、设计采用软件编程方式定义硬件具体架构，在光通讯矩阵开关中利用逻辑编程的方式，驱动光通讯矩阵开关上的处理器、存储器以及接口的连接关系，确定控制平台的基本架构；软件设计采用并行化编程模型，通过对包括数据访问传输操作在内的数据系统硬件架构和行为特性的抽象，在软件编程的层面实现和控制数据或任务的并行化，具体的，采用支撑软件编程方式确定三个光通讯矩阵开关上的具体硬件架构；光通讯矩阵开关上编程向量对于处理器、存储器、以及接口进行选取确定；
设A1=[ａ1n1,ａ1n2，ａ1n3,ａ1n4，ａ1n5,ａ1n6]，为第一个光通讯矩阵开关对于处理器资源架构确定编程选择权值向量，ａ1n1向量是对于异构多核处理器的选择权值向量、ａ1n2向量是对于专用单核处理器的选择权值向量、ａ1n3向量是对于神经网络处理器的选择权值向量、ａ1n4向量是对于GPU的选择权值向量、ａ1n5向量是对于类脑芯片的选择权值向量、ａ1n6向量是对于协处理器的选择权值向量；ａ1n1向量的长度为n1>=0，n1是资源池中异构多核处理器个数；ａ1n1向量中元素非1即0，1表示选择该异构多核处理器，0表示拒绝选择该异构多核处理器；ａ1n2向量的长度为n2>=0，n2是资源池中专用单核处理器个数；ａ1n2向量中元素非1即0，1表示选择该专用单核处理器，0表示拒绝选择该专用单核处理器；ａ1n3向量的长度为n3>=0，n3是资源池中神经网络处理器个数；ａ1n3向量中元素非1即0，1表示选择该神经网络处理器，0表示拒绝选择该神经网络处理器；ａ1n4向量的长度为n4>=0，n4是资源池中GPU个数；ａ1n4向量中元素非1即0，1表示选择该GPU，0表示拒绝选择该GPU；ａ1n5向量的长度为n5>=0，n5是资源池中类脑芯片个数；ａ1n5向量中元素非1即0，1表示选择该类脑芯片，0表示拒绝选择该类脑芯片；ａ1n6向量的长度为n6>=0，n6是资源池中协处理器个数；ａ1n6向量中元素非1即0，1表示选择该协处理器，0表示拒绝选择该协处理器；设B1=[b1m1,b1m2，b1m3,b1m4，b1m5]，为第一个光通讯矩阵开关对于存储器资源架构确定编程选择权值向量，其中b1m1向量是对于DDR存储器的选择权值向量、b1m2向量是对于SDRAM存储器的选择权值向量、b1m3向量是对于SPIFlash的选择权值向量、b1m4向量是对于NandFlash的选择权值向量、b1m5向量是对于NorFlash的选择权值向量；b1m1向量的长度为m1>=0，m1是资源池中DDR存储器个数；b1m1向量中元素非1即0，1表示选择该DDR存储器，0表示拒绝选择该DDR存储器；b1m2向量的长度为m2>=0，m2是资源池中SDRAM存储器个数；b1m2向量中元素非1即0，1表示选择该SDRAM存储器，0表示拒绝选择该SDRAM存储器；b1m3向量的长度为m3>=0，m3是资源池中SPIFlash存储器个数；b1m3向量中元素非1即0，1表示选择该SPIFlash存储器，0表示拒绝选择该SPIFlash存储器；b1m4向量的长度为m4>=0，m4是资源池中NandFlash存储器个数；b1m4向量中元素非1即0，1表示选择该NandFlash存储器，0表示拒绝选择该NandFlash存储器；b1m5向量的长度为m5>=0，m5是资源池中NorFlash存储器个数；b1m5向量中元素非1即0，1表示选择该NorFlash存储器，0表示拒绝选择该NorFlash存储器；设C1=[ｃ1s1,ｃ1s2，ｃ1s3,ｃ1s4]，为第一个光通讯矩阵开关对于接口资源架构确定编程选择权值向量，其中ｃ1s1向量是对于SRIO高速接口的选择权值向量、ｃ1s2向量是对于PCIE高速接口的选择权值向量、ｃ1s3向量是对于1553总线接口的选择权值向量、ｃ1s4向量是对于RS422总线接口的选择权值向量；ｃ1s1向量的长度为s1>=0，s1是资源池中SRIO高速接口个数；ｃ1s1向量中元素非1即0，1表示选择该SRIO接口，0表示拒绝选择该SRIO接口；ｃ1s2向量的长度为s2>=0，s2是资源池中PCIE接口个数；ｃ1s2向量中元素非1即0，1表示选择该PCIE高速接口，0表示拒绝选择该PCIE高速接口；ｃ1s3向量的长度为s3>=0，s3是资源池中1553接口个数；ｃ1s3向量中元素非1即0，1表示选择该1553接口，0表示拒绝选择该1553接口；ｃ1s4向量的长度为s4>=0，s4是资源池中RS422接口个数；ｃ1s4向量中元素非1即0，1表示选择该RS422接口，0表示拒绝选择该RS422接口；设A2=[ａ2n1,ａ2n2，ａ2n3,ａ2n4，ａ2n5,ａ2n6]，为第二个光通讯矩阵开关对于处理器资源架构确定编程选择权值向量，其中ａ2n1向量是对于异构多核处理器的选择权值向量、ａ2n2向量是对于专用单核处理器的选择权值向量、ａ2n3向量是对于神经网络处理器的选择权值向量、ａ2n4向量是对于GPU的选择权值向量、ａ2n5向量是对于类脑芯片的选择权值向量、ａ2n6向量是对于协处理器的选择权值向量；ａ2n1向量的长度为n1>=0，n1是资源池中异构多核处理器个数；ａ2n1向量中元素非1即0，1表示选择该异构多核处理器，0表示拒绝选择该异构多核处理器；ａ2n2向量的长度为n2>=0，n2是资源池中专用单核处理器个数；ａ2n2向量中元素非1即0，1表示选择该专用单核处理器，0表示拒绝选择该专用单核处理器；ａ2n3向量的长度为n3>=0，n3是资源池中神经网络处理器个数；ａ2n3向量中元素非1即0，1表示选择该神经网络处理器，0表示拒绝选择该神经网络处理器；ａ2n4向量的长度为n4>=0，n4是资源池中GPU个数；ａ2n4向量中元素非1即0，1表示选择该GPU，0表示拒绝选择该GPU；ａ2n5向量的长度为n5>=0，n5是资源池中类脑芯片个数；ａ2n5向量中元素非1即0，1表示选择该类脑芯片，0表示拒绝选择该类脑芯片；ａ2n6向量的长度为n6>=0，n6是资源池中协处理器个数；ａ2n6向量中元素非1即0，1表示选择该协处理器，0表示拒绝选择该协处理器；设B2=[b2m1,b2m2，b2m3,b2m4，b2m5]，为第二个光通讯矩阵开关对于存储器资源架构确定编程选择权值向量，其中b2m1向量是对于DDR存储器的选择权值向量、b2m2向量是对于SDRAM存储器的选择权值向量、b2m3向量是对于SPIFlash的选择权值向量、b2m4向量是对于NandFlash的选择权值向量、b2m5向量是对于NorFlash的选择权值向量；b2m1向量的长度为m1>=0，m1是资源池中DDR存储器个数；b2m1向量中元素非1即0，1表示选择该DDR存储器，0表示拒绝选择该DDR存储器；b2m2向量的长度为m2>=0，m2是资源池中SDRAM存储器个数；b2m2向量中元素非1即0，1表示选择该SDRAM存储器，0表示拒绝选择该SDRAM存储器；b2m3向量的长度为m3>=0，m3是资源池中SPIFlash存储器个数；b2m3向量中元素非1即0，1表示选择该SPIFlash存储器，0表示拒绝选择该SPIFlash存储器；b2m4向量的长度为m4>=0，m4是资源池中NandFlash存储器个数；b2m4向量中元素非1即0，1表示选择该NandFlash存储器，0表示拒绝选择该NandFlash存储器；b2m5向量的长度为m5>=0，m5是资源池中NorFlash存储器个数；b2m5向量中元素非1即0，1表示选择该NorFlash存储器，0表示拒绝选择该NorFlash存储器；设C2=[ｃ2s1,ｃ2s2，ｃ2s3,ｃ2s4]，为第二个光通讯矩阵开关对于接口资源架构确定编程选择权值向量，其中ｃ2s1向量是对于SRIO高速接口的选择权值向量、ｃ2s2向量是对于PCIE高速接口的选择权值向量、ｃ2s3向量是对于1553接口的选择权值向量、ｃ2s4向量是对于RS422接口的选择权值向量；ｃ2s1向量的长度为s1>=0，s1是资源池中SRIO接口个数；ｃ2s1向量中元素非1即0，1表示选择该SRIO高速接口，0表示拒绝选择该SRIO该高速接口；ｃ2s2向量的长度为s2>=0，s2是资源池中PCIE高速接口个数；ｃ2s2向量中元素非1即0，1表示选择该PCIE高速接口，0表示拒绝选择该PCIE高速接口；ｃ2s3向量的长度为s3>=0，s3是资源池中1553接口个数；ｃ2s3向量中元素非1即0，1表示选择该1553接口，0表示拒绝选择该1553接口；ｃ2s4向量的长度为s4>=0，s4是资源池中RS422接口个数；ｃ2s4向量中元素非1即0，1表示选择该RS422接口，0表示拒绝选择该RS422接口；设A3=[ａ3n1,ａ3n2，ａ3n3,ａ3n4，ａ3n5,ａ3n6]，为第三个光通讯矩阵开关对于处理器资源架构确定编程选择权值向量，其中ａ3n1向量是对于异构多核处理器的选择权值向量、ａ3n2向量是对于专用单核处理器的选择权值向量、ａ3n3向量是对于神经网络处理器的选择权值向量、ａ3n4向量是对于GPU的选择权值向量、ａ3n5向量是对于类脑芯片的选择权值向量、ａ3n6向量是对于协处理器的选择权值向量；ａ3n1向量的长度为n1>=0，n1是资源池中异构多核处理器个数；ａ3n1向量中元素非1即0，1表示选择该异构多核处理器，0表示拒绝选择该异构多核处理器；ａ3n2向量的长度为n2>=0，n2是资源池中专用单核处理器个数；ａ3n2向量中元素非1即0，1表示选择该专用单核处理器，0表示拒绝选择该专用单核处理器；ａ3n3向量的长度为n3>=0，n3是资源池中神经网络处理器个数；ａ3n3向量中元素非1即0，1表示选择该神经网络处理器，0表示拒绝选择该神经网络处理器；ａ3n4向量的长度为n4>=0，n4是资源池中GPU个数；ａ3n4向量中元素非1即0，1表示选择该GPU，0表示拒绝选择该GPU；ａ3n5向量的长度为n5>=0，n5是资源池中类脑芯片个数；ａ3n5向量中元素非1即0，1表示选择该类脑芯片，0表示拒绝选择该类脑芯片；ａ3n6向量的长度为n6>=0，n6是资源池中协处理器个数；ａ3n6向量中元素非1即0，1表示选择该协处理器，0表示拒绝选择该协处理器；设B3=[b3m1,b3m2，b3m3,b3m4，b3m5]，为第三个光通讯矩阵开关对于存储器资源架构确定编程选择权值向量，其中b3m1向量是对于DDR存储器的选择权值向量、b3m2向量是对于SDRAM存储器的选择权值向量、b3m3向量是对于SPIFlash的选择权值向量、b3m4向量是对于NandFlash的选择权值向量、b3m5向量是对于NorFlash的选择权值向量；b3m1向量的长度为m1>=0，m1是资源池中DDR存储器个数；b3m1向量中元素非1即0，1表示选择该DDR存储器，0表示拒绝选择该DDR存储器；b3m2向量的长度为m2>=0，m2是资源池中SDRAM存储器个数；b3m2向量中元素非1即0，1表示选择该SDRAM存储器，0表示拒绝选择该SDRAM存储器；b3m3向量的长度为m3>=0，m3是资源池中SPIFlash存储器个数；b3m3向量中元素非1即0，1表示选择该SPIFlash存储器，0表示拒绝选择该SPIFlash存储器；b3m4向量的长度为m4>=0，m4是资源池中NandFlash存储器个数；b3m4向量中元素非1即0，1表示选择该NandFlash存储器，0表示拒绝选择该NandFlash存储器；b3m5向量的长度为m5>=0，m5是资源池中NorFlash存储器个数；b3m5向量中元素非1即0，1表示选择该NorFlash存储器，0表示拒绝选择该NorFlash存储器；设C3=[ｃ3s1,ｃ3s2，ｃ3s3,ｃ3s4]，为第三个光通讯矩阵开关对于接口资源架构确定编程选择权值向量，其中ｃ3s1向量是对于SRIO高速接口的选择权值向量、ｃ3s2向量是对于PCIE高速接口的选择权值向量、ｃ3s3向量是对于1553接口的选择权值向量、ｃ3s4向量是对于RS422接口的选择权值向量；ｃ3s1向量的长度为s1>=0，s1是资源池中SRIO高速接口个数；ｃ3s1向量中元素非1即0，1表示选择该SRIO高速接口，0表示拒绝选择该SRIO高速接口；ｃ3s2向量的长度为s2>=0，s2是资源池中PCIE高速接口个数；ｃ3s2向量中元素非1即0，1表示选择该PCIE高速接口，0表示拒绝选择该PCIE高速接口；ｃ3s3向量的长度为s3>=0，s3是资源池中1553接口个数；ｃ3s3向量中元素非1即0，1表示选择该1553接口，0表示拒绝选择该1553接口；ｃ3s4向量的长度为s4>=0，s4是资源池中RS422接口个数；ｃ3s4向量中元素非1即0，1表示选择该RS422接口，0表示拒绝选择该RS422接口；
S4、步骤S3完成后，通过软件方式设置任务定义硬件架构预置模型，在任务定义硬件架构预置模型中预装载四种典型的关联脉络模型，控制平台架构通过感知任务类型，通过中间件编程模型动态优化，配置网络参数，确定选用与当前任务匹配模型，四种典型的关联脉络模型具体为：
基于异构多核处理器并行阵列的关联脉络模型：
包括n个同构处理器，n>=1，每个处理器外接1个DDR存储器、一个NandFlash以及一片NorFlash，接口选择SRIO高速接口，架构模型是A1×N+B1×M+C1×S；A1=[ａ1n1,0，0,0，0,0]，其中ａ1n1=[X,0]，X的向量长度为n，X=[1,1,…,1],1<=n<=n1；当n=n1时ａ1n1每个元素都是1；B1=[b1m1,0，0,b1m4，b1m5]，其中b1m1=[Y,0],Y的向量长度为n，Y=[1,1,…,1],1<=n<=m1；当n=m1时b1m1每个元素都是1；b1m4=[W,0],W的向量长度为n，W=[1,1,…,1],1<=n<=m4；当n=m4时b1m4每个元素都是1；b1m5=[Q,0],Q的向量长度为n，Q=[1,1,…,1],1<=n<=m5；当n=m5时b1m5每个元素都是1；C1=[ｃ1s1,0，0,0]其中ｃ1s1=[H,0]，H的向量长度为n，H=[1,1,…,1],1<=n<=s1；当n=s1时ｃ1s1每个元素都是1；
典型高速处理航天嵌入式计算机体系结构特征的关联脉络模型：
包括1个异构多核处理器和1个算法加速协处理器；异构多核处理器外接1个DDR存储器、1个NandFlash以及1个NorFlash，接口选择1个SRIO高速接口；协处理器分别连接1个DDR存储器及1个SPIFlash存储器，接口连接1个SRIO高速接口以及1个422接口；其架构模型A1×N+B1×M+C1×S；A1=[ａ1n1,0，0,0，0,ａ1n6]，其中ａ1n1=[1,0,…,0]，ａ1n6=[1,0,…,0]；B1=[b1m1,0，b1m3,b1m4，b1m5]，其中b1m1=[1,1,0,…,0]，b1m3=[1,0,0,…,0]，b1m4=[1,0,0,…,0]，b1m5=[1,0,0,…,0]；C1=[ｃ1s1,0,0,ｃ1s4]，其中ｃ1s1=[1,1,0,…,0]，ｃ1s4=[1,0,0,…,0]；
典型航天三余度高可靠嵌入式计算机体系结构特征的关联脉络模型：
三个同构的专用单核处理器独立外接1个SDRAM以及1个NorFlash，对外接口独立选择1个RS422接口和1553接口；分别挂接在第一个、第二个和第三个光通讯矩阵开关上；架构模型是A1×N+B1×M+C1×S、A2×N+B2×M+C2×S、A3×N+B3×M+C3×S，A1=[0,ａ1n2,0,0，0,0]，ａ1n2=[1,0,…,0]；B1=[0,b1m2，0,0，b1m5]，其中b1m2=[1,0,…,0]，b1m5=[1,0,…,0]；C1=[0,0,ｃ1s3,ｃ1s4]，ｃ1s3=[1,0,…,0]，ｃ1s4=[1,0,…,0]；A2=[0,ａ2n2,0,0，0,0]，ａ2n2=[0,1,0,…,0]；B2=[0，b2m2，0,0，b2m5]，b2m2=[0,1,0,…,0]，b2m5=[0,1,0,…,0]；C2=[0,0,ｃ2s3,ｃ2s4]，ｃ2s3=[0,1,0,…,0],ｃ2s4=[0,1,0,…,0]；A3=[0,ａ3n2,0,0，0,0]，ａ3n2=[0,0,1,0,…,0]；B3=[0,b3m2,，0,0,b3m5]，其中b3m2=[0,0,1,0,…,0]，b3m5=[0,0,1,0,…,0]；C3=[0,0,ｃ3s3,ｃ3s4]，其中，ｃ3s3=[0,0,1,0,…,0]，ｃ3s4=[0,0,1,0,…,0]；
共享存储器高效计算嵌入式体系结构特征的关联脉络模型：
根据任务要求，异构多核处理器和专用算法协处理器在不同时刻共享同一存储器；第0时刻，1个异构多核处理器外接1个DDR存储器、1个NandFlash以及1个NorFlash，接口选择1个SRIO高速接口；当任务1处理完成；第1时刻，算法加速协处理器外接入上一时刻连接在异构多核处理器的DDR及1个SPIFlash存储器，接口选择1个SRIO高速接口；其架构模型是A1×N+B1×M+C1×S；第0时刻，A1=[ａ1n1,0,0,0，0,0]，其中ａ1n1=[1,0,…,0]；B1=[b1m1,0,0,b1m4，b1m5]，其中b1m1=[1,0,0,…,0]，b1m3=[1,0,0,…,0]，b1m4=[1,0,0,…,0]，b1m5=[1,0,0,…,0]；C1=[ｃ1s1,0,0,0]，其中ｃ1s1=[1,0,0,…,0]；第1时刻A1=[0,0,0,0，0,ａ1n6]，其中ａ1n6=[1,0,…,0]；B1=[b1m1,0,b1m3,0,0]，其中b1m1=[1,0,0,…,0]，b1m3=[1,0,0,…,0]；C1=[ｃ1s1,0,0,0]，其中ｃ1s1=[0,1,0,…,0]；
S5、确定步骤S4任务定义硬件架构预置模型，在使用过程中发生故障时，任务通过光通讯矩阵开关迁移至另一个光通讯矩阵开关，继续不间断执行控制任务，典型航天三余度高可靠嵌入式计算机体系结构特征的关联脉络模型具体为：三个同构的专用单核处理器独立外接1个SDRAM以及1个NorFlash，对外接口独立选择1个RS422接口和1553接口；分别挂接在第一个光通讯矩阵开关、第二个光通讯矩阵开关和第三个光通讯矩阵开关上；第一个网络链条的模型是A1×N+B1×M+C1×S，第二个网络链条的模型是A2×N+B2×M+C2×S，第三个网络链条的模型是A3×N+B3×M+C3×S。
2.根据权利要求1所述的动态关联脉络的控制平台架构设计方法，其特征在于，步骤S1中，处理器资源池包括弹上典型的处理器类型，异构多核处理器、专用单核处理器、神经网络处理器、GPU，支持类脑芯片及协处理器；存储器资源池包括DDR、SDRAM、SPIFlsah、NandFlash和NorFlash；接口资源池包括SRIO、PCIE、1553B以及RS422接口电路。
3.根据权利要求1所述的动态关联脉络的控制平台架构设计方法，其特征在于，步骤S5中，当处理器第一个网络链条中自检发现存储器M中的Mmi，i=1,2,3,4,5，存储出现问题；将任务迁移至第二个网络链条的模型A2×N+B2×M+C2×S，或将任务迁移至第三个网络链条的模型A2×N+B2×M+C2×S，；然后第一个网络链条切换网络并重构模型，重新构建处理器的存储器Mmj，j=1,2,3,4,5，其中mj不等于mi，最后通过光通讯矩阵开关将任务重新迁移到第一个网络链条，继续执行控制任务。
4.一种存储一个或多个程序的计算机可读存储介质，其特征在于，所述一个或多个程序包括指令，所述指令当由计算设备执行时，使得所述计算设备执行根据权利要求1至3所述的方法中的任一方法。
5.一种计算设备，其特征在于，包括：
一个或多个处理器、存储器，其中一个或多个程序存储在所述存储器中并被配置为所述一个或多个处理器执行，所述一个或多个程序包括用于执行根据权利要求1或2或3所述的方法中的任一方法的指令。
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