CN112104586A - 一种基于fpga的高速数传系统帧同步并行实现的方法 - Google Patents

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CN112104586A CN202011277788.2A CN202011277788A CN112104586A CN 112104586 A CN112104586 A CN 112104586A CN 202011277788 A CN202011277788 A CN 202011277788A CN 112104586 A CN112104586 A CN 112104586A
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Abstract

本发明公开一种基于FPGA的高速数传系统帧同步并行实现的方法，该方法与现有方法相比具有一定的优势，首先，在M&M算法中引入了一个步进因子d，以降低算法的计算复杂度，估计范围可变，估计精度损失小，其次，在一定的估计精度下，它的估计范围比Fitz算法大，因为它分离了估计范围和估计精度，避免了以牺牲估计范围为代价达到高估计精度的缺点；通过实验比较，该方法比M&M算法和Fitz算法更为灵活和适用。

Description

一种基于FPGA的高速数传系统帧同步并行实现的方法
技术领域
本发明涉及无线通信同步技术领域，尤其是一种基于FPGA的高速数传系统帧同步并行实现的方法。
背景技术
正交频分复用(OFDM)技术是一种特殊的多载波调制技术，由于可有效对抗多径衰落影响、频谱利用率高、容易实现、易于与其他多种接入方法结合使用等优点，受到了广泛的应用，是下一代移动通信的关键技术。不同于单载波系统，OFDM系统对同步技术的要求很高，因为同步错误引入的符号间干扰和子载波间干扰，会导致子载波间的正交性受到破坏，影响系统性能。因此，如非专利文献1所记载的需要对OFDM系统进行同步。
在正交频分复用（OFDM）系统中，帧同步主要用于确定OFDM信号帧是否到达接收端，标志信号帧的起始，也可以用于确定OFDM符号的起始位置。设计帧同步算法时，需要兼顾算法的准确度、复杂度、稳定性以及资源占用率。如非专利文献2—非专利文献10记载的，一般情况下，帧同步技术通常是利用前导码或者导频实现的，例如，在DVB系统中，有专门的导频用于系统同步和信道估计。而在移动WiMAX系统中，通常是在时域上利用前导码进行下行信道的同步算法设计。因此，本方法所考虑的高速数传帧同步算法也是基于时域导频设计。通过在时域设计一段专门的BPSK调制的帧头信号，通过在接收端连续不断地检测接收信号，判断何时收到OFDM帧。
在通常的OFDM系统中，帧同步算法的实现一般采用单路实现，具有设计简单、直观易实现的优点。但是在本方法涉及的高速数传系统中，系统采样率高达几GHz，现有硬件和软件都无法通过单路实现，因此，需要进行多路并行设计。OFDM系统帧同步算法的多路并行设计主要需要解决本地序列与接收信号之间的逐样点并行相关运算、各路运行数据的缓存交换、并行峰值搜索、各并行支路之间的时序统一设计、降低硬件资源消耗和计算延时等问题。
FPGA是一种可以编程修改的数字电路芯片，芯片内部集成度较高，可以完成极其复杂的高速高密度的数字电路设计。该芯片内部资源较为丰富，各种结构可配置和连接，适合于并行输入输出结构，被广泛应用于各种信号处理领域，如非专利文献11所记载的。
在先技术文献
非专利文献
非专利文献1 胡登鹏．OFDM系统中的非数据辅助同步及PAPR抑制技术研究[D]．湖南：国防科学技术大学，2010．
非专利文献2 Kim ES， Park SK. Hybrid synchronization scheme formulticarrier communication systems[J] ．Journal of Electromagnetic Engineeringand Science ，2012， 12(3):223-225.
非专利文献3 Schmidl M， Cox DC. Robust frequency and timingsynchronization for OFDM[J]. IEEE Transactions on Communications， 1997，45(12):1613-1621.
非专利文献4 Abdzadeh-Ziabari H， Shayesteh MG. Robust timing and frequencysynchronization for OFDM systems[J]. IEEE Transactions on VehicularTechnology， 2011，60(8):3646-3656.
非专利文献5 Kang Y， Kim S， Ahn D， etal. Timing estimation for OFDMsystems by using a correlation sequence of preamble[J]. IEEE Transactions onConsumer Electronics， 2008，54(4):1600-1608.
非专利文献6Choi J， Lee J， Zhao Q， etal. Joint ML estimation of frametiming and carrier frequency offset for OFDM systems employing time domainrepeated preamble[J]. IEEE Transactions on Wireless Communications，2010，9(1):311-317.
非专利文献7 Hsieh H， Wu W. Maximum likelihood timing and carrierfrequency offset estimation for OFDM systems with periodic preambles[J].IEEETransactions on Vehicular Technology，2009，58(8):4224-4237.
非专利文献8 Atallah LN， Siala M. Performance study of a reducedcomplexity time synchronization approach for OFDM systems[C]//Proceeding ofthe ３rd International Conference on Communications and Networking， 2012:1-5.
非专利文献9 Ruan M， Reed MC， Shi Z. Training symbol based coarse timingsynchronization in OFDM systems[J]. IEEE Transactions on WirelessCommunications， 2009， 8(5):2558-2569.
非专利文献10 Abdzadeh‐Ziabari H， Shayesteh MG. Sufficient statistics，classification， and a novel approach for frame detection in OFDM systems[J].IEEE Transactions on Vehicular Technology， 2013， 62(6):2481-2495.
非专利文献11 王江宏， 蔡海宁， 颜远等. Intel FPGA/CPLD设计[M]. 北京：人民邮电出版社， 2017。
发明内容
为解决现有技术中的技术问题，本发明提供了一种基于FPGA的高速数传系统帧同步并行实现的方法。
本发明的技术方案为：一种基于FPGA的高速数传系统帧同步并行实现的方法，包括以下步骤：
S1 分别设置接收信号寄存器、
Figure DEST_PATH_IMAGE001
路数据的幅度平方和寄存器，长度分别为
Figure DEST_PATH_IMAGE002
和K，其中N为信号的相关长度，为正整数，K表示求幅度平方和寄存器的长度，为正整数；
S2 当前时钟
Figure DEST_PATH_IMAGE003
输入
Figure DEST_PATH_IMAGE004
个样点，求当前时钟
Figure 796124DEST_PATH_IMAGE003
下的
Figure 431373DEST_PATH_IMAGE004
路数据的幅度平方和
Figure DEST_PATH_IMAGE005
、相关窗内的能量估计值
Figure DEST_PATH_IMAGE006
，得到当前时钟的信号能量门限
Figure DEST_PATH_IMAGE007
，更新接收信号寄存器、幅度平方和寄存器；
S3 根据本地存储序列按
Figure 73095DEST_PATH_IMAGE004
条并行支路通过相位旋转和累加分别计算互相关函数
Figure DEST_PATH_IMAGE008
，
Figure DEST_PATH_IMAGE009
表示
Figure 124096DEST_PATH_IMAGE004
路中的第
Figure 407310DEST_PATH_IMAGE009
路，取值范围为
Figure DEST_PATH_IMAGE010
，其中第
Figure 167456DEST_PATH_IMAGE009
条支路的输入信号在信号寄存器中的下标区间为
Figure DEST_PATH_IMAGE011
，并比较
Figure 621440DEST_PATH_IMAGE004
条支路求得的
Figure 289181DEST_PATH_IMAGE008
，得到其中的最大值，将最大值与门限
Figure DEST_PATH_IMAGE012
比较，若大于门限
Figure 145011DEST_PATH_IMAGE012
，则转入S4；否则转S2等待下一时钟信号输入；
S4 将信号到来标志设为1，标记当前时钟第
Figure 607216DEST_PATH_IMAGE009
个样点为帧起始点，完成同步。
优选地，
Figure 830387DEST_PATH_IMAGE004
路数据的幅度平方和
Figure 36240DEST_PATH_IMAGE005
的表示公式为：
Figure DEST_PATH_IMAGE013
，其中n表示求各取值时的下标，为0到M-1之间的整数。
优选地，所述能量估计值
Figure DEST_PATH_IMAGE014
的表示公式为：
Figure DEST_PATH_IMAGE015
。
优选地，所述门限
Figure DEST_PATH_IMAGE016
将能量估计值
Figure 405298DEST_PATH_IMAGE014
右移三位位即得到信号到达的门限值，即为
Figure DEST_PATH_IMAGE017
。
优选地，所述互相关函数
Figure 772826DEST_PATH_IMAGE008
的表达公式为：
Figure DEST_PATH_IMAGE018
。
优选地，所述
Figure 201402DEST_PATH_IMAGE004
路为8路。
与现有技术相比，本发明具有如下有益效果：
该方法一是通过对高速数传系统帧同步相关函数的计算表达式进行分析，利用多路相位旋转及累加方法，设计实现了一种传输速率为6 Gbit/s的高速数传系统帧同步方法，降低了实现复杂度和计算延时。
二是通过对信号到达时相关函数输出值进行分析，得到了一种基于观察内信号实时能量的门限确定方法，该方法通过对信号实时能量进行右移实现，兼顾了检测概率及误检概率，并具有实现简单的特点。
附图说明
图1为系统的数据帧结构；
图2为接收信号帧同步处理实现流程。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明的描述中，需要理解的是，术语中“前”、“后”、 “左”、“右”、“上”、“下”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了方便描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位，以特定的方位构造和操作，因此不能理解为对本发明的限制，本发明中各实施例的技术方案可进行组合，实施例中的技术特征亦可进行组合形成新的技术方案。
请参阅附图1至图2所示，本发明提供如下技术方案：一种基于FPGA的高速数传系统帧同步并行实现的方法，包括以下步骤：
S1 分别设置接收信号寄存器、
Figure DEST_PATH_IMAGE019
路数据的幅度平方和寄存器，长度分别为
Figure DEST_PATH_IMAGE020
和K，其中N为信号的相关长度，为正整数，K表示求幅度平方和寄存器的长度，为正整数；
S2 当前时钟
Figure DEST_PATH_IMAGE021
输入
Figure DEST_PATH_IMAGE022
个样点，求当前时钟
Figure 70001DEST_PATH_IMAGE021
下的
Figure 182313DEST_PATH_IMAGE022
路数据的幅度平方和
Figure DEST_PATH_IMAGE023
、相关窗内的能量估计值
Figure DEST_PATH_IMAGE024
，得到当前时钟的信号能量门限
Figure DEST_PATH_IMAGE025
，更新接收信号寄存器、幅度平方和寄存器；
S3 根据本地存储序列按
Figure 645043DEST_PATH_IMAGE022
条并行支路通过相位旋转和累加分别计算互相关函数
Figure DEST_PATH_IMAGE026
，
Figure DEST_PATH_IMAGE027
表示
Figure 764178DEST_PATH_IMAGE022
路中的第
Figure 311834DEST_PATH_IMAGE027
路，取值范围为
Figure DEST_PATH_IMAGE028
，其中第
Figure 996762DEST_PATH_IMAGE027
条支路的输入信号在信号寄存器中的下标区间为
Figure DEST_PATH_IMAGE029
，并比较
Figure 706092DEST_PATH_IMAGE022
条支路求得的
Figure 125572DEST_PATH_IMAGE026
，得到其中的最大值，将最大值与门限
Figure DEST_PATH_IMAGE030
比较，若大于门限
Figure 195028DEST_PATH_IMAGE030
，则转入S4；否则转S2等待下一时钟信号输入；
S4 将信号到来标志设为1，标记当前时钟第
Figure 16353DEST_PATH_IMAGE027
个样点为帧起始点，完成同步。
进一步，
Figure 427743DEST_PATH_IMAGE022
路数据的幅度平方和
Figure 598435DEST_PATH_IMAGE023
的表示公式为：
Figure DEST_PATH_IMAGE031
，其中n表示求各取值时的下标，为0到M-1之间的整数。
进一步，能量估计值
Figure DEST_PATH_IMAGE032
的表示公式为：
Figure DEST_PATH_IMAGE033
。
进一步，门限
Figure DEST_PATH_IMAGE034
将能量估计值
Figure 612528DEST_PATH_IMAGE032
右移三位位即得到信号到达的门限值，即为
Figure DEST_PATH_IMAGE035
。
进一步，互相关函数
Figure 22780DEST_PATH_IMAGE026
的表达公式为：
Figure DEST_PATH_IMAGE036
。
进一步，
Figure 323181DEST_PATH_IMAGE022
路为8路。
实施例1
系统最高数据传输速率为6 Gbit/s，AD的采样率为2.6 GHz，由8路并行输出，每路时钟为325 MHz。高速数据传输系统的帧格式如附图1所示，包括帧头和数据两部分。数据部分采用QPSK或64QAM的OFDM调制，1帧中共有15个OFDM符号，每个符号包含1024个子载波，CP长度为1/32符号长度。
经过正交下变频及滤波处理后，按每个子载波一个样点进行抽取，帧头一共1056个样点。采用BPSK单载波调制，长度与1个OFDM符号长度相同。设计接收信号寄存器长度为1063，8路信号幅度平方和的寄存器长度为132。
接收信号进行帧同步处理的实现流程如附图2所示。当第
Figure DEST_PATH_IMAGE037
个时钟AD采集数据后，分别进行信号到达门限计算和8路信号的接收相关函数计算。
计算信号到达门限时，首先计算并行输入的8个信号幅度平方和，并将该计算结果存储至寄存器，然后读取前第132个时钟的输入信号平方和结果及上一时钟的信号能量值
Figure DEST_PATH_IMAGE038
，计算当前时钟观察窗内的信号能量值
Figure DEST_PATH_IMAGE039
，通过将
Figure 107466DEST_PATH_IMAGE039
右移3位得到信号到达的判决门限
Figure DEST_PATH_IMAGE040
。
同时，将接收信号寄存器中原来的接收信号由0~1055位置存储至8~1063位置，新接收的8路信号存入接收信号寄存器0~7位置。然后将第0~1055个样点送入第1路根据本地存储数据序列进行相位旋转并累加求和得到该路的相关值，将第1~1056个样点送入第2路根据本地存储数据进行相位旋转并累加求和得到该路的相关值，同理，分别得到8路并行支路的相关值。然后将这8个值进行比较，得到最大值，然后与门限值进行比较，若超过门限，则将信号帧头标志置1，所对应的支路为信号对应起始样点。否则，将信号帧头标志置0，等待下一时钟接收信号，进行下一次检测。
本发明的原理及过程：
数据在传输时需要按帧结构进行组帧，假设高速数传系统发射端采用的系统帧结构中包括帧头和数据，帧头为采用BPSK或QPSK等调制的单载波信号，且固定传输已知的编码序列。帧同步通过采用与本地已知序列相关进行相关，再搜索相关函数输出的最大值来完成。
设接收信号为
Figure DEST_PATH_IMAGE041
，本地信号为
Figure DEST_PATH_IMAGE042
，则相关长度为
Figure DEST_PATH_IMAGE043
时的单路互相关函数表示式可表示为
Figure DEST_PATH_IMAGE044
其中
Figure DEST_PATH_IMAGE045
表示
Figure 380709DEST_PATH_IMAGE042
的共轭，
Figure DEST_PATH_IMAGE046
表示对
Figure DEST_PATH_IMAGE047
求均值。当
Figure 848730DEST_PATH_IMAGE004
路并行时，
Figure DEST_PATH_IMAGE048
，其中
Figure DEST_PATH_IMAGE049
表示第
Figure 523294DEST_PATH_IMAGE049
个时钟，
Figure 653930DEST_PATH_IMAGE009
表示
Figure 416350DEST_PATH_IMAGE004
路中的第
Figure 66774DEST_PATH_IMAGE009
路，取值范围为
Figure DEST_PATH_IMAGE050
。设
Figure 180748DEST_PATH_IMAGE043
是
Figure 549412DEST_PATH_IMAGE004
的
Figure DEST_PATH_IMAGE051
倍，则互相关函数变为
Figure DEST_PATH_IMAGE052
Figure DEST_PATH_IMAGE053
由上式，先分别将
Figure 240157DEST_PATH_IMAGE004
路的相关结果计算出来，再将各支路的结果相加得到总的相关函数值，然后将存储器中存储的信号值进行更新，准备下一时钟的计算。可以看出，输入一个样点总共需要进行
Figure 10667DEST_PATH_IMAGE043
次的复数乘法和
Figure DEST_PATH_IMAGE054
次复数加法，才能得到一个相关值。当帧头信号为BPSK或QPSK调制的单载波信号时，可以进一步将复数乘法简化为对信号的实部或虚部分别进行正负操作实现，以减小资源消耗。
不妨设帧头信号为BPSK，
Figure 558191DEST_PATH_IMAGE042
为实信号，每个采样点的取值只有
Figure DEST_PATH_IMAGE055
和
Figure DEST_PATH_IMAGE056
两种情况，
Figure DEST_PATH_IMAGE057
为信号的幅度，设为1。此时复数乘法运算可表示为
Figure DEST_PATH_IMAGE058
该过程相当于根据本地信号对接收信号进行相位旋转，因此相关函数的复数乘法计算变为了相位旋转，可直接通过条件判断在1个时钟即可实现。因此，计算一个样点的相关函数的运算量变为了进行
Figure 538786DEST_PATH_IMAGE043
次的相位旋转和
Figure 377429DEST_PATH_IMAGE054
次复数加法，大大减小了资源消耗，减少了计算延时。
得到相关函数值后，将进行过门限的最大值搜索，以判定信号到达及开始符号的位置。由于每个时钟周期有
Figure 736866DEST_PATH_IMAGE004
路数据输入，所以将得到
Figure 254959DEST_PATH_IMAGE004
路相关函数计算值，所以首先需要对这
Figure 332637DEST_PATH_IMAGE004
路的输出结果进行比较，保留其中的最大值，并判断是否超过信号到达门限
Figure DEST_PATH_IMAGE059
。若最大值超过门限
Figure DEST_PATH_IMAGE060
，则判定信号到来，其中最大值所对应的支路和样点即为数据帧的起始位置，完成帧同步，否则进行下一时钟数据运算。
下面将对信号到达门限
Figure DEST_PATH_IMAGE061
的取值进行说明，信号到达门限可以设为该段接收信号的能量
Figure DEST_PATH_IMAGE062
乘于一个序数
Figure DEST_PATH_IMAGE063
后的值，即
Figure DEST_PATH_IMAGE064
当帧头到来时，将得到相关峰值，该峰值大小为相关窗长度内所有样点的能量和，而当不是帧头信号时，相关运算将使信号值累加，得到零均值的随机数，该随机数的大小将与信噪比相关，当信噪比较大时，该值远远小于能量和，当信噪比较小时，该值可能大于信号的能量值，可能出现误判。
Figure 20976DEST_PATH_IMAGE063
不同取值且不同信噪比时帧头的检测概率及误检概率仿真结果分别如表1和表2所示，其中每种取值和信噪比下仿真5000次。可以看出，
Figure 500499DEST_PATH_IMAGE063
取值越大，可以使检测概率降低，但是越小，会增加误检概率。综合实现难易情况考虑，设门限序数
Figure DEST_PATH_IMAGE065
，可以通过右移3位来实现序数与能量值的相乘。
表1 不同取值时帧头的检测概率
Figure DEST_PATH_IMAGE067
表2 不同取值时帧头的误检概率
Figure DEST_PATH_IMAGE069
相关窗内的信号能量值通过滑动计算进行估计，对于每个时钟周期的
Figure DEST_PATH_IMAGE070
路
数据输入，能量值的估计式为
Figure DEST_PATH_IMAGE071
其中
Figure DEST_PATH_IMAGE072
为当前
Figure 912196DEST_PATH_IMAGE070
路数据的幅度平方和，表达式为
Figure DEST_PATH_IMAGE073
通过先计算当前
Figure 195278DEST_PATH_IMAGE070
路数据的幅度平方和
Figure DEST_PATH_IMAGE074
，再减去其前面第
Figure DEST_PATH_IMAGE075
次输入的
Figure 562675DEST_PATH_IMAGE070
路数据幅度平方和
Figure DEST_PATH_IMAGE076
，将结果加入上一时钟的
Figure DEST_PATH_IMAGE077
，即得到当前时钟下的信号能量估计值
Figure DEST_PATH_IMAGE078
，然后将该能量值右移一位即得到信号到达的门限值
Figure DEST_PATH_IMAGE079
。
尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同物限定。

Claims (6)

1.一种基于FPGA的高速数传系统帧同步并行实现的方法，其特征在于，包括以下步骤：
S1 分别设置接收信号寄存器、
Figure 159931DEST_PATH_IMAGE001
路数据的幅度平方和寄存器，长度分别为
Figure 239883DEST_PATH_IMAGE002
和K，其中N为信号的相关长度，为正整数，K表示求幅度平方和寄存器的长度，为正整数；
S2 当前时钟
Figure 875395DEST_PATH_IMAGE003
输入
Figure 673586DEST_PATH_IMAGE004
个样点，求当前时钟
Figure 138066DEST_PATH_IMAGE003
下的
Figure 72524DEST_PATH_IMAGE004
路数据的幅度平方和
Figure 613358DEST_PATH_IMAGE005
、相关窗内的能量估计值
Figure 633266DEST_PATH_IMAGE006
，得到当前时钟的信号能量门限
Figure 901437DEST_PATH_IMAGE007
，更新接收信号寄存器、幅度平方和寄存器；
S3 根据本地存储序列按
Figure 955980DEST_PATH_IMAGE004
条并行支路通过相位旋转和累加分别计算互相关函数
Figure 399207DEST_PATH_IMAGE008
，
Figure 171990DEST_PATH_IMAGE009
表示
Figure 243852DEST_PATH_IMAGE004
路中的第
Figure 152902DEST_PATH_IMAGE009
路，取值范围为
Figure 19227DEST_PATH_IMAGE010
，其中第
Figure 764460DEST_PATH_IMAGE009
条支路的输入信号在信号寄存器中的下标区间为
Figure 374433DEST_PATH_IMAGE011
，并比较
Figure 403569DEST_PATH_IMAGE004
条支路求得的
Figure 440795DEST_PATH_IMAGE008
，得到其中的最大值，将最大值与门限
Figure 922592DEST_PATH_IMAGE012
比较，若大于门限
Figure 86988DEST_PATH_IMAGE012
，则转入S4；否则转S2等待下一时钟信号输入；
S4 将信号到来标志设为1，标记当前时钟第
Figure 705051DEST_PATH_IMAGE009
个样点为帧起始点，完成同步。
2.根据权利要求1所述的一种基于FPGA的高速数传系统帧同步并行实现的方法，其特征在于，所述
Figure 913179DEST_PATH_IMAGE004
路数据的幅度平方和
Figure 882272DEST_PATH_IMAGE005
的表示公式为：
Figure 834047DEST_PATH_IMAGE013
，其中n表示求各取值时的下标，为0到M-1之间的整数。
3.根据权利要求2所述的一种基于FPGA的高速数传系统帧同步并行实现的方法，其特征在于，所述能量估计值
Figure 322928DEST_PATH_IMAGE014
的表示公式为：
Figure 701957DEST_PATH_IMAGE015
。
4.根据权利要求3所述的一种基于FPGA的高速数传系统帧同步并行实现的方法，其特征在于，所述门限
Figure 158346DEST_PATH_IMAGE016
将能量估计值
Figure 913813DEST_PATH_IMAGE014
右移三位位即得到信号到达的门限值，即为
Figure 506468DEST_PATH_IMAGE017
。
5.根据权利要求1所述的一种基于FPGA的高速数传系统帧同步并行实现的方法，其特征在于，所述互相关函数
Figure 69780DEST_PATH_IMAGE008
的表达公式为：
Figure 747886DEST_PATH_IMAGE018
。
6.根据权利要求1所述的一种基于FPGA的高速数传系统帧同步并行实现的方法，其特征在于，所述
Figure 307043DEST_PATH_IMAGE004
路为8路。
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