CN112019322A - 密码流生成方法及其装置 - Google Patents

Abstract

本申请实施例提供一种密码流生成方法及其装置，其中方法包括：确定时刻t下M个寄存器单元存储的M个数值，以及时刻t下指针所指的第一寄存器单元；一个寄存器单元存储一个数值，M为正整数；从M个数值中获取N个连续的数值，N为正整数，M>N；根据N个连续的数值并行计算得到更新参数，根据更新参数计算得到N*个更新数值，N*为正整数，N*≤N；根据第一寄存器单元、指针的移动方向以及N*个数值，对M个寄存器单元中的N*个寄存器单元的数值进行更新；根据更新后的M个寄存器单元存储的M个数值生成并输出N*个密码流。采用本申请实施例，可有效缩短ZUC‑256算法的耗时。

Description

密码流生成方法及其装置

技术领域

本申请实施例涉及通信技术中的加密技术领域，具体涉及一种密码流生成方法及其装置。

背景技术

祖冲之(ZUC)算法是中国科学院自主研发设计的流密码算法，也是长期演进(longterm evolution，LTE)标准空中接口(简称空口)所确定的三大安全算法之一，可用于加解密和/或完整性保护。在第五代(5^th-generation，5G)移动通信标准中，继续采用ZUC算法作为空口安全算法。

ZUC算法的工作流程包括初始化阶段和密钥流生成阶段，每个阶段包括线性反馈移位寄存器(linear feedback shift register，LFSR)、比特重组(bit reorganization，BR)和有限状态机(finite state machine，FSM)函数。其中，LFSR由16个31比特的寄存器单元构成，根据初始密钥和初始向量进行位拼接得到这16个寄存器单元的初始数值，在更新LFSR时，这16个寄存器单元的数值进行移位。BR用于从LFSR中抽取一些存储内容，拼接成4个32比特的字，用于FSM函数的输入以及密钥流的输出处理。FSM函数是一个非线性函数，包括2个32比特的字，这两个字作为FSM函数的记忆单元。

中国科学院于2018年公开了ZUC-256算法以及ZUC-256算法的参考代码，以满足5G的应用环境需求。ZUC-256算法采用256比特的初始密钥和184比特的初始向量进行位拼接得到16个寄存器单元的初始数值，在初始化阶段进行32+1轮操作，在密钥流生成阶段，每次输出一个32比特的密钥流。

虽然目前的ZUC-256算法可以满足5G应用环境需求，但是存在耗时较长的弊端。因此，如何缩短ZUC-256算法的耗时是亟待解决的技术问题。

发明内容

本申请实施例提供一种密码流生成方法及其装置，可有效缩短ZUC-256算法的耗时。

本申请实施例第一方面提供一种密码流生成方法，包括：

确定时刻t下M个寄存器单元存储的M个数值，以及时刻t下指针所指的第一寄存器单元；一个寄存器单元存储一个数值，M为正整数；

从M个数值中获取N个连续的数值，N为正整数，M>N；

根据N个连续的数值并行计算得到更新参数，根据更新参数计算得到N*个更新数值，N*为正整数，N*≤N；

根据第一寄存器单元、指针的移动方向以及N*个数值，对M个寄存器单元中的N*个寄存器单元的数值进行更新；

根据更新后的M个寄存器单元存储的M个数值生成并输出N*个密码流。

本申请实施例第一方面，采用指针、并行计算得到更新参数，以及输出N*个密码流，可有效缩短ZUC-256算法的耗时。

其中，上述时刻t下的M个寄存器单元存储的M个数值为{s_t+M-1,...,s_t+1,s_t}，N个连续的数值为{s_t+N-1,...,s_t+1,s_t}。由于本申请实施例对ZUC-256算法进行改进，因此M＝16，N＝8，N*＝N/2＝4。

其中，N*个更新数值包括s_t+M，s_t+M+1，s_t+M+2和s_t+M+3。s_t+M为时刻t+1生成的更新数值，s_t+M+1为时刻t+2生成的更新数值，s_t+M+2为时刻t+3生成的更新数值，s_t+M+3为时刻t+4生成的更新数值。

在一种可能的实现方式中，上述更新参数包括第一更新参数、第二更新参数、第三更新参数和第四更新参数；根据N个连续的数值并行计算得到更新参数时，具体包括：

根据N个连续的数值中s_t+i和s_t+i+4，t≤i≤t+3，并行计算得到第一更新参数、第二更新参数、第三更新参数以及第四更新参数；

其中，第一更新参数对应于i＝t，第二更新参数对应于i＝t+1，第三更新参数对应于i＝t+2，第四更新参数对应于i＝t+3。

可以理解的是，四个更新参数是同时计算得到的，这样可缩短生成更新数值的时间。

在一种可能的实现方式中，根据更新参数计算得到N*个更新数值，具体包括：根据第一更新参数计算得到s_t+M；根据第二更新参数计算得到s_t+M+1；根据第三更新参数计算得到s_t+M+2；根据第四更新参数计算得到s_t+M+3。

在一种可能的实现方式中，采用64位寄存器，根据第一更新参数计算得到s_t+M。同理，通过该64位寄存器计算得到其他更新参数。采用64位寄存器计算得到更新参数，可避免得到更新参数时的溢出保护时延。

在一种可能的实现方式中，根据第一寄存器单元、指针的移动方向以及N*个数值，对M个寄存器单元中的N*个寄存器单元的数值进行更新，具体包括：在时刻t+1，根据指针的移动方向将指针从第一寄存器单元移动至第二寄存器单元，并将第二寄存器单元存储的数值更新为s_t+M，第二寄存器单元的位置与第一寄存器单元的位置在指针的移动方向上相邻；在时刻t+2，根据指针的移动方向将指针从第二寄存器单元移动至第三寄存器单元，并将第三寄存器单元存储的数值更新为s_t+M+1，第三寄存器单元的位置与第二寄存器单元的位置在指针的移动方向上相邻；在时刻t+3，根据指针的移动方向将指针从第三寄存器单元移动至第四寄存器单元，并将第四寄存器单元存储的数值更新为s_t+M+2，第四寄存器单元的位置与第三寄存器单元的位置在指针的移动方向上相邻；在时刻t+4，根据指针的移动方向将指针从第四寄存器单元移动至第五寄存器单元，并将第五寄存器单元存储的数值更新为s_t+M+3，第五寄存器单元的位置与第四寄存器单元的位置在指针的移动方向上相邻。该种方式下，先移动指针，再对指针所指的寄存器单元的数值进行更新。

在一种可能的实现方式中，根据第一寄存器单元的位置、指针的移动方向以及N*个数值，对M个寄存器单元中的N*个寄存器单元的数值进行更新，具体包括：在时刻t+1，将第一寄存器单元存储的数值更新为s_t+M，并根据指针的移动方向将指针从第一寄存器单元移动至第二寄存器单元，第二寄存器单元的位置与第一寄存器单元的位置在指针的移动方向上相邻；在时刻t+2，将第二寄存器单元存储的数值更新为s_t+M+1，并根据指针的移动方向将指针从第二寄存器单元移动至第三寄存器单元，第三寄存器单元的位置与第二寄存器单元的位置在指针的移动方向上相邻；在时刻t+3，将第三寄存器单元存储的数值更新为s_t+M+2，并根据指针的移动方向将指针从第三寄存器单元移动至第四寄存器单元，第四寄存器单元的位置与第三寄存器单元的位置在指针的移动方向上相邻；在时刻t+4，将第四寄存器单元存储的数值更新为s_t+M+3，并根据指针的移动方向将指针从第四寄存器单元移动至第五寄存器单元，第五寄存器单元的位置与第四寄存器单元的位置在指针的移动方向上相邻。该种方式下，先对指针所指的寄存器单元的数值进行更新，再移动指针。

上述两种方式，采用指针，可避免ZUC-256算法中进行16个数值的搬移，避免拷贝开销。

在一种可能的实现方式中，根据更新后的M个寄存器单元存储的M个数值生成并输出N*个密码流，具体包括：根据更新后的M个寄存器单元存储的M个数值，生成四组比特重组字；根据四组比特重组字以及S数组生成四组记忆单元；根据四组记忆单元以及四组比特重组字生成并输出四个密码流。一次输出四个密码流，可加快密码流的输出速度，以便快速开启与明文加密。

在一种可能的实现方式中，S数组为在数组S₀和数组S₁的基础上进行移位后得到的，具体的S数组包括数组S_1-0、数组S_0-8、数组S_1-16和数组S_0-24，数组S_1-0表示在数组S₁的基础上移0位，数组S_0-8表示在数组S₀的基础上移8位，数组S_1-16表示在数组S₁的基础上移16位，数组S_0-24表示在数组S₀的基础上移24位。对数组提前移位，可避免数组访问指令开销。

本申请实施例第二方面提供一种密码流生成装置，该装置包括线性反馈移位寄存器和密码流生成器；

线性反馈移位寄存器，用于确定时刻t下M个寄存器单元存储的M个数值，以及时刻t下指针所指的第一寄存器单元；一个寄存器单元存储一个数值，M为正整数；从M个数值中获取N个连续的数值，N为正整数，M>N；根据N个连续的数值并行计算得到更新参数，根据更新参数计算得到N*个更新数值，N*为正整数，N*≤N；根据第一寄存器单元、指针的移动方向以及N*个数值，对M个寄存器单元中的N*个寄存器单元的数值进行更新；

密码流生成器，用于根据更新后的M个寄存器单元存储的M个数值生成并输出N*个密码流。

采用第二方面提供的密码流生成装置，可以有效缩短ZUC-256算法的耗时。

其中，时刻t下的M个寄存器单元存储的M个数值为{s_t+M-1,...,s_t+1,s_t}，N个连续的数值为{s_t+N-1,...,s_t+1,s_t}。M＝16，N＝8，N*＝N/2＝4。N*个更新数值包括s_t+M，s_t+M+1，s_t+M+2和s_t+M+3。

在一种可能的实现方式中，更新参数包括第一更新参数、第二更新参数、第三更新参数和第四更新参数；线性反馈移位寄存器，具体用于根据N个连续的数值中s_t+i和s_t+i+4，t≤i≤t+3，并行计算得到第一更新参数、第二更新参数、第三更新参数以及第四更新参数；

其中，第一更新参数对应于i＝t，第二更新参数对应于i＝t+1，第三更新参数对应于i＝t+2，第四更新参数对应于i＝t+3。

在一种可能的实现方式中，线性反馈移位寄存器，具体用于根据第一更新参数计算得到s_t+M；根据第二更新参数计算得到s_t+M+1；根据第三更新参数计算得到s_t+M+2；根据第四更新参数计算得到s_t+M+3。

在一种可能的实现方式中，线性反馈移位寄存器，具体用于采用64位寄存器，根据第一更新参数计算得到s_t+M。

在一种可能的实现方式中，线性反馈移位寄存器，具体用于在时刻t+1，根据指针的移动方向将指针从第一寄存器单元移动至第二寄存器单元，并将第二寄存器单元存储的数值更新为s_t+M，第二寄存器单元的位置与第一寄存器单元的位置在指针的移动方向上相邻；在时刻t+2，根据指针的移动方向将指针从第二寄存器单元移动至第三寄存器单元，并将第三寄存器单元存储的数值更新为s_t+M+1，第三寄存器单元的位置与第二寄存器单元的位置在指针的移动方向上相邻；在时刻t+3，根据指针的移动方向将指针从第三寄存器单元移动至第四寄存器单元，并将第四寄存器单元存储的数值更新为s_t+M+2，第四寄存器单元的位置与第三寄存器单元的位置在指针的移动方向上相邻；在时刻t+4，根据指针的移动方向将指针从第四寄存器单元移动至第五寄存器单元，并将第五寄存器单元存储的数值更新为s_t+M+3，第五寄存器单元的位置与第四寄存器单元的位置在指针的移动方向上相邻。

在一种可能的实现方式中，线性反馈移位寄存器，具体用于在时刻t+1，将第一寄存器单元存储的数值更新为s_t+M，并根据指针的移动方向将指针从第一寄存器单元移动至第二寄存器单元，第二寄存器单元的位置与第一寄存器单元的位置在指针的移动方向上相邻；在时刻t+2，将第二寄存器单元存储的数值更新为s_t+M+1，并根据指针的移动方向将指针从第二寄存器单元移动至第三寄存器单元，第三寄存器单元的位置与第二寄存器单元的位置在指针的移动方向上相邻；在时刻t+3，将第三寄存器单元存储的数值更新为s_t+M+2，并根据指针的移动方向将指针从第三寄存器单元移动至第四寄存器单元，第四寄存器单元的位置与第三寄存器单元的位置在指针的移动方向上相邻；在时刻t+4，将第四寄存器单元存储的数值更新为s_t+M+3，并根据指针的移动方向将指针从第四寄存器单元移动至第五寄存器单元，第五寄存器单元的位置与第四寄存器单元的位置在指针的移动方向上相邻。

在一种可能的实现方式中，密码流生成器包括比特重组、有限状态机和输出接口；

比特重组，用于根据更新后的M个寄存器单元存储的M个数值，生成四组比特重组字；

有限状态机，用于根据四组比特重组字以及S盒生成四组记忆单元；根据四组记忆单元以及四组比特重组字生成四个密码流；

输出接口，用于输出四个密码流。

在一种可能的实现方式中，S数组为在数组S₀和数组S₁的基础上进行移位后得到的，具体的S数组包括数组S_1-0、数组S_0-8、数组S_1-16和数组S_0-24，数组S_1-0表示在数组S₁的基础上移0位，数组S_0-8表示在数组S₀的基础上移8位，数组S_1-16表示在数组S₁的基础上移16位，数组S_0-24表示在数组S₀的基础上移24位。

本申请实施例第三方面提供一种密码流生成装置，该密码流生成装置具有实现第一方面提供方法的功能。所述功能可以通过硬件实现，也可以通过硬件执行相应的软件实现。所述硬件或软件包括一个或多个与上述功能相对应的模块。

在一种可能的实现方式中，该密码流生成装置包括处理模块和接口模块，处理模块，用于确定时刻t下M个寄存器单元存储的M个数值，以及时刻t下指针所指的第一寄存器单元；一个寄存器单元存储一个数值，M为正整数；从M个数值中获取N个连续的数值，N为正整数，M>N；根据N个连续的数值并行计算得到更新参数，根据更新参数计算得到N*个更新数值，N*为正整数，N*≤N；根据第一寄存器单元、指针的移动方向以及N*个数值，对M个寄存器单元中的N*个寄存器单元的数值进行更新；根据更新后的M个寄存器单元存储的M个数值生成N*个密码流；接口模块，用于输出N*个密码流。

在一种可能的实现方式中，该密码流生成装置包括处理器和存储器，其中，存储器中存储计算机程序，计算机程序包括程序指令，处理器被配置用于调用程序代码，执行以下操作：确定时刻t下M个寄存器单元存储的M个数值，以及时刻t下指针所指的第一寄存器单元；一个寄存器单元存储一个数值，M为正整数；从M个数值中获取N个连续的数值，N为正整数，M>N；根据N个连续的数值并行计算得到更新参数，根据更新参数计算得到N*个更新数值，N*为正整数，N*≤N；根据第一寄存器单元、指针的移动方向以及N*个数值，对M个寄存器单元中的N*个寄存器单元的数值进行更新；根据更新后的M个寄存器单元存储的M个数值生成并输出N*个密码流。

基于同一发明构思，由于该密码流生成装置解决问题的原理以及有益效果可以参见第一方面所述的方法以及所带来的有益效果，因此该装置的实施可以参见方法的实施，重复之处不再赘述。

本申请实施例第四方面提供一种计算机可读存储介质，所述计算机可读存储介质中存储有计算机程序，该计算机程序被处理器执行时实现上述第一方面所述的方法。

本申请实施例第五方面提供一种包含指令的计算机程序产品，当其在计算机上运行时，使得计算机执行上述第一方面所述的方法。

附图说明

为了更清楚地说明本申请实施例或背景技术中的技术方案，下面将对本申请实施例或背景技术中所需要使用的附图进行说明。

图1为应用本申请实施例的网络架构示意图；

图2为使用ZUC算法进行加密保护、解密保护的过程示意图；

图3为目前ZUC-256算法的密钥流初始化阶段的示意图；

图4为目前ZUC-256算法的密钥流生成阶段的示意图；

图5为目前LFSR进行状态更新的示例图；

图6为本申请实施例提供的密码流生成装置的结构示意图；

图7为本申请实施例提供的密码流生成方法的流程示意图；

图8为t＝0时各个寄存器单元存储数值情况以及指针指向情况的示例图；

图9a为对寄存器单元进行更新的一种示例图；

图9b为对寄存器单元进行更新的另一种示例图；

图10为生成四组重组比特字的示例图；

图11为生成四个密码流的示例图；

图12为本申请实施例提供的密码流生成装置的逻辑结构示意图；

图13为本申请实施例提供的密码流生成装置的实体结构简化示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述。其中，在本申请的描述中，除非另有说明，“/”表示前后关联的对象是一种“或”的关系，例如，A/B可以表示A或B；本申请中的“和/或”仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况，其中A,B可以是单数或者复数。并且，在本申请的描述中，除非另有说明，“多个”是指两个或多于两个。“以下至少一项(个)”或其类似表达，是指的这些项中的任意组合，包括单项(个)或复数项(个)的任意组合。例如，a，b，或c中的至少一项(个)，可以表示：a，b，c，a-b，a-c，b-c，或a-b-c，其中a，b，c可以是单个，也可以是多个。另外，为了便于清楚描述本申请实施例的技术方案，在本申请的实施例中，采用了“第一”、“第二”等字样对功能和作用基本相同的相同项或相似项进行区分。本领域技术人员可以理解“第一”、“第二”等字样并不对数量和执行次序进行限定，并且“第一”、“第二”等字样也并不限定一定不同。

请参见图1，为应用本申请实施例的网络架构示意图，该网络架构包括用户终端101和接入网设备102，用户终端101与接入网设备102之间通过无线链路进行通信。图1以一个用户终端和一个接入网设备为例，实际应用中多个用户终端可接入同一个接入网设备，同一用户终端也可接入两个或两个以上的接入网设备，图1所示的设备的形态和数量并不构成对本申请实施例的限定。

其中，用户终端101可以包括各种具有无线通信功能的手持设备、车载设备、可穿戴设备、计算设备、智能家电(例如智能电表)或连接到无线调制解调器的其它处理设备；还可以包括用户设备(user equipment，UE)、用户单元(subscriber unit)、蜂窝电话(cellular phone)、智能电话(smart phone)、无线数据卡、个人数字助理(personaldigital assistant，PDA)电脑、平板型电脑、无线调制解调器(modem)、手持设备(handheld)、膝上型电脑(laptop computer)、无绳电话(cordless phone)或者无线本地环路(wireless local loop，WLL)台、机器类型通信(machine type communication，MTC)终端，移动台(mobile station，MS)，终端设备(terminal device)或者中继用户设备等。其中，中继用户设备例如可以是5G家庭网关(residential gateway，RG)。

接入网设备102可以是长期演进(long term evolution，LTE)系统中的演进型基站节点(evolved Node Basestation，eNB或eNodeB)，升级后的eNB，即下一代演进型基站节点(next generation eNodeB，ng-eNB)，第五代移动通信(5^th-generation，5G)系统中的下一代基站节点(next generation Node Basestation，gNB)等接入网设备，还可以是未来通信系统中的接入网设备。应用在申请实施例中，接入网设备102以5G系统中的接入网设备为例。

用户终端101与接入网设备102之间通过无线链路进行通信时，用户面和控制面都需要进行加密保护，以防止被攻击者窃听。用户终端101与接入网设备102之间的空中接口协议栈可分为用户面协议栈和控制面协议栈。用户面协议栈从上至下包括分组数据汇聚协议(packet data convergence protocol，PDCP)层、无线链路控制(radio link control，RLC)层、媒体访问控制(media access control，MAC)层和物理(physical，PHY)层。用户终端101和接入网设备102在PDCP层使用ZUC算法对数据进行加密保护。控制面协议栈从上至下包括无线资源控制(radio resource control，RRC)层、PDCP层、RLC层、MAC层和PHY层。用户终端101和接入网设备102在PDCP层使用ZUC算法对信令进行加密保护。

使用ZUC算法进行加密保护、解密保护的过程可参见图2所示，图2中使用ZUC算法对明文进行加密保护、解密保护。明文可以是数据或信令。对于加密过程，将32比特的计数器变量(counter)、5比特的承载值变量(bearer)、1比特的方向变量(direction)、要生成的密钥流的长度(length)以及初始密钥(key)作为ZUC算法的输入，经ZUC算法运算，输出对应的密钥流，将明文与密钥流进行异或得到密文。对于解密过程，同样将计数变量、信标变量、方向变量、长度以及初始密钥作为ZUC算法的输入，经ZUC算法运算，输出对应的密钥流，将密文与密钥流进行异或，从而还原得到明文。经过图2所示的过程，实现对用户终端101与接入网设备102之间的数据、信令的加密保护，以确保传输的安全性。

应用在本申请实施例中，使用优化的ZUC-256算法对数据、信令进行加密保护。优化的ZUC-256算法，即本申请实施例在现有的ZUC-256算法的基础上进行改进得到的。

请参见图3和图4，分别为目前ZUC-256算法的密钥流初始化阶段的示意图和密钥流生成阶段的示意图。这两个阶段均包括LFSR、BR和FSM，这两个阶段在FSM输出存在差别。

其中，LFSR包括16个31比特的寄存器单元，5个抽头系数和mod(2³¹-1)运算，假设这16个寄存器单元的初始数值为(s₁₅,s₁₄,...,s₁,s₀)。mod(2³¹-1)表示整数的模(2³¹-1)加法，为(x+y)mod(2³¹-1)，1≤x≤2³¹-1，1≤y≤2³¹-1。1+2⁸,2²⁰,2²¹,2¹⁷,2¹⁵为抽头系数，抽头系数与各自对应的寄存器单元的数值结合，用于在状态更新时产生新的状态。

BR包括4个32比特的字(X₃,X₂,X₁,X₀)，这四个字通过从LFSR中抽取一些存储内容，拼接而成。其中X₃＝s_2L||s_0H,X₂＝s_7L||s_5H,X₁＝s_11L||s_9H,X₀＝s_15H||s_14L，s_iH表示寄存器单元s_i的高16位，s_jL表示寄存器单元s_j的低16位。

在FSM函数中，

W₁＝R₁田X₁，

R₁＝S(L₁(W_1L||W_2H))，R₂＝S(L₂(W_2L||W_1H))，其中L₁和L₂是两个线性变换函数，S是一个32*32的S盒，等效为4个8*8的S盒，即S＝(S₀,S₁,S₂,S₃)，S₀＝S₂,S₁＝S₃，实现时需要S₀和S₁即可，S₀和S₁是256*8的查找表，查找表中的每个值都是8位，且查找表中的每个值都是确定的，硬件实现时需要两个256*8bit的只读存储器(read only memory，ROM)存储S₀和S₁即可。初始化阶段，W作为FSM函数的输出，将其输入LFSR中的mode(2³¹-1)运算。生成阶段，将

作为一个32比特的密钥流输出。

上述公式中，“田”表示整数的模2³²的加法，即对于0≤x<2³²与0≤y<2³²，x田y表示mod2³²的整数加法运算。“||”表示比特串的连接操作。

表示比特级的异或操作。

在LFSR初始化之前，将初始密钥、初始向量及常数装载到LFSR的16个寄存器单元，使得这16个寄存器单元获得初始数值(s₁₅,s₁₄,...,s₁,s₀)，其中初始向量包括计数变量、信标变量和方向变量。之后，进行LFSR初始化阶段，设置记忆单元为R₁＝R₂＝0，以及FSM函数的输出为零。经过BR，可以获得X₃,X₂,X₁,X₀的初始数值，进而得到FSM函数的输出，用于该输出进行第一次LFSR寄存器初始化的操作，更新X₃,X₂,X₁,X₀,R₁,R₂以及FSM函数的输出，进入下一次LFSR寄存器初始化，如此循环执行，重复LFSR寄存器初始化操作共32次。在初始化阶段，FSM函数的输出不是有效密钥，不作输出密钥使用。

图3和图4中，“<<<16”表示向左循环移位16位。

初始化阶段结束之后，进入密钥流生成阶段。在密钥流生成阶段，LFSR没有输入，寄存器单元进行状态更新时，s_i+1需拷贝和移动将s_i替换，并根据抽头系数对应的寄存器单元的数值产生新的状态，例如用新的状态s₁₆替换s₁₅，每更新一次状态需要进行一次16个寄存器单元搬移。可参见图5所示的目前LFSR进行状态更新的示例图，图5中假设时刻t＝0的16个寄存器单元的数值为(s₁₅,s₁₄,...,s₁,s₀)，时刻t+1，产生了新的状态s₁₆，此时16个寄存器单元的数值为(s₁₆,s₁₅,...,s₂,s₁)。随着时间推移，LFSR每轮产生新的状态如下。

t:s₁₆＝[2¹⁵*s₁₅+2¹⁷*s₁₃+2²¹*s₁₀+2²⁰*s₄+(1+2⁸)*s₀]mod(2³¹-1)

t+1:s₁₇＝[2¹⁵*s₁₆+2¹⁷*s₁₄+2²¹*s₁₁+2²⁰*s₅+(1+2⁸)*s₁]mod(2³¹-1)

t+2:s₁₈＝[2¹⁵*s₁₇+2¹⁷*s₁₅+2²¹*s₁₂+2²⁰*s₆+(1+2⁸)*s₂]mod(2³¹-1)

t+3:s₁₉＝[2¹⁵*s₁₈+2¹⁷*s₁₆+2²¹*s₁₃+2²⁰*s₇+(1+2⁸)*s₃]mod(2³¹-1)

在上述实现中，首先，每进行一次状态更新，需要对16个寄存器单元进行一次数值搬移，初始化阶段和密钥流生成阶段都会涉及多次状态更新，使得时延较大，进而导致目前的ZUC-256算法输出密钥流的效率低。其次，每次产生新的状态时，需要依次访问抽头系数对应的寄存器单元的数值，那么需要来回反复寄存器单元的数值，使得目前的ZUC-256算法引入额外的时延。再次，一次状态产生一个密钥流，待所有密钥流都生成之后，将所有密钥流与明文进行加密，得到密文，使得目前的ZUC-256算法引入额外的时延。再次，目前的ZUC-256算法为了保证LFSR状态不超过31位，LFSR每次状态更新时需要进行31位计算的溢出保护，比较耗时。

在FSM函数中，在计算R₁和R₂时，利用一定规则生成S₀和S₁的索引，根据索引访问S₀和S₁，以便根据公式计算得到R₁和R₂。每次生成S₀和S₁的索引，需要先移位，增加了时间开销。

因此，目前的ZUC-256算法存在耗时较长的弊端。鉴于此，本申请实施例提供一种密钥流生成方法及其装置，可以有效缩短ZUC-256算法的耗时。本申请实施例提供的密钥流生成方法及其装置，针对目前ZUC-256算法中的LFSR以及FSM函数进行改进，使得改进后的ZUC-256算法相比目前的ZUC-256算法，生成密钥流的耗时更短。对LFSR的改进，包括对初始化阶段中LFSR的改进以及对生成阶段中LFSR的改进，同样，对FSM函数的改进，包括对初始化阶段中FSM函数的改进以及对生成阶段中FSM函数的改进。

本申请实施例提供的密钥流生成方法可由用户终端101执行，也可由接入网设备102执行，密钥流生成装置可以是用户终端101，或部署在用户终端101中；也可以是接入网设备102，或部署在接入网设备102中。

请参见图6，为本申请实施例提供的密码流生成装置的结构示意图。该密码流生成装置60包括线性反馈移位寄存器601和密码流生成器602，密码流生成器602包括比特重组6021、有限状态机6022和输出接口6023。

其中，线性反馈移位寄存器601对应于图3和图4中的LFSR，不过图6中的LFSR不包括图3和图4中的抽头系数，该抽头系数通过其他方式呈现。比特重组6021对应于图3和图4中的BR。有限状态机6022对应于图3和图4中的FSM，不过图6中FSM所包括的S盒不同于图3和图4中的S盒。

可以理解的是，本申请实施例在现有ZUC-256算法的基础上，对现有的LFSR以及FSM进行改进，使得在LFSR和FSM模块上的时间开销缩短，使得改进后的ZUC-256算法相比现有ZUC-256算法可大大缩短耗时，以提高明文加密效率。

下面将结合图6所示的密码流生成装置，对本申请实施例提供的密钥流生成方法进行详细的介绍。

请参见图7，为本申请实施例提供的密钥流生成方法的流程示意图，该流程可以包括但不限于如下步骤：

步骤701，确定时刻t下M个寄存器单元存储的M个数值，以及时刻t下指针所指的第一寄存器单元。

具体的，LFSR确定时刻t下M个寄存器单元存储的M个数值，以及时刻t下指针所指的第一寄存器单元。

其中，一个寄存器单元存储一个数值，M为正整数，M的取值可以为16或32等。应用在本申请实施例中，M的取值为16，即对应于现有ZUC-256算法的16个寄存器单元。随着对ZUC-256算法的改进，M的取值可能为32或64等。

假设t＝0，即初始时刻，此时LFSR的16个寄存器单元装载了初始数值(s₁₅,s₁₄,...,s₁,s₀)，那么LFSR可确定时刻t＝0时，16个寄存器单元存储的数值为(s₁₅,s₁₄,...,s₁,s₀)。

应用在本申请实施例中，在对LFSR的寄存器单元进行状态更新时，无需对16个存储器单元所存储的数值都进行搬移，引入指针(index)，也可以称为索引或更新索引等。

在一种可能的实现方式中，t＝0时指针不出现，待生成新的状态时将指针指向第一个寄存器单元，该第一个寄存器单元可以从左至右的方向为参考，也可以从右至左的方向为参考。本申请实施例中，16个寄存器单元的排序以从左至右的方向为参考。在另一种可能的实现方式中，t＝0时指针指向第一个寄存器单元。可参见图8，为t＝0时各个寄存器单元存储数值情况以及指针指向情况的示例图。其中，新的状态指的是新的寄存器单元的数值，可以理解为更新数值。

引入指针后，更新数值存储的位置与指针所指的寄存器单元相关，例如更新数值为s₁₆，此时指针如图8所示，那么第一个寄存器单元用s₁₆替换s₀，即替换后第一个寄存器单元存储的是s₁₆而不是s₀。之后，每生成更新数值，指针便向左移动指向下一个寄存器单元，该下一个寄存器单元存储的数值由原数值替换为更新数值，如此可缩短耗时。可参见下表1，为采用指针后与采用指针前的性能对比表。

表1

该表1所得数据的测试环境为

6138T Processor,@2.00GHz；GCC:4.8.3；CentOS release 6.9。

步骤702，从M个数值中获取N个连续的数值。；

具体的，LFSR从M个数值中获取N个连续的数值，N为正整数，M>N。应用在本申请实施例中，M＝16，N＝8。这8个连续的数值可以为第一个数值至第8个数值。

举例来说，在t＝0时，LFSR从16个数值中获取8个连续的数值，这8个连续的数值为(s₇,s₆,...,s₁,s₀)。

步骤703，根据N个连续的数值并行计算得到更新参数，根据更新参数计算得到N*个更新数值，N*为正整数，N*≤N。

具体的，LFSR根据N个连续的数值并行计算得到更新参数，然后根据更新参数计算得到N*个更新数值。应用在本申请实施例中，N*＝N/2＝4。由于本申请实施例是对现有ZUC-256算法进行改进，因此参数以及计算公式等沿用现有ZUC-256算法，不过本申请实施例也可以应用在其他方面，应用于其他方面时参数以及计算公式可能不同，N*的数值也可能不同。

应用在本申请实施例中，更新参数包括第一更新参数、第二更新参数、第三更新参数以及第四更新参数。

LFSR根据N个连续的数值中s_t+i和s_t+i+4，t≤i≤t+3，并行计算得到第一更新参数、第二更新参数、第三更新参数以及第四更新参数。第一更新参数对应于i＝t，第二更新参数对应于i＝t+1，第三更新参数对应于i＝t+2，第四更新参数对应于i＝t+3。

举例来说，在t＝0时，根据8个连续的数值(s₇,s₆,...,s₁,s₀)并行计算得到第一更新参数、第二更新参数、第三更新参数以及第四更新参数。

第一更新参数：rax0＝2²⁰*s₄+(1+2⁸)*s₀

第二更新参数：rax1＝2²⁰*s₅+(1+2⁸)*s₁

第三更新参数：rax2＝2²⁰*s₆+(1+2⁸)*s₂

第四更新参数：rax3＝2²⁰*s₇+(1+2⁸)*s₃

需要说明的是，计算上述四个更新参数是并行的，即同时进行的，这样可以节省时间开销。

在得到四个更新参数之后，LFSR根据这四个更新参数计算得到四个更新数值。

举例来说，LFSR根据上述四个更新参数(即rax0,rax1,rax2,rax3)计算得到四个更新数值，这四个更新数值为(s₁₉,s₁₈,s₁₇,s₁₆)，具体计算公式如下：

s₁₆＝[2¹⁵*s₁₅+2¹⁷*s₁₃+2²¹*s₁₀+rax0]mod(2³¹-1)

s₁₇＝[2¹⁵*s₁₆+2¹⁷*s₁₄+2²¹*s₁₁+rax1]mod(2³¹-1)

s₁₈＝[2¹⁵*s₁₇+2¹⁷*s₁₅+2²¹*s₁₂+rax2]mod(2³¹-1)

s₁₉＝[2¹⁵*s₁₈+2¹⁷*s₁₆+2²¹*s₁₃+rax3]mod(2³¹-1)

其中，s₁₆为t+1时刻的更新数值，s₁₇为t+2时刻的更新数值，s₁₈为t+3时刻的更新数值，s₁₉为t+4时刻的更新数值。

采用并行计算得到更新参数，可节省耗时，对比表可参见表2。

包长(字节)	512	1024
			优化前耗时(纳秒)	1617	2906
优化后耗时(纳秒)	1518	2687
			耗时降低比例	6％	7％

表2

该表2所得数据的测试环境为

6138T Processor,@2.00GHz；GCC:4.8.3；CentOS release 6.9。

目前ZUC-256算法中LFSR生成的新状态每次都需进行31位的溢出保护，存在溢出保护耗时。本申请实施例采用64位的寄存器计算生成新状态，避免溢出保护的计算开销，从而进一步节省ZUC-256算法的耗时。因为抽头系数的最大权重为21次方，新状态最长不会超过53位，因此使用64位的寄存器可以满足，并且不会带来溢出保护的计算开销。可参见表3的对比表。的计算公式

包长(字节)	512	1024
			优化前耗时(纳秒)	2344	4138
优化后耗时(纳秒)	1874	3301
			耗时降低比例	20％	20％

表3

可以理解的是，采用64位寄存器，根据s₁₆～s₁₉的计算公式计算得到s₁₆～s₁₉，可以避免溢出保护的计算开销，从而进一步节省ZUC-256算法的耗时。

步骤704，根据第一寄存器单元、指针的移动方向以及N*个数值，对M个寄存器单元中的N*个寄存器单元的数值进行更新。

具体的，LFSR根据第一寄存器单元、指针的移动方向以及N*个数值，对M个寄存器单元中的N*个寄存器单元的数值进行更新。

在一种可能的实现方式中，在时刻t+1，根据指针的移动方向将指针从第一寄存器单元移动至第二寄存器单元，将第二寄存器单元存储的数值更新为s_t+M，第二寄存器单元的位置与第一寄存器单元的位置在指针的移动方向上相邻。在时刻t+2，根据指针的移动方向将指针从第二寄存器单元移动至第三寄存器单元，并将第三寄存器单元存储的数值更新为s_t+M+1，第三寄存器单元的位置与第二寄存器单元的位置在指针的移动方向上相邻。在时刻t+3，根据指针的移动方向将指针从第三寄存器单元移动至第四寄存器单元，并将第四寄存器单元存储的数值更新为s_t+M+2，第四寄存器单元的位置与第三寄存器单元的位置在指针的移动方向上相邻。在时刻t+4，根据指针的移动方向将指针从第四寄存器单元移动至第五寄存器单元，并将第五寄存器单元存储的数值更新为s_t+M+3，第五寄存器单元的位置与第四寄存器单元的位置在指针的移动方向上相邻。

该种方式下，先移动指针，再对指针指向的寄存器单元进行更新。举例来说，可参见图9a，为对寄存器单元进行更新的一种示例图。该示例中，t＝0时，指针所指的第一寄存器单元不存在，即未指向16个寄存器单元中的任意一个寄存器单元，或指针所指的第一寄存器单元不为16个寄存器单元中的任意一个，而是一个特殊的寄存器单元。在生成一个更新参数s₁₆时，指针指向第二寄存器单元，即第一个寄存器单元，第一个寄存器单元用s₁₆替换s₀。然后，在生成s₁₇时，先将指针移动至第三寄存器单元，即第二个寄存器单元，在第二寄存器单元上用s₁₇替换s₁。以此类推。

在另一种可能的实现方式中，在时刻t+1，将第一寄存器单元存储的数值更新为s_t+M。在时刻t+2，根据指针的移动方向将指针从第一寄存器单元移动至第二寄存器单元，并将第二寄存器单元存储的数值更新为s_t+M+1，第二寄存器单元的位置与第一寄存器单元的位置在指针的移动方向上相邻。在时刻t+3，根据指针的移动方向将指针从第二寄存器单元移动至第三寄存器单元，并将第三寄存器单元存储的数值更新为s_t+M+2，第三寄存器单元的位置与第二寄存器单元的位置在指针的移动方向上相邻。在时刻t+4，根据指针的移动方向将指针从第三寄存器单元移动至第四寄存器单元，并将第四寄存器单元存储的数值更新为s_t+M+3，第四寄存器单元的位置与第三寄存器单元的位置在指针的移动方向上相邻。该方式下，第一寄存器单元为待更新的。

该种方式下，先对指针指向的寄存器单元进行更新，再移动指针。举例来说，可参见图9b，为对寄存器单元进行更新的另一种示例图。该示例中，t＝0时，指针所指的第一寄存器单元为第一个寄存器单元，为待更新的寄存器单元。在t+1时，第一个寄存器单元用s₁₆替换s₀，然后指针指向第二寄存器单元，即第二个寄存器单元。下一次生成更新参数s₁₇时，第二寄存器单元，即第二个寄存器单元用s₁₇替换s₁，再将指针移动至第三寄存器单元，即第三个寄存器单元。以此类推。

上述两种方式并不构成对本申请实施例的限定，例如，可以同时移动指针并对寄存器单元进行更新。

步骤705，根据更新后的M个寄存器单元存储的M个数值生成并输出N*个密码流。

密码流生成器根据更新后的M个寄存器单元存储的M个数值生成并输出N*个密码流，应用在本申请实施例中，生成并输出四个密码流。具体的，BR根据更新后的M个寄存器单元存储的M个数值，生成四组比特重组字；FSM根据四组比特重组字以及S盒生成四组记忆单元，根据四组记忆单元以及四组比特重组字生成四个密码流；输出接口输出四个密码流。

BR根据X₀＝s_15H||s_14L，(s₁₄,s₁₅,...,s₁₈,s₁₉)生成四组比特字(X_0,t,X_0,t+1,X_0,t+2,X_0,t+3)，可参见图10所示的生成四组重组比特字的示例图。

时刻t：X_0,t＝s_15H||s_14L；

时刻t+1：X_0,t+1＝s_16H||s_15L

时刻t+2：X_0,t+2＝s_17H||s_16L

时刻t+3：X_0,t+3＝s_18H||s_17L

同理，BR根据X₁＝s_11L||s_9H可得到(X_1,t,X_1,t+1,X_1,t+2,X_1,t+3)，根据X₂＝s_7L||s_5H可得到(X_2,t,X_2,t+1,X_2,t+2,X_2,t+3)，根据X₃＝s_2L||s_0H可得到(X_3,t,X_3,t+1,X_3,t+2,X_3,t+3)。

FSM根据R₁＝S(L₁(W_1L||W_2H))，R₂＝S(L₂(W_2L||W_1H))可得到(R_1,t,R_1,t+1,R_1,t+2,R_1,t+3)和(R_2,t,R_2,t+1,R_2,t+2,R_2,t+3)。其中，S盒也可以称为S数组。本申请实施例中，S数组为在数组S₀和数组S₁的基础上进行移位后得到的。数组S₀和数组S₁是256*8的查找表，查找表中的每个值都是8位，且查找表中的每个值都是确定的。

具体的，S数组包括四个数组，这四个数组为(S_1-0,S_0-8,S_1-16,S_0-24)。这四个数组中每个数组包括256个元素，每个元素的长度为8位。数组S_1-0表示在数组S₁的基础上移0位，数组S_0-8表示在数组S₀的基础上移8位，数组S_1-16表示在数组S₁的基础上移16位，数组S_0-24表示在数组S₀的基础上移24位。本申请实施例不限定左移位还是右移位，但是若是左移位，则均左移位；若右移位，则均右移位。采用本申请实施例提供的S盒可避免现有移位指令开销，对比可参见表4。

包长(字节)	512	1024
			优化前耗时(纳秒)	1433	2534
优化后耗时(纳秒)	1377	2401
			耗时降低比例	4％	5％

表4

该表4所得数据的测试环境为

6138T Processor,@2.00GHz；GCC:4.8.3；CentOS release 6.9。

FSM根据(R_1,t,R_1,t+1,R_1,t+2,R_1,t+3)和(R_2,t,R_2,t+1,R_2,t+2,R_2,t+3)，

以及

计算得到四个，即四个密码流(Z_t,Z_t+1,Z_t+2,Z_t+3)，可参见图11所示的生成四个密码流的示例图。然后，输出接口输出四个密码流。

在图7所示的实施例中，对目前ZUC-256算法的LFSR和FSM进行改进，可以大大缩短耗时，有利于提高明文加密效率。

请参见图12，是本申请实施例提供的密码流生成装置的逻辑结构示意图，该密码流生成装置80包括接口模块801和处理模块802。该密码流生成装置80可以是用户终端，也可以是接入网设备。

处理模块802，用于确定时刻t下M个寄存器单元存储的M个数值，以及时刻t下指针所指的第一寄存器单元；一个寄存器单元存储一个数值，M为正整数；从M个数值中获取N个连续的数值，N为正整数，M>N；根据N个连续的数值并行计算得到更新参数，根据更新参数计算得到N*个更新数值，N*为正整数，N*≤N；根据第一寄存器单元、指针的移动方向以及N*个数值，对M个寄存器单元中的N*个寄存器单元的数值进行更新；根据更新后的M个寄存器单元存储的M个数值生成N*个密码流；

接口模块801，用于输出N*个密码流。

需要说明的是，密码流生成装置80中各个模块的功能和操作，可以进一步参考方法实施例中的相关描述。

请参见图13，是本申请实施例提供的密码流生成装置的实体结构简化示意图，该密码流生成装置90可以是是用户终端，也可以是接入网设备。

该密码流生成装置90包括一个或者多个通信接口901、处理器902，可选的，还可以包括存储器903。通信接口901、处理器902和存储器903可以通过总线904相互连接，也可以通过其它方式相连接。图12所示的处理模块802所实现的相关功能可以通过一个或多个处理器902来实现。图12所示的接口单元801所实现的相关功能可以通过通信接口901来实现。通信接口901也可以为输入/输出接口。

存储器903包括但不限于是随机存储记忆体(random access memory，RAM)、只读存储器(read-only memory，ROM)、可擦除可编程只读存储器(erasable programmableread only memory，EPROM)、或便携式只读存储器(compact disc read-only memory，CD-ROM)，该存储器903用于相关指令和/或数据。处理器902可以调用存储器903中的指令，以使得密码流生成装置实现前述各个实施例中对应的方法。

通信接口901用于发送数据和/或信令，以及接收数据和/或信令。应用在本申请实施例中，用于输出N*个密码流。

处理器902可以包括是一个或多个处理器，例如包括一个或多个中央处理器(central processing unit，CPU)，在处理器902是一个CPU的情况下，该CPU可以是单核CPU，也可以是多核CPU。应用在本申请实施例中，处理器902控制通信接口901执行收发动作。

存储器903用于存储密码流生成装置90的程序代码和数据。

关于处理器902和通信接口901所执行的步骤，具体可参见方法所示实施例的描述，在此不再赘述。

可以理解的是，图13仅仅示出了密码流生成装置的简化设计。在实际应用中，密码流生成装置还可以分别包含必要的其他元件，包含但不限于任意数量的收发器、处理器、控制器、存储器、通信单元等，而所有可以实现本申请的设备都在本申请的保护范围之内。

本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，该流程可以由计算机程序来指令相关的硬件完成，该程序可存储于计算机可读取存储介质中，该程序在执行时，可包括如上述各方法实施例的流程。而前述的存储介质包括：ROM或随机存储记忆体RAM、磁碟或者光盘等各种可存储程序代码的介质。因此，本申请又一实施例提供了一种计算机可读存储介质，所述计算机可读存储介质中存储有指令，当其在计算机上运行时，使得计算机执行上述各方面所述的方法。

本申请又一实施例还提供了一种包含指令的计算机程序产品，当其在计算机上运行时，使得计算机执行上述各方面所述的方法。

本领域普通技术人员可以意识到，结合本申请中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。

所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的系统、装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。

在本申请所提供的几个实施例中，应该理解到，所揭露的系统、装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。

所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

另外，在本申请各个实施例中的各功能单元可以集成在一个处理模块中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。

在上述实施例中，可以全部或部分地通过软件、硬件、固件或者其任意组合来实现。当使用软件实现时，可以全部或部分地以计算机程序产品的形式实现。所述计算机程序产品包括一个或多个计算机指令。在计算机上加载和执行所述计算机程序指令时，全部或部分地产生按照本发明实施例所述的流程或功能。所述计算机可以是通用计算机、专用计算机、计算机网络、或者其他可编程装置。所述计算机指令可以存储在计算机可读存储介质中，或者通过所述计算机可读存储介质进行传输。所述计算机指令可以从一个网站站点、计算机、服务器或数据中心通过有线(例如同轴电缆、光纤、数字用户线(digital subscriberline，DSL))或无线(例如红外、无线、微波等)方式向另一个网站站点、计算机、服务器或数据中心进行传输。所述计算机可读存储介质可以是计算机能够存取的任何可用介质或者是包含一个或多个可用介质集成的服务器、数据中心等数据存储设备。所述可用介质可以是磁性介质，(例如，软盘、硬盘、磁带)、光介质(例如，DVD)、或者半导体介质(例如固态硬盘(solid state disk，SSD))等。

Claims (24)

1.一种密码流生成方法，其特征在于，包括：

确定时刻t下M个寄存器单元存储的M个数值，以及所述时刻t下指针所指的第一寄存器单元；一个寄存器单元存储一个数值，M为正整数；

从所述M个数值中获取N个连续的数值，N为正整数，M>N；

根据所述N个连续的数值并行计算得到更新参数，根据所述更新参数计算得到N*个更新数值，N*为正整数，N*≤N；

根据所述第一寄存器单元、所述指针的移动方向以及所述N*个数值，对所述M个寄存器单元中的N*个寄存器单元的数值进行更新；

根据更新后的所述M个寄存器单元存储的M个数值生成并输出N*个密码流。

2.根据权利要求1所述的方法，其特征在于，所述时刻t下的M个寄存器单元存储的M个数值为{s_t+M-1,...,s_t+1,s_t}，所述N个连续的数值为{s_t+N-1,...,s_t+1,s_t}。

3.根据权利要求2所述的方法，其特征在于，M＝16，N＝8，N*＝N/2＝4。

4.根据权利要求3所述的方法，其特征在于，所述N*个更新数值包括s_t+M，s_t+M+1，s_t+M+2和s_t+M+3。

5.根据权利要求4所述的方法，其特征在于，所述更新参数包括第一更新参数、第二更新参数、第三更新参数和第四更新参数；

所述根据所述N个连续的数值并行计算得到更新参数，包括：

根据所述N个连续的数值中s_t+i和s_t+i+4，t≤i≤t+3，并行计算得到所述第一更新参数、所述第二更新参数、所述第三更新参数以及所述第四更新参数；

其中，所述第一更新参数对应于i＝t，所述第二更新参数对应于i＝t+1，所述第三更新参数对应于i＝t+2，所述第四更新参数对应于i＝t+3。

6.根据权利要求5所述的方法，其特征在于，所述根据所述更新参数计算得到N*个更新数值，包括：

根据所述第一更新参数计算得到所述s_t+M；

根据所述第二更新参数计算得到所述s_t+M+1；

根据所述第三更新参数计算得到所述s_t+M+2；

根据所述第四更新参数计算得到所述s_t+M+3。

7.根据权利要求6所述的方法，其特征在于，所述根据所述第一更新参数计算得到所述s_t+M，包括：

采用64位寄存器，根据所述第一更新参数计算得到所述s_t+M。

8.根据权利要求4所述的方法，其特征在于，所述根据所述第一寄存器单元、所述指针的移动方向以及所述N*个数值，对所述M个寄存器单元中的N*个寄存器单元的数值进行更新，包括：

在时刻t+1，根据所述指针的移动方向将所述指针从所述第一寄存器单元移动至第二寄存器单元，并将所述第二寄存器单元存储的数值更新为所述s_t+M，所述第二寄存器单元的位置与所述第一寄存器单元的位置在所述指针的移动方向上相邻；

在时刻t+2，根据所述指针的移动方向将所述指针从所述第二寄存器单元移动至第三寄存器单元，并将所述第三寄存器单元存储的数值更新为所述s_t+M+1，所述第三寄存器单元的位置与所述第二寄存器单元的位置在所述指针的移动方向上相邻；

在时刻t+3，根据所述指针的移动方向将所述指针从所述第三寄存器单元移动至第四寄存器单元，并将所述第四寄存器单元存储的数值更新为所述s_t+M+2，所述第四寄存器单元的位置与所述第三寄存器单元的位置在所述指针的移动方向上相邻；

在时刻t+4，根据所述指针的移动方向将所述指针从所述第四寄存器单元移动至第五寄存器单元，并将所述第五寄存器单元存储的数值更新为所述s_t+M+3，所述第五寄存器单元的位置与所述第四寄存器单元的位置在所述指针的移动方向上相邻。

9.根据权利要求4所述的方法，其特征在于，所述根据所述第一寄存器单元的位置、所述指针的移动方向以及所述N*个数值，对所述M个寄存器单元中的N*个寄存器单元的数值进行更新，包括：

在时刻t+1，将所述第一寄存器单元存储的数值更新为所述s_t+M，并根据所述指针的移动方向将所述指针从所述第一寄存器单元移动至第二寄存器单元，所述第二寄存器单元的位置与所述第一寄存器单元的位置在所述指针的移动方向上相邻；

在时刻t+2，将所述第二寄存器单元存储的数值更新为所述s_t+M+1，并根据所述指针的移动方向将所述指针从所述第二寄存器单元移动至第三寄存器单元，所述第三寄存器单元的位置与所述第二寄存器单元的位置在所述指针的移动方向上相邻；

在时刻t+3，将所述第三寄存器单元存储的数值更新为所述s_t+M+2，并根据所述指针的移动方向将所述指针从所述第三寄存器单元移动至第四寄存器单元，所述第四寄存器单元的位置与所述第三寄存器单元的位置在所述指针的移动方向上相邻；

在时刻t+4，将所述第四寄存器单元存储的数值更新为所述s_t+M+3，并根据所述指针的移动方向将所述指针从所述第四寄存器单元移动至第五寄存器单元，所述第五寄存器单元的位置与所述第四寄存器单元的位置在所述指针的移动方向上相邻。

10.根据权利要求4所述的方法，其特征在于，根据更新后的所述M个寄存器单元存储的M个数值生成并输出N*个密码流，包括：

根据更新后的所述M个寄存器单元存储的M个数值，生成四组比特重组字；

根据所述四组比特重组字以及S数组生成四组记忆单元；

根据所述四组记忆单元以及所述四组比特重组字生成并输出四个密码流。

11.根据权利要求10所述的方法，其特征在于，所述S数组为在数组S₀和数组S₁的基础上进行移位后得到的。

12.根据权利要求11所述的方法，其特征在于，所述S数组包括数组S_1-0、数组S_0-8、数组S_1-16和数组S_0-24，所述数组S_1-0表示在所述数组S₁的基础上移0位，所述数组S_0-8表示在所述数组S₀的基础上移8位，所述数组S_1-16表示在所述数组S₁的基础上移16位，所述数组S_0-24表示在所述数组S₀的基础上移24位。

13.一种密码流生成装置，其特征在于，所述装置包括线性反馈移位寄存器和密码流生成器；

所述线性反馈移位寄存器，用于确定时刻t下M个寄存器单元存储的M个数值，以及所述时刻t下指针所指的第一寄存器单元；一个寄存器单元存储一个数值，M为正整数；从所述M个数值中获取N个连续的数值，N为正整数，M>N；根据所述N个连续的数值并行计算得到更新参数，根据所述更新参数计算得到N*个更新数值，N*为正整数，N*≤N；根据所述第一寄存器单元、所述指针的移动方向以及所述N*个数值，对所述M个寄存器单元中的N*个寄存器单元的数值进行更新；

所述密码流生成器，用于根据更新后的所述M个寄存器单元存储的M个数值生成并输出N*个密码流。

14.根据权利要求13所述的装置，其特征在于，所述时刻t下的M个寄存器单元存储的M个数值为{s_t+M-1,...,s_t+1,s_t}，所述N个连续的数值为{s_t+N-1,...,s_t+1,s_t}。

15.根据权利要求14所述的装置，其特征在于，M＝16，N＝8，N*＝N/2＝4。

16.根据权利要求15所述的装置，其特征在于，所述N*个更新数值包括s_t+M，s_t+M+1，s_t+M+2和s_t+M+3。

17.根据权利要求16所述的装置，其特征在于，所述更新参数包括第一更新参数、第二更新参数、第三更新参数和第四更新参数；

所述线性反馈移位寄存器，具体用于根据所述N个连续的数值中s_t+i和s_t+i+4，t≤i≤t+3，并行计算得到所述第一更新参数、所述第二更新参数、所述第三更新参数以及所述第四更新参数；

其中，所述第一更新参数对应于i＝t，所述第二更新参数对应于i＝t+1，所述第三更新参数对应于i＝t+2，所述第四更新参数对应于i＝t+3。

18.根据权利要求17所述的装置，其特征在于，所述线性反馈移位寄存器，具体用于根据所述第一更新参数计算得到所述s_t+M；根据所述第二更新参数计算得到所述s_t+M+1；根据所述第三更新参数计算得到所述s_t+M+2；根据所述第四更新参数计算得到所述s_t+M+3。

19.根据权利要求18所述的装置，其特征在于，所述线性反馈移位寄存器，具体用于采用64位寄存器，根据所述第一更新参数计算得到所述s_t+M。

20.根据权利要求16所述的方法，其特征在于，所述线性反馈移位寄存器，具体用于在时刻t+1，根据所述指针的移动方向将所述指针从所述第一寄存器单元移动至第二寄存器单元，并将所述第二寄存器单元存储的数值更新为所述s_t+M，所述第二寄存器单元的位置与所述第一寄存器单元的位置在所述指针的移动方向上相邻；在时刻t+2，根据所述指针的移动方向将所述指针从所述第二寄存器单元移动至第三寄存器单元，并将所述第三寄存器单元存储的数值更新为所述s_t+M+1，所述第三寄存器单元的位置与所述第二寄存器单元的位置在所述指针的移动方向上相邻；在时刻t+3，根据所述指针的移动方向将所述指针从所述第三寄存器单元移动至第四寄存器单元，并将所述第四寄存器单元存储的数值更新为所述s_t+M+2，所述第四寄存器单元的位置与所述第三寄存器单元的位置在所述指针的移动方向上相邻；在时刻t+4，根据所述指针的移动方向将所述指针从所述第四寄存器单元移动至第五寄存器单元，并将所述第五寄存器单元存储的数值更新为所述s_t+M+3，所述第五寄存器单元的位置与所述第四寄存器单元的位置在所述指针的移动方向上相邻。

21.根据权利要求16所述的方法，其特征在于，所述线性反馈移位寄存器，具体用于在时刻t+1，将所述第一寄存器单元存储的数值更新为所述s_t+M，并根据所述指针的移动方向将所述指针从所述第一寄存器单元移动至第二寄存器单元，所述第二寄存器单元的位置与所述第一寄存器单元的位置在所述指针的移动方向上相邻；在时刻t+2，将所述第二寄存器单元存储的数值更新为所述s_t+M+1，并根据所述指针的移动方向将所述指针从所述第二寄存器单元移动至第三寄存器单元，所述第三寄存器单元的位置与所述第二寄存器单元的位置在所述指针的移动方向上相邻；在时刻t+3，将所述第三寄存器单元存储的数值更新为所述s_t+M+2，并根据所述指针的移动方向将所述指针从所述第三寄存器单元移动至第四寄存器单元，所述第四寄存器单元的位置与所述第三寄存器单元的位置在所述指针的移动方向上相邻；在时刻t+4，将所述第四寄存器单元存储的数值更新为所述s_t+M+3，并根据所述指针的移动方向将所述指针从所述第四寄存器单元移动至第五寄存器单元，所述第五寄存器单元的位置与所述第四寄存器单元的位置在所述指针的移动方向上相邻。

22.根据权利要求16所述的装置，其特征在于，所述密码流生成器包括比特重组、有限状态机和输出接口；

所述比特重组，用于根据更新后的所述M个寄存器单元存储的M个数值，生成四组比特重组字；

所述有限状态机，用于根据所述四组比特重组字以及S盒生成四组记忆单元；根据所述四组记忆单元以及所述四组比特重组字生成四个密码流；

所述输出接口，用于输出所述四个密码流。

23.根据权利要求22所述的装置，其特征在于，所述S数组为在数组S₀和数组S₁的基础上进行移位后得到的。

24.根据权利要求23所述的装置，其特征在于，所述S数组包括数组S_1-0、数组S_0-8、数组S_1-16和数组S_0-24，所述数组S_1-0表示在所述数组S₁的基础上移0位，所述数组S_0-8表示在所述数组S₀的基础上移8位，所述数组S_1-16表示在所述数组S₁的基础上移16位，所述数组S_0-24表示在所述数组S₀的基础上移24位。

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