CN112016669A - 使用选择性权重更新训练神经网络 - Google Patents
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Abstract
公开了使用选择性权重更新训练神经网络。使用对一个或更多个神经网络的权重信息的选择性更新来训练一个或更多个神经网络。在至少一个实施例中，通过至少部分地基于指示权重信息的一个或更多个部分最近被更新的元数据至少更新一个或更多个神经网络的权重信息的一个或更多个部分，来训练一个或更多个神经网络。
Description
技术领域
处理器包括一个或更多个算术逻辑单元(ALU)，用于使用神经网络执行训练和/或推理。在至少一个实施例中，一个或更多个神经网络使用选择性权重更新来训练。
背景技术
前馈人工神经网络在其输入和输出之间使用非线性“隐藏”单元的层。单元具有作为训练神经网络的一部分而被学习的权重信息。在训练期间，输入数据通过神经网络前向传播以生成输出数据。梯度下降可用于最小化计算误差和更新权重信息。更新神经网络的权重信息可以是计算上需求的，并且可成为计算机系统中影响神经网络如何训练的性能瓶颈。
附图说明
参照附图将描述不同的技术，其中：
图1示出了根据至少一个实施例的用于训练神经网络的选择性权重更新的图；
图2示出了根据至少一个实施例的在其中可以一起计算非梯度项的多个更新的图；
图3示出了根据至少一个实施例的训练步(批)的迭代的图。
图4示出了根据至少一个实施例的前向触发的权重更新的初始状态的图；
图5示出了根据至少一个实施例的前向触发的权重更新的状态的图；
图6示出了根据至少一个实施例的使用选择性权重更新来训练神经网络的过程的说明性示例；
图7示出了根据至少一个实施例的使用选择性权重更新来训练神经网络的过程的说明性示例；
图8A示出了根据至少一个实施例的推理和/或训练逻辑；
图8B示出了根据至少一个实施例的推理和/或训练逻辑；
图9示出了根据至少一个实施例的神经网络的训练和部署；
图10示出了根据至少一个实施例的示例数据中心系统；
图11A示出了根据至少一个实施例的自主车辆的示例；
图11B示出了根据至少一个实施例的图11A的自主车辆的相机位置和视野的示例；
图11C是示出根据至少一个实施例的图11A的自主车辆的示例系统架构的框图；
图11D是示出根据至少一个实施例的图11A的用于基于云的服务器与自主车辆之间的通信的系统的图；
图12是示出根据至少一个实施例的计算机系统的框图；
图13是示出根据至少一个实施例的计算机系统的框图；
图14示出了根据至少一个实施例的计算机系统；
图15示出了根据至少一个实施例的计算机系统；
图16示出了根据至少一个实施例的可以使用一个或更多个IP核心来制造的示例性集成电路和相关的图形处理器；
图17A-图17B示出了根据至少一个实施例的可以使用一个或更多个IP核心来制造的示例性集成电路和相关联的图形处理器；
图18A-图18B示出了根据至少一个实施例的附加的示例性图形处理器逻辑；
图19示出了根据至少一个实施例的计算机系统；
图20A示出了根据至少一个实施例的并行处理器；
图20B示出了根据至少一个实施例的分区单元；
图20C示出了根据至少一个实施例的处理集群；
图20D示出了根据至少一个实施例的图形多处理器；
图21是说明根据至少一个实施例的用于处理器的处理器微架构的框图；
图22示出了根据至少一个实施例的深度学习应用处理器；
图23是示出根据至少一个实施例的示例神经形态处理器的框图；
图24和图25示出了根据至少一个实施例的图形处理器的至少部分；
图26是根据至少一个实施例的图形处理器核心的至少部分的框图；
图27A和图27B示出了根据至少一个实施例的线程执行逻辑；
图28示出了根据至少一个实施例的并行处理单元(“PPU”)；
图29示出了根据至少一个实施例的通用处理集群(“GPC”)；
图30示出了根据至少一个实施例的并行处理单元(“PPU”)的内存分区单元；和
图31示出了根据至少一个实施例的流式多处理器。
具体实施方式
在至少一个实施例中，本文描述的技术在处理器和计算机系统中被利用，以通过使用部分/稀疏权重更新因此使用权重来提高训练神经网络的计算效率。在至少一个实施例中，基于嵌入的神经网络具有稀疏输入域，使得每个训练步(step)(例如，批(batch)或小批(minibatch))仅使用一小部分权重。在至少一个实施例中，在作为训练的一部分而调整的一组权重上训练神经网络。
在至少一个实施例中，一起计算非梯度项的多个更新，以使得对于未用于k个步的权重，对那些权重的更新被计算并一起应用于随后的训练步。在至少一个实施例中，通常更新在当前训练批中使用的权重。在至少一个实施例中，对于当前训练批中未使用的权重，更新被延迟并且元数据被用来跟踪已经跳过了多少个步。在一个实施例中，仅当下一次权重被另一批使用时才应用权重更新。在至少一个实施例中，对于步t至步t+k之间的k个步，权重Wt+1，..Wt+k-1的导数为零，并且对针对k个步保持为0的权重的更新，在步t处权重Wt项中定义如下：Wt+k＝Wt+μ(1+μ)k-1Vt。
图1示出了根据至少一个实施例的用于训练神经网络的选择性权重更新的图。在至少一个实施例中，在神经网络训练中使用的求解器还使用除了梯度以外的项来更新权重信息102(例如权重值)。在至少一个实施例中，使用随机梯度下降求解器中的动量Vt 104来更新神经网络的权重信息Wt 102：
其中，Wt是步t处的权重，Vt是步t处的动量，
是相对于权重的梯度，该权重是每个个体权重的导数的组合，而α和μ是标量值。在至少一个实施例中，元数据106跟踪权重信息最近如何被更新。在至少一个实施例中，μ是动量系数108，其中μ∈[0，1)，其确定先前梯度的贡献衰减有多快。在至少一个实施例中，α是学习速率，其是确定向负梯度的方向移动多远的正标量。
在至少一个实施例中，基于嵌入的神经网络使用稀疏输入，使得在每个训练步(批)中使用权重的一小部分。在至少一个实施例中，当前训练步中使用的权重将具有非零的导数，而当前训练步中未使用的权重将具有等于零的导数-因此，仅由步(批)使用的权重将根据梯度项
(在整个本公开中可替代地称为dWt)被更新。在至少一个实施例中，当前步(批)未使用的权重仅由动量来更新。在至少一个实施例中，推荐系统使用很大程度上稀疏的输入，其中步(批)使用权重的相当小的部分(例如，＜0.1％)，并且剩余权重(例如，＞99.9％)的更新在计算上是昂贵的。
在至少一个实施例中，对于步t至步t+k之间的k个步，权重Wt+1，..Wt+k-1的导数为零，并且对针对k个步保持为0的权重的更新在步t处权重Wt项中定义如下：
Wt+k＝Wt+μ(1+μ)k-1Vt
在至少一个实施例中，至少部分地基于权重信息102、动量104、元数据106和动量系数108来计算更新后的权重信息110。在至少一个实施例中，更新后的权重信息110用于在第t个到第k个训练步处训练神经网络112。在至少一个实施例中，神经网络112是前馈人工神经网络。
在至少一个实施例中，图2示出了当一个或更多个权重的导数为零时，可以一起计算非梯度项的多个更新的图。在至少一个实施例中，如果在当前训练步(批)处相对于权重的梯度
为零，则dWt＝0并且在当前步(批)处对权重的更新被描述为：
Vt+1＝μVt
Wt+1＝Wt+Vt+1＝Wt+μVt
在至少一个实施例中，针对步t至步t+k之间的k个步，权重Wt+1，..Wt+k-1的导数为零，并且对针对k个步保持为0的权重的更新，在步t处权重Wt的项中定义如下：
Wt+k＝Wt+μ(1+μ)k-1Vt
在至少一个实施例中，针对步t+1，...，t+k-1中的至少一些的权重更新在它们各自的训练步(批)期间被跳过。在至少一个实施例中，权重更新被分为两个部分：用于在当前步(批)期间使用的权重的第一部分，对所述权重的更新被更新；以及，用于所述当前步(批)未使用的权重的第二部分，所述权重更新被延迟并且元数据用于跟踪已经跳过了多少个训练步(批)。在至少一个实施例中，基于跟踪所述权重信息最近已被更新的元数据来更新在当前步处使用的权重信息。
在至少一个实施例中，部分/稀疏权重更新通过减少存储器(例如，DRAM、高速缓存、处理器寄存器)中权重的读写量来改善计算机系统的操作。在至少一个实施例中，处理器和计算机系统在具有更快和更慢类型的存储器的存储器层次结构中配置。在至少一个实施例中，稀疏权重更新用于改善数据的局部性，从而减少了被加载到较低级别(例如，更快)类型的存储器中以及从中卸载所需的存储器的数量。
在至少一个实施例中，图3示出了根据至少一个实施例的训练步(批)的迭代的图。在至少一个实施例中，图3示出了第一管线迭代300和第二管线迭代302。
在至少一个实施例中，第一管线迭代300示出了训练步(批)，其包括：加载输入数据；前向传播；反向传播和权重更新。在至少一个实施例中，训练神经网络的系统执行第一管线迭代300。
在至少一个实施例中，神经网络或机器学习模型配置有一组超参数，其包括动量系数μ和学习速率α，其在对所述神经网络或机器学习模型的训练开始时被配置。在至少一个实施例中，神经网络或机器学习模型配置有初始参数θ0或一组参数和初始速度v0。在至少一个实施例中，超参数和/或初始标量值由用户选择。
在至少一个实施例中，系统通过从数据存储设备或服务存储的数据集中检索至少一部分数据来加载输入数据。在至少一个实施例中，数据集至少包括训练集和测试集。训练集和测试集可以替代地称为训练数据和评估数据。在至少一个实施例中，训练集和测试集是互斥的(例如，训练集和测试集的并集是空集)。在至少一个实施例中，系统通过至少对来自训练集{x1，..，xm}的m个样本的最小批进行采样来加载输入数据，其中m小于训练集M中的样本总数。在至少一个实施例中，在每个训练步(批)处选择的样本数量是超参数。在至少一个实施例中，使用随机或伪随机过程选择用于每个小批的样本，以便在每次迭代中使用不同的数据以高概率训练神经网络或机器学习模型。
在至少一个实施例中，系统通过向神经网络或其他机器学习模型呈现输入数据(例如，使用随机或伪随机选择过程选择的训练集的子集)来执行前向传播。在至少一个实施例中，选择(例如，随机地或伪随机地)训练集的子集，并将其作为输入的至少一部分提交给神经网络以产生输出。在至少一个实施例中，神经网络的输出包括一个或更多个输出值。在至少一个实施例中，通过采用输入{x1，..xm}计算具有参数θ0的函数f()来生成神经网络的第一迭代，以生成具有目标y1，..ym的对应的输出
目标y1，..ym也被称为地面实况(ground truth)数据。
在至少一个实施例中，系统通过至少计算梯度来执行反向传播，并且使用优化算法从所述计算出的梯度中学习。在至少一个实施例中，随机梯度下降算法是一种类型的优化算法。在至少一个实施例中，系统计算梯度估计：
其中，L()是每样本损失函数。在至少一个实施例中，速度v累积梯度元素
在至少一个实施例中，系统计算速度更新v1←μv0-αg。在至少一个实施例中，相对于α值的较大的μ值导致先前的梯度更多地影响当前方向。
在至少一个实施例中，系统基于计算出的速度更新来计算对参数(例如，权重信息)的更新为：θ1←θ0+v0。在至少一个实施例中，梯度下降(例如，随机梯度下降)用于通过调整权重信息(例如，参数值)来减少训练集中的模式上的总误差。在至少一个实施例中，参数包括用于控制神经网络的执行的一个或更多个系数的权重信息。在至少一个实施例中，在当前训练步中使用的权重将具有非零的导数，并且在所述当前训练步中未使用的权重将具有等于零的导数。在至少一个实施例中，针对一个或更多个附加的迭代重复管线迭代，其中从训练集中选择第二样本集合，并且第二样本集合概率上不可能(例如，p＜0.01％)精确地等于(例如，所述第一集合和所述第二集合的并集和交集相等)在先前迭代中选择的所述第一样本集合。
在至少一个实施例中，系统从训练集中选择m个样本的集合作为候选小批，将所述候选小批与先前迭代中使用的小批进行比较，确定这两个集合重叠的程度(例如，如果m＝10并且与使用随机或伪随机过程选择的七个样本匹配，则存在70％的重叠)，以及重新选择所述小批的所述样本的全部或一些(例如，重叠样本的至少一部分)。在至少一个实施例中，如果候选小批与先前小批相匹配(例如，100％重叠)，则重新选择该候选小批。在至少一个实施例中，候选小批与训练中使用的N个先前小批的集合进行比较，其中N是可由用户配置的超参数。
在至少一个实施例中，第二管线迭代302示出了训练步(批)，其包括：加载输入数据；通过非梯度项进行部分/稀疏权重更新；前向传播；反向传播；以及通过梯度项进行部分/稀疏权重更新。在至少一个实施例中，训练神经网络的系统执行第二管线迭代302。
在至少一个实施例中，神经网络或机器学习模型被配置有一组超参数，其包括在神经网络或机器学习模型的训练开始时配置的动量系数μ和学习速率α。在至少一个实施例中，神经网络或机器学习模型被配置有初始权重信息W0和初始速度V0。在至少一个实施例中，权重信息包括用于神经网络的不同连接和/或神经网络本身的结构的系数或权重值。在至少一个实施例中，超参数和/或初始标量值由用户选择。
在至少一个实施例中，系统通过从数据存储设备或服务存储的数据集中检索至少一部分数据来加载输入数据。在至少一个实施例中，数据集至少包括训练集和测试集。训练集和测试集可以替代地称为训练数据和评估数据。在至少一个实施例中，训练集和测试集是互斥的(例如，训练集和测试集的并集是空集)。在至少一个实施例中，系统通过至少对来自训练集{x1，..，xm}的m个样本的小批进行采样来加载输入数据，其中m小于训练集M中的样本总数。在至少一个实施例中，在每个训练步(批)处选择的样本数量是超参数。在至少一个实施例中，使用随机或伪随机过程来选择每个小批的样本，以便在每次迭代中使用不同的数据以高概率训练神经网络或机器学习模型。在至少一个实施例中，结合第一管线迭代300描述的技术(例如，用于加载输入数据的技术)与第二管线迭代302一致并且适用于第二管线迭代302。
在至少一个实施例中，执行管线迭代302的系统存储元数据以指示权重信息的一个或更多个部分最近已被更新，其中所述一个或更多个部分排除了所述权重信息的不同部分。在至少一个实施例中，系统将元数据存储为数组、向量、列表、队列、栈、数组、映射、任何其他合适的数据结构或其任何合适的组合。在至少一个实施例中，每个项或条目具有嵌入向量和对应于所述嵌入向量最近已被更新的元数据条目(例如，数组条目)。在至少一个实施例中，每个项具有相关联的元数据条目，该元数据条目被编码为整数，该整数表示已经跳过了多少个训练步。在至少一个实施例中，每个嵌入条目具有其自己的已跳过多少次更新的计数器，并且当相应的权重被使用并由梯度来更新时所述计数器被重置。
在至少一个实施例中，系统在前向传播之前更新非梯度项。在至少一个实施例中，非梯度项是与梯度无关的，并且非梯度项的非限制性示例包括：动量；正则化；Adam中自适应矩估计；以及更多。在至少一个实施例中，对于未用于一个或更多个步的权重，计算那些权重并一起应用。在至少一个实施例中，元数据跟踪最近使用了权重信息的一个或更多个部分来更新尚未用于k个步的权重。在至少一个实施例中，基于已经在第t步(训练批)中使用的所述权重信息来存储来自Wt的权重信息，并且k＞0的步已经经过了当前的训练迭代，并且所述权重信息被更新为：Wt+k＝Wt+μ(1+μ)k-1Vt，其中跳过的步数k存储在元数据数组中。因此，在至少一个实施例中，对在一个步中使用的以及然后在以后的k个步中使用的非梯度项的多个更新一起被计算，以减少在中间k个步中执行的权重更新的数量。
在至少一个实施例中，系统更新非梯度项，然后通过向神经网络或机器学习模型呈现来自训练集的随机或伪随机选择的样本集来执行前向传播，以生成一组输出。在至少一个实施例中，系统通过向神经网络或其他机器学习模型呈现输入数据(例如，使用随机或伪随机选择过程选择的训练集的子集)来执行前向传播。在至少一个实施例中，选择(例如，随机地或伪随机地)训练集的子集，并将其作为一个或更多个输入的至少一部分提交给神经网络以产生输出。在至少一个实施例中，神经网络的输出包括一个或更多个输出值。在至少一个实施例中，通过使用输入{x1，..xm}来计算具有权重信息W0的函数f()来生成神经网络的第一迭代，以生成具有目标y1，..ym的相应输出
在至少一个实施例中，结合第一管线迭代300描述的技术(例如，用于前向传播的技术)与第二管线迭代302一致并且适用于第二管线迭代302。
在至少一个实施例中，系统通过至少计算梯度来执行反向传播，并且使用优化算法从所述计算出的梯度学习。在至少一个实施例中，随机梯度下降算法是一种类型的优化算法。在至少一个实施例中，系统计算相对于权重的梯度，其是每个个体权重的导数的组合：
其中L()是每样本损失函数。在至少一个实施例中，系统计算动量更新
其中W是权重，V是动量，
是相对于权重的梯度，其是每个个体权重的导数的组合，α是学习速率，μ是动量系数。在至少一个实施例中，结合第一管线迭代300描述的技术(例如，用于反向传播的技术)与第二管线迭代302一致并且可应用于第二管线迭代302。在至少一个实施例中，在反向传播之后，系统执行由梯度项的部分/稀疏权重更新。在至少一个实施例中，在反向传播或其并发之后，系统更新计数器数组，该计数器跟踪每个相应条目(例如，嵌入行)在多少次迭代之前被更新和/或针对每个相应的条目已经跳过了权重更新的多少次迭代。
图4示出了根据至少一个实施例的前向触发的权重更新的初始状态的图。在至少一个实施例中，图4示出了一组嵌入向量402、跟踪已应用权重更新多久的数组404、神经网络406以及用于一组嵌入向量402的动量408。在至少一个实施例中，一组嵌入向量402包括用于控制和调整神经网络406的行为的权重(例如256个权重)。在至少一个实施例中，一组嵌入向量402被设置为初始权重W0。在至少一个实施例中，一组嵌入向量402不是初始分配的存储器，或者是已分配的但尚未初始化的存储器。在至少一个实施例中，动量408被设置为初始动量V0。在至少一个实施例中，动量408用于跟踪将在延迟的权重更新中使用的动量值。
图5示出了根据至少一个实施例的前向触发的权重更新的状态的图。在至少一个实施例中，图4示出了初始状态，以及图5示出了一个或更多个训练步之后的后续状态。在至少一个实施例中，在训练步(批)中，一组嵌入向量502存储权重，其更新已经被延迟了多个步。在至少一个实施例中，数组504跟踪已经跳过了多少步权重更新。
在至少一个实施例中，选择第一和第三嵌入条目(从左到右)以在当前训练步(批)中使用。在至少一个实施例中，嵌入条目是随机地或伪随机地选择的样本。在至少一个实施例中，图5示出了基于动量508来更新在当前批中使用的嵌入条目，该动量508存储先前的动量值，该动量值可能在过去的不同步中已被更新。在至少一个实施例中，动量508中的向右斜线和向左斜线用来表示第一和第三嵌入条目先前在不同的步中被更新。在至少一个实施例中，将图5所示的第一和第三嵌入条目(以及图5中未示出的任何其他嵌入条目)的更新的权重值提供给神经网络506以进行前向传播。在至少一个实施例中，在将嵌入条目前向传播之后，代替权重更新，数组504计数器全部递增。
图6示出了根据至少一个实施例的使用选择性权重更新来训练神经网络的过程600的说明性示例。在至少一个实施例中，在配置有计算机可执行指令的一个或更多个计算机系统的控制下执行过程600(或本文所述的任何其他过程，或其变形和/或组合)中的一些或全部，并且可以将其实现为通过硬件、软件或其组合在一个或更多个处理器上共同执行的代码(例如，计算机可执行指令、一个或更多个计算机程序或一个或更多个应用程序)。在至少一个实施例中，代码以计算机程序的形式存储在计算机可读存储介质上，该计算机程序包括可由一个或更多个处理器执行的多个计算机可读指令。在至少一个实施例中，计算机可读存储介质是非暂时性计算机可读介质。在至少一个实施例中，可用于执行过程600的至少一些计算机可读指令不是仅使用暂时性信号(例如，传播的瞬态电或电磁传输)来存储的。非暂时性计算机可读介质不必包括在暂时性信号的收发器内的非暂时性数据存储电路(例如，缓冲区、高速缓存和队列)。在至少一个实施例中，处理器包括被配置成执行过程600的一个或更多个ALU。
在至少一个实施例中，执行过程600的系统(例如，处理器)被配置成确定602与神经网络相关联的权重信息。在至少一个实施例中，权重信息用于训练神经网络。在至少一个实施例中，权重信息被初始化为一组初始值，这些初始值在整个训练过程中使用反向传播技术进行更新。在至少一个实施例中，反向传播是或包括一种用于计算梯度的方法。在至少一个实施例中，随机梯度下降用于使用梯度执行学习。在至少一个实施例中，随机地或伪随机地选择一部分权重信息作为对神经网络的训练步的一部分。
在至少一个实施例中，执行过程600的系统被配置成更新604一部分权重信息。在至少一个实施例中，至少部分地基于元数据来更新权重信息的一部分。在至少一个实施例中，元数据编码权重信息的一部分最近已被更新。在至少一个实施例中，对权重信息的一部分最近已被更新进行编码的元数据是计数器，该计数器跟踪自先前的权重更新以来已经跳过了多少个训练步。在至少一个实施例中，一起计算在两个或更多个训练步上的累积更新，以生成权重更新Wt+k和/或动量更新Vt+k。在一个实施例中，累积更新是指针对一个训练步的权重和/或动量信息的更新。在至少一个实施例中，至少部分地基于元数据来确定当前步t+k处的权重更新，该元数据跟踪已经跳过了多少个训练步，学习速率，动量系数以及存储的来自步t处的先前更新的先前动量值。在至少一个实施例中，针对当前训练步t+k的权重更新被计算为Wt+k＝Wt+μ(1+μ)k-1Vt，其中Wt是来自先前训练步t的权重信息，μ是动量系数，其中μ∈[0，1)，k是在当前步t+k和先前步t之间跳过的训练步数，Vt是步t处的动量。
图7示出了根据至少一个实施例的使用选择性权重更新来训练神经网络的过程700的说明性示例。在至少一个实施例中，在配置有计算机可执行指令的一个或更多个计算机系统的控制下执行过程700(或本文所述的任何其他过程，或其变形和/或组合)中的一些或全部，并且可以将其实现为通过硬件、软件或其组合在一个或更多个处理器上共同执行的代码(例如，计算机可执行指令、一个或更多个计算机程序或一个或更多个应用程序)。在至少一个实施例中，代码以计算机程序的形式存储在计算机可读存储介质上，该计算机程序包括可由一个或更多个处理器执行的多个计算机可读指令。在至少一个实施例中，计算机可读存储介质是非暂时性计算机可读介质。在至少一个实施例中，可用于执行过程700的至少一些计算机可读指令不是仅使用暂时性信号(例如，传播的瞬时电或电磁传输)来存储的。非暂时性计算机可读介质不必包括在暂时性信号的收发器内的非暂时性数据存储电路(例如，缓冲区、高速缓存和队列)。在至少一个实施例中，处理器包括被配置为执行过程700的一个或更多个ALU。
在至少一个实施例中，执行过程700的系统(例如，处理器)被配置成初始化702神经网络，该神经网络包括初始权重信息W0和初始权重信息V0。在至少一个实施例中，训练集包括具有对应计数器的多个项，并且每个计数器被初始化为指示其恰好是过去的一步。在至少一个实施例中，每个权重具有关联的元数据，该元数据存储权重更新的运行历史的指示。
在至少一个实施例中，作为过程700的一部分，系统选择704一个或更多个项用于当前训练步。在至少一个实施例中，项包括一组权重。在至少一个实施例中，项具有值的嵌入向量。在至少一个实施例中，从M＞N个项的训练集中选择N个项的样本。在至少一个实施例中，随机地或伪随机地选择项。在至少一个实施例中，超参数确定从训练集中选择多少个样本以在当前训练步中使用。
在至少一个实施例中，作为过程700的一部分，系统至少部分地基于指示已经跳过了多少个训练步的元数据来更新706权重信息。在至少一个实施例中，在权重尚未用于两个或更多个训练步的情况下，跟踪已经跳过了多少个训练步的计数器数组和来自两个或更多个训练步的权重更新被合计。在至少一个实施例中，更新用于一组项的权重信息，然后通过神经网络前向传播708更新的权重信息以生成一组输出。在至少一个实施例中，从神经网络生成一组输出，并且基于使用地面实况数据计算出的误差来计算梯度。在至少一个实施例中，计算梯度。在至少一个实施例中，随机梯度下降被用于使用梯度执行学习。在至少一个实施例中，系统更新712用于所有项的元数据。在至少一个实施例中，用于训练集的所有项的计数器递增，以反映在执行下一个步的训练时每个项是过去的至少一个步。在至少一个实施例中，系统确定是否714执行另一训练步。如果系统确定执行另一训练步，则系统执行步704-714，这些步可涉及选择用于后续训练步的项集合，该项的集合与为先前训练步选择的先前项集合不同。在至少一个实施例中，如果系统确定训练已完成，则系统向神经网络提供716来自最后的训练步的权重信息以用于推理。
图8A示出了用于执行与一个或更多个实施例相关联的推理和/或训练操作的推理和/或训练逻辑815。下面结合图8A和/或图8B提供关于推理和/或训练逻辑815的细节。
在至少一个实施例中，推理和/或训练逻辑815可以包括但不限于数据存储801，用于存储与在一个或更多个实施例的方面中被训练和/或被用于推理的神经网络的神经元或层相对应的前向和/或输出权重和/或输入/输出数据。在至少一个实施例中，数据存储801存储在使用一个或更多个实施例的方面进行推理和/或训练期间输入/输出数据和/或权重参数的正向传播期间与一个或更多个实施例结合训练或使用的神经网络的每一层的权重参数和/或输入/输出数据。在至少一个实施例中，数据存储801的任何部分可以与其他片上或片外数据存储(包括处理器的L1、L2或L3高速缓存或系统存储器)一起被包括。
在至少一个实施例中，数据存储801的任何部分可以在一个或更多个处理器或其他硬件逻辑设备或电路的内部或外部。在至少一个实施例中，数据存储801可以是高速缓存存储器、动态随机可寻址存储器(“DRAM”)、静态随机可寻址存储器(“SRAM”)、非易失性存储器(例如闪存)或其他存储装置。在至少一个实施例中，数据存储801是处理器的内部还是外部的选择，例如，是由DRAM、SRAM、闪存还是由其他类型的存储器组成，取决于片上可用存储、进行训练和/或推理功能的延迟要求、在推理和/或训练神经网络中使用的数据的批量大小或这些因素的某种组合。
在至少一个实施例中，推理和/或训练逻辑815可以包括但不限于数据存储805，以存储与在一个或更多个实施例的方面中被训练和/或用于推理的神经网络或神经网络的层相对应的向后和/或输出权重和/或输入/输出数据。在至少一个实施例中，数据存储805存储在使用一个或更多个实施例的方面的训练和/或推理期间在向后传播输入/输出数据和/或权重参数期间，与一个或更多个实施例一起训练或结合使用的神经网络的每一层的权重参数和/或输入/输出数据。在至少一个实施例中，数据存储805的任何部分可以与其他片上或片外数据存储包括在一起，包括处理器的L1、L2或L3高速缓存或系统存储器。在至少一个实施例中，数据存储805的任何部分可以在一个或更多个处理器或其他硬件逻辑设备或电路的内部或外部。在至少一个实施例中，数据存储805可以是高速缓存存储器、DRAM、SRAM、非易失性存储器(例如，闪存)或其他存储器。在至少一个实施例中，数据存储805是处理器的内部还是外部的选择，例如，是由DRAM、SRAM、闪存还是其他存储类型组成的，取决于片上可用存储、进行训练和/或推理功能的延迟要求、在推理和/或训练神经网络中使用的数据的批量大小或这些因素的某种组合。
在至少一个实施例中，数据存储801和数据存储805可以是分开的存储结构。在至少一个实施例中，数据存储801和数据存储805可以是相同的存储结构。在至少一个实施例中，数据存储801和数据存储805可以是部分相同的存储结构和部分分离的存储结构。在至少一个实施例中，数据存储801和数据存储805的任何部分可以与其他片上或片外数据存储包括在一起，包括处理器的L1、L2或L3高速缓存或系统存储器。
在至少一个实施例中，推理和/或训练逻辑815可以包括但不限于一个或更多个算术逻辑单元(“ALU”)810，以至少部分地基于训练和/或推理代码或由其指示执行逻辑和/或算术操作，其结果可以导致存储在激活存储820中的作为储在数据存储801和/或数据存储805中输入/输出和/或权重参数数据功能的激活(例如，来自神经网络内的层或神经元的输出值)。在至少一个实施例中，存储在激活存储820中的激活是根据由ALU 810响应于执行指令或其他代码执行的线性代数和/或基于矩阵的数学生成的，其中将存储在数据存储805的权重值和/或数据801与其他值(例如偏差值、梯度信息、动量值或其他参数或超参数)一起用作操作数，这些值中的任意或者全部可以存储在数据存储805或数据存储801或其他片上或片下存储器。在至少一个实施例中，一个或更多个处理器或其他硬件逻辑设备或电路中包括一个或更多个ALU 810，而在另一实施例中，一个或更多个ALU810可以在使用它们的处理器或其他硬件逻辑设备或电路(例如，协处理器)的外部。在至少一个实施例中，ALU 810可以被包括在处理器的执行单元之内，或者以其他方式被包括在处理器的执行单元可以访问的一套ALU中，该套ALU可以在同一处理器内或者分布在不同类型的不同处理器之间(例如，中央处理器、图形处理单元、固定功能单元等)。在至少一个实施例中，数据存储801，数据存储805和激活存储820可以在同一处理器或其他硬件逻辑装置或电路上，而在另一实施例中，它们可以在不同的处理器或其他硬件逻辑装置或电路中，或相同和不同处理器或其他硬件逻辑设备或电路的某种组合中。在至少一个实施例中，激活存储820中的任何部分可以与其他片上或片外数据存储包括在一起，包括处理器的L1、L2或L3高速缓存或系统存储器。此外，推理和/或训练代码可以与处理器或其他硬件逻辑或电路可访问的其他代码一起存储，并可以使用处理器的提取、解码、调度、执行、退出和/或其他逻辑电路来提取和/或处理。
在至少一个实施例中，激活存储820可以是高速缓存存储器、DRAM、SRAM、非易失性存储器(例如，闪存)或其他存储器。在至少一个实施例中，激活存储820可以完全或部分在一个或更多个处理器或其他逻辑电路之内或之外。在至少一个实施例中，激活存储820是处理器的内部还是外部的选择，例如，或者是由DRAM、SRAM、闪存或某种其他存储类型组成的，取决于片上可用存储、进行训练和/或推理功能的延迟要求、在推理和/或训练神经网络中使用的数据的批量大小或这些因素的某种组合。在至少一个实施例中，图8A中所示的推理和/或训练逻辑815可以与专用集成电路(“ASIC”)(例如来自谷歌的
处理单元，来自GraphcoreTM的推理处理单元(IPU)或来自因特尔公司的
(例如“LakeCrest”)处理器)结合使用。在至少一个实施例中，图8A所示的推理和/或训练逻辑815可以与中央处理单元(“CPU”)硬件，图形处理单元(“GPU”)硬件或其他硬件(例如现场可编程门阵列(“FPGA”))结合使用。
图8B示出了根据至少一个实施例的各种推理和/或训练逻辑815。在至少一个实施例中，推论和/或训练逻辑815可以包括但不限于硬件逻辑，其中计算资源是专用的或以其他方式专用地与对应于神经网络内的一层或更多层神经元的权重值或其他信息结合使用。在至少一个实施例中，图8B中所示的推理和/或训练逻辑815可以与专用集成电路(ASIC)(例如Google的
处理单元、GraphcoreTM的推理处理单元(IPU)或来自因特尔公司的
(例如“Lake Crest”)处理器)结合使用。在至少一个实施例中，图8B所示的推理和/或训练逻辑815可以与中央处理单元(CPU)硬件、图形处理单元(GPU)硬件或其他硬件(例如现场可编程门阵列(FPGA))结合使用。在至少一个实施例中，推理和/或训练逻辑815包括但不限于数据存储801和数据存储805，其可以用于存储权重值和/或其他信息，包括偏差值、梯度信息、动量值、和/或其他参数或超参数信息。在图8B中所示的至少一个实施例中，数据存储801和数据存储805中的每一个都分别与专用的计算资源(例如计算硬件802和计算硬件806)相关联。在至少一个实施例中，计算硬件802和计算硬件806中的每一个包括一个或更多个ALU，一个或更多个ALU仅对分别存储在数据存储801和数据存储805中的信息执行数学功能(例如线性代数函数)，其结果存储在激活存储820中。
在至少一个实施例中，数据存储801和805以及相应的计算硬件802和806中的每一个分别对应于神经网络的不同层，从而提供产生来自数据存储801和计算硬件802的一个“存储/计算对801/802”的激活作为对下一个数据存储805和计算硬件806的“存储/计算对805/806”的输入，以镜像神经网络的概念组织。在至少一个实施例中，每个存储/计算对801/802和805/806可以对应于一个以上的神经网络层。在至少一个实施例中，在推理和/或训练逻辑815中可以包括在存储计算对801/802和805/806之后或与之并行的附加存储/计算对(未示出)。
神经网络训练和部署
图9示出了根据至少一个实施例的深度神经网络的训练和部署。在至少一个实施例中，使用训练数据集902来训练未训练的神经网络906。在至少一个实施例中，训练框架904是PyTorch框架，而在其他实施例中，训练框架904是Tensorflow、Boost、Caffe、Microsoft Cognitive Toolkit/CNTK、MXNet、Chainer、Keras、Deeplearning4j或其他培训框架。在至少一个实施例中，训练框架904训练未训练的神经网络906，并使它能够使用本文所述的处理资源来训练，以生成训练后的神经网络908。在至少一个实施例中，权重可以被随机选择或通过使用深度信念网络。在至少一个实施例中，可以以有监督、部分有监督或无监督的方式执行训练。
在至少一个实施例中，使用监督学习来训练未训练的神经网络906，其中训练数据集902包括与输入的期望输出配对的输入，或者其中训练数据集902包括具有已知输出的输入，以及神经网络的输出是手动分级的。在至少一个实施例中，未训练的神经网络906以监督的方式被训练，以处理来自训练数据集902的输入，并将结果输出与一组期望或预期的输出进行比较。在至少一个实施例中，然后通过未训练的神经网络906将错误传播回去。在至少一个实施例中，训练框架904调整控制未训练的神经网络906的权重。在至少一个实施例中，训练框架904包括用于监视未经训练的神经网络906正朝着诸如训练后的神经网络908之类的模型收敛的状况的工具，该模型适于基于诸如新数据912之类的已知输入数据来生成诸如结果914之类的正确答案。在至少一个实施例中，训练框架904在调整权重的同时反复训练未训练的神经网络906，以使用损失函数和调整算法(例如随机梯度下降)来完善未训练的神经网络906的输出。在至少一个实施例中，训练框架904训练未训练的神经网络906，直到未训练的神经网络906达到期望的精度为止。在至少一个实施例中，然后可以部署经循环的神经网络908以实施任何数量的机器学习操作。
在至少一个实施例中，未训练的神经网络906是使用非监督学习来训练的，其中，未训练的神经网络906尝试使用未标记的数据来训练自己。在至少一个实施例中，无监督学习训练数据集902将包括输入数据，而没有任何相关联的输出数据或“地面实况(groundtruth)”数据。在至少一个实施例中，未经训练的神经网络906可以学习训练数据集902内的分组，并且可以确定各个输入如何与未经训练的数据集902相关。在至少一个实施例中，可以使用未经监督的训练来生成自组织图，其为一种够执行对减小新数据912的维数有用的操作的经训练的神经网络908。在至少一个实施例中，无监督训练也可用于执行异常检测，其允许识别新数据集912中的数据点，偏离新数据集912的正常模式。
在至少一个实施例中，可以使用半监督学习，这是一种技术，其中训练数据集902包括标记数据和未标记数据的混合。在至少一个实施例中，训练框架904可以用于执行增量学习，诸如通过转移的学习技术。在至少一个实施例中，增量学习使受过训练的神经网络908能够适应新数据912，而不会忘记在初始训练期间注入到网络中的知识。
数据中心
图10示出了示例数据中心1000，其中可以使用至少一个实施例。在至少一个实施例中，数据中心1000包括数据中心基础设施层1010、框架层1020、软件层1030和应用层1040。
在至少一个实施例中，如图10所示，数据中心基础设施层1010可以包括资源协调器1012、分组的计算资源1014和节点计算资源(“节点C.R.”)1016(1)-1016(N)，其中“N”代表任何完整的正整数。在至少一个实施例中，节点C.R.1016(1)-1016(N)可以包括但不限于任何数量的中央处理单元(“CPU”)或其他处理器(包括加速器、现场可编程门阵列(FPGA)、图形处理器等)、存储设备(例如，动态只读存储器)、存储器设备(例如，固态或磁盘驱动器)、网络输入/输出(“NW I/O”)设备、网络交换机、虚拟机(“VM”)，电源模块和冷却模块等。在至少一个实施例中，节点C.R.1016(1)-1016(N)中的一个或更多个节点C.R.可以是具有上述计算资源的一个或更多个的服务器。
在至少一个实施例中，分组的计算资源1014可以包括容纳在一个或更多个机架(未示出)中的节点C.R.的单独分组，或者容纳在各个地理位置(也未示出)的数据中心中的许多机架的单独分组。分组的计算资源1014内的节点C.R.的单独分组可以包括可以配置成或分配为支持一个或更多个工作负载的分组的计算、网络、存储器或存储资源。在至少一个实施例中，可以将包括CPU或处理器的几个节点C.R.分组在一个或更多个机架内，以提供计算资源来支持一个或更多个工作负载。在至少一个实施例中，一个或更多个机架还可以包括任何数量的电源模块、冷却模块和网络交换机的任意组合。
在至少一个实施例中，资源协调器1022可以配置成或以其他防水工会控制一个或更多个节点C.R.1016(1)-1016(N)和/或分组的计算资源1014。在至少一个实施例中，资源协调器1022可以包括用于数据中心1000的软件设计基础设施(“SDI”)管理实体。在至少一个实施例中，资源编排器可以包括硬件、软件或其某种组合。
在至少一个实施例中，如图10所示，框架层1020包括作业调度器1032、配置管理器1034、资源管理器1036和分布式文件系统1038。在至少一个实施例中，框架层1020可以包括用于支持软件层1030的软件1032和/或应用程序层1040的一个或更多个应用程序1042的框架。在至少一个实施例中，软件1032或应用程序1042可分别包括基于Web的服务软件或应用程序，例如由Amazon Web Services，Google Cloud和Microsoft Azure提供的服务或应用程序。在至少一个实施例中，框架层1020可以是但不限于一种免费和开放源软件网络应用框架，例如可以利用分布式文件系统1038用于大型扩展数据处理(例如“大数据”)的ApacheSpark TM(以下称为“Spark”)。在至少一个实施例中，作业调度器1032可以包括Spark驱动器，以促进对数据中心1000的各个层所支持的工作负荷的调度。在至少一个实施例中，配置管理器1034可以能够配置不同的层(例如包括Spark的软件层1030和框架层1020)和用于支持大规模数据处理的分布式文件系统1038。在至少一个实施例中，资源管理器1036能够管理映射到或分配用于支持分布式文件系统1038和作业调度器1032的集群或分组计算资源。在至少一个实施例中，集群或分组计算资源可以包括在数据中心基础设施层1010处的分组计算资源1014。在至少一个实施例中，资源管理器1036可以与资源协调器1012协调以管理这些映射或分配的计算资源。
在至少一个实施例中，包括在软件层1030中的软件1032可以包括由节点C.R.1016(1)-1016(N)、分组计算资源1014和/或框架层1020的分布式文件系统1038的至少一部分使用的软件。一种或更多种类型的软件可以包括但不限于Internet网页搜索软件、电子邮件病毒扫描软件、数据库软件和流视频内容软件。
在至少一个实施例中，应用层1040中包括的应用程序1042可以包括由节点C.R.1016(1)-1016(N)的至少一部分、分组的计算资源1014和/或框架层1020的分布式文件系统1038使用的一种或更多种类型的应用程序。一种或更多种类型的应用程序可以包括但不限于任何数量的基因组学应用程序，认知计算和机器学习应用程序，包括训练或推理软件，机器学习框架软件(例如PyTorch、TensorFlow、Caffe等)或其他与一个或更多个实施例结合使用的机器学习应用程序。
在至少一个实施例中，配置管理器1034、资源管理器1036和资源协调器1012中的任何一个可以基于以任何技术上可行的方式获取的任何数量和类型的数据来实现任何数量和类型的自我修改动作。在至少一个实施例中，自我修改动作可以减轻数据中心1000的数据中心操作员做出可能不好的配置决定并且可以避免数据中心的未充分利用和/或执行差的部分。
在至少一个实施例中，数据中心1000可以包括工具、服务、软件或其他资源，以根据本文所述的一个或更多个实施例来训练一个或更多个机器学习模型或者使用一个或更多个机器学习模型来预测或推理信息。例如，在至少一个实施例中，可以通过使用上文关于数据中心1000描述的软件和计算资源，根据神经网络架构通过计算权重参数来训练机器学习模型。在至少一个实施例中，通过使用通过本文所述的一种或更多种训练技术计算出的权重参数，可以使用上面与关于数据中心1000所描述的资源，使用对应于一个或更多个神经网络的经训练的机器学习模型来推理或预测信息。
在至少一个实施例中，数据中心可以使用CPU、专用集成电路(ASIC)、GPU、FPGA或其他硬件来使用上述资源来执行训练和/或推理。此外，上述的一个或更多个软件和/或硬件资源可以配置成一种服务，以允许用户训练或执行信息推理，例如图像识别、语音识别或其他人工智能服务。
推理和/或训练逻辑815用于执行与一个或更多个实施例相关联的推理和/或训练操作。下面结合图8A和/或图8B提供关于推理和/或训练逻辑815的细节。在至少一个实施例中，推理和/或训练逻辑815可以在系统图10中使用，至少部分地基于使用神经网络训练操作、神经网络功能和/或架构或本文所述的神经网络用例计算出的权重参数来推理或预测操作。
在至少一个实施例中，图10的系统包括或以其他方式可以访问工具、服务、硬件、软件或其他资源，以训练一个或更多个机器学习模型，或者根据本文所述的一个或更多个实施例使用一个或更多个机器学习模型来预测或推理信息。在至少一个实施例中，图10的系统是或包括一种系统，该系统执行使用选择性权重更新来训练一个或更多个神经网络和/或使用一个或更多个神经网络使用选择性权重更新来推理信息的过程，该过程包括但不限于以上结合图6和图7所描述的过程。
自主车辆
图11A示出了根据至少一个实施例的自主车辆1100的示例。在至少一个实施例中，自主车辆1100(在本文中可替代地称为“车辆1100”)可以是但不限于客运车辆，例如汽车、卡车、公共汽车和/或可容纳一个或更多个乘客的另一种类型的车辆。在至少一个实施例中，车辆1100可以是用于拖运货物的半牵引车-拖车。在至少一个实施例中，车辆1100可以是飞机、机器人车辆或其他类型的车辆。
可以根据由美国运输部下属的国家公路交通安全管理局(“NHTSA”)和汽车工程师学会(“SAE”)“与用于道路机动车辆的驾驶自动化系统有关的术语(Taxonomy andDefinitions for Terms Related to Driving Automation Systems for On-Road MotorVehicles)”(例如，于2018年6月15日发布的标准号J3016-201806，于2016年9月30日发布的标准号J3016-201609，以及该版本的以前和将来的版本此标准)定义的自动化级别来描述自动驾驶汽车。在一个或更多个实施例中，车辆1100可能能够根据自动驾驶级别的级别1至级别5中的一个或更多个来进行功能。例如，在至少一个实施例中，根据实施例，车辆1100可能能够进行条件自动化(等级3)、高度自动化(级别4)和/或全自动(级别5)。
在至少一个实施例中，车辆1100可以包括但不限于组件，诸如底盘、车身、车轮(例如2、4、6、8、18等)、轮胎、车轴和车辆的其他组件。在至少一个实施例中，车辆1100可以包括但不限于推进系统1150，例如内燃机、混合动力装置、全电动发动机和/或另一种推进系统类型。在至少一个实施例中，推进系统1150可以连接至车辆1100的传动系，其可以包括但不限于变速器，以使得能够对车辆1100进行推进。在至少一个实施例中，可以响应于从油门/加速器1152接收信号以控制推进系统1150。
在至少一个实施例中，当推进系统1150正在运行时(例如，当车辆行驶时)，转向系统1154(其可以包括但不限于方向盘)用于使车辆1100转向(例如，沿着期望的路径或路线)。在至少一个实施例中，转向系统1154可以从转向致动器1156接收信号。方向盘对于全自动化(级别5)功能可以是可选的。在至少一个实施例中，制动传感器系统1146可以用于响应于从制动致动器1148和/或制动传感器接收到的信号来操作车辆制动器。
在至少一个实施例中，控制器1136可以包括但不限于一个或更多个片上系统(“SoC”)(图11A中未示出)和/或图形处理单元(“GPU”)向车辆1100的一个或更多个组件和/或系统提供信号(例如，代表命令)。例如，在至少一个实施例中，控制器1136可以发送信号以通过制动致动器1148操作车辆制动，通过转向致动器1156操作转向系统1154，和/或通过节气门/加速器1152操作推进系统1150。控制器1136可以包括一个或更多个机载(例如，集成)计算设备(例如，超级计算机)，其处理传感器信号并输出操作命令(例如，表示命令的信号)以实现自动驾驶和/或协助驾驶员驾驶车辆1100。在至少一个实施例中，控制器1136可以包括用于自动驾驶功能的第一控制器1136，用于功能安全功能的第二控制器1136，用于人工智能功能(例如计算机视觉)的第三控制器1136，用于信息娱乐功能的第四控制器1136，用于紧急情况下的冗余的第五控制器1136和/或其他控制器。在至少一个实施例中，单个控制器1136可以处理上述功能中的两个或更多个，两个或更多控制器1136可以处理单个功能和/或其任何组合。
在至少一个实施例中，控制器1136响应于从一个或更多个传感器(例如，传感器输入)接收到的传感器数据，提供用于控制车辆1100的一个或更多个组件和/或系统的信号。在至少一个实施例中，传感器数据可以从传感器接收，传感器类型例如但不限于全球导航卫星系统(“GNSS”)传感器1158(例如，全球定位系统传感器)、RADAR传感器1160、超声波传感器1162、LIDAR传感器1164、惯性测量单元(IMU)传感器1166(例如，加速度计、陀螺仪、磁罗盘、磁力计等)、麦克风1196、立体声相机1168、广角相机1170(例如鱼眼相机)、红外相机1172、环绕相机1174(例如，360度相机)、远程相机(图11A中未示出)、中程相机(图11A中未示出)、速度传感器1144(例如，用于测量车辆1100的速度)、振动传感器1142、转向传感器1140、制动传感器(例如，作为制动传感器系统1146的一部分)和/或其他传感器类型接收。
在至少一个实施例中，一个或更多个控制器1136可以从车辆1100的仪表板1132接收输入(例如，由输入数据表示)并通过人机界面(“HMI”)显示器1134、声音信号器、扬声器和/或车辆1100的其他组件提供输出(例如，由输出数据、显示数据等表示)。在至少一个实施例中，输出可包括信息，诸如车速、速度、时间、地图数据(例如，高清晰度地图(图11A中未显示)、位置数据(例如，车辆1100的位置，例如在地图上)、方向、其他车辆的位置(例如，占用光栅)、关于对象的信息以及由控制器1136感知到的对象的状态等。例如，在至少一个实施例中，HMI显示器1134可以显示关于一个或更多个对象的存在的信息(例如，路牌、警告标志、交通信号灯变更等)和/或有关驾驶操作车辆已经、正在或将要制造的信息(例如，现在改变车道、在两英里内驶出34B出口等)。
在至少一个实施例中，车辆1100进一步包括网络接口1124，其可以使用无线天线1126和/或调制解调器通过一个或更多个网络进行通信。例如，在至少一个实施例中，网络接口1124可能能够通过长期演进(“LTE”)、宽带码分多址(“WCDMA”)、通用移动电信系统(“UMTS”)、全球移动通信系统(“GSM”)、IMT-CDMA多载波(“CDMA2000”)等进行通信。在至少一个实施例中，无线天线1126还可以使用局域网(例如Bluetooth、Bluetooth Low Energy(LE)、Z-Wave、ZigBee等)和/或低功耗广域网(以下简称“LPWAN”)(例如LoRaWAN、SigFox等)，使环境中的对象(例如，车辆、移动设备)之间进行通信。
推理和/或训练逻辑815用于执行与一个或更多个实施例相关联的推理和/或训练操作。下面结合图8A和/或图8B提供关于推理和/或训练逻辑815的细节。在至少一个实施例中，推理和/或训练逻辑815可以在系统图11A中用于至少部分地基于使用神经网络训练操作、神经网络功能和/或架构或本文所述的神经网络用例计算出的权重参数来推理或预测操作。
在至少一个实施例中，车辆1100包括或以其他方式可以访问工具、服务、硬件、软件或其他资源，以训练一个或更多个机器学习模型或根据本文描述的一个或更多个实施例的使用一个或更多个机器学习模型来预测或推理信息。在至少一个实施例中，车辆1100是或包括一种系统，该系统用于执行使用选择性权重更新训练一个或更多个神经网络和/或使用一个或更多个神经网络使用选择性权重更新来推理信息的过程，该过程包括但不限于上面结合图6和图7所描述的过程。
图11B示出了根据至少一个实施例的图11A的自主车辆1100的相机位置和视野的示例。在至少一个实施例中，相机和各自的视野是一个示例实施例，并且不旨在进行限制。例如，在至少一个实施例中，可以包括附加的和/或替代的相机和/或相机可以位于车辆1100上的不同位置。
在至少一个实施例中，用于相机的相机类型可以包括但不限于可以适于与车辆1100的组件和/或系统一起使用的数字相机。在至少一个实施例中，一种或更多种相机可以以汽车安全完整性等级(“ASIL”)B和/或其他ASIL进行操作。在至少一个实施例中，根据实施例，相机类型可以具有任何图像捕获速率，例如60帧每秒(fps)、120fps、240fps等。在至少一个实施例中，相机可以能够使用滚动快门、全局快门、另一种类型的快门或其组合。在至少一个实施例中，滤色器阵列可以包括红色透明的透明(“RCCC”)滤色器阵列、红色透明的透明蓝色(“RCCB”)滤色器阵列、红色蓝色绿色透明(“RBGC”)滤色器阵列、Foveon X3滤色器阵列、拜耳(Bayer)传感器(“RGGB”)滤色器阵列、单色传感器滤色器阵列和/或其他类型的滤色器阵列。在至少一个实施例中，可以使用透明像素相机，例如具有RCCC、RCCB和/或RBGC滤色器阵列的相机，以努力提高光敏性。
在至少一个实施例中，一个或更多个相机可以用于执行先进驾驶员辅助系统(“ADAS”)功能(例如，作为冗余或故障安全设计的一部分)。例如，在至少一个实施例中，可以安装多功能单声道相机以提供包括车道偏离警告、交通标志辅助和智能大灯控制的功能。在至少一个实施例中，一个或更多个相机(例如，所有相机)可以同时记录并提供图像数据(例如，视频)。
在至少一个实施例中，可以将一个或更多个相机安装在安装组件中，例如定制设计的(三维(“3D”)打印的)组件，以便切出杂散光和来自在汽车内的反光(例如，仪表板的反射在挡风玻璃镜中反光)，其可能会干扰相机的图像数据捕获能力。关于后视镜安装组件，在至少一个实施例中，后视镜组件可以是3D打印定制的，使得相机安装板匹配后视镜的形状。在至少一个实施例中，相机可以被集成到后视镜中。对于侧视相机，在至少一个实施例中，相机也可以集成在舱室的每个角落的四个支柱内。
在至少一个实施例中，具有包括车辆1100前面的环境的部分的视野的相机(例如，前向相机)可以用于环视，以及在一个或更多个控制器1136和/或控制SoC的帮助下帮助识别向前的路径和障碍物，从而提供对于生成占用网格和/或确定优选的车辆路径至关重要的信息。在至少一个实施例中，前向相机可以用于执行许多与LIDAR相同的ADAS功能，包括但不限于紧急制动、行人检测和避免碰撞。在至少一个实施例中，前向相机也可以用于ADAS功能和系统，包括但不限于车道偏离警告(“LDW”)、自动巡航控制(“ACC”)和/或其他功能(例如交通标志识别)。
在至少一个实施例中，各种相机可以用于前向配置，包括例如包括CMOS(“互补金属氧化物半导体”)彩色成像器的单目相机平台。在至少一个实施例中，广角相机1170可以用于感知从外围进入的对象(例如，行人、过马路或自行车)。尽管在图11B中仅示出了一个广角相机1170，但是，在其他实施例中，车辆1100上可以有任何数量(包括零)的广角相机1170。在至少一个实施例中，任何数量的远程相机1198(例如，远程立体相机对)可用于基于深度的对象检测，尤其是对于尚未训练神经网络的对象。在至少一个实施例中，远程相机1198也可以用于对象检测和分类以及基本对象跟踪。
在至少一个实施例中，任何数量的立体声相机1168也可以包括在前向配置中。在至少一个实施例中，一个或更多个立体声相机1168可以包括集成控制单元，该集成控制单元包括可缩放处理单元，该可缩放处理单元可以提供可编程逻辑(“FPGA”)和具有单个芯片上集成的控制器局域网(“CAN”)或以太网接口的多核心微处理器。在至少一个实施例中，这样的单元可以用于生成车辆1100的环境的3D地图，包括对图像中所有点的距离估计。在至少一个实施例中，一个或更多个立体相机1168可以包括但不限于紧凑型立体视觉传感器，其可以包括但不限于两个相机镜头(左右分别一个)和一个图像处理芯片，其可以测量从车辆1100到目标对象的距离并使用所生成的信息(例如，元数据)来激活自主紧急制动和车道偏离警告功能。在至少一个实施例中，除了本文所述的那些之外，还可以使用其他类型的立体相机1168。
在至少一个实施例中，具有包括车辆1100侧面的环境的一部分的视野的相机(例如，侧视相机)可以用于环绕查看，从而提供用于创建和更新占据网格的信息，以及产生侧面碰撞警告。例如，在至少一个实施例中，环绕相机1174(例如，如图11B所示的四个环绕相机1174)可以定位在车辆1100上。在至少一个实施例中，环绕相机1174可以包括但不限于，广角相机1170、鱼目镜头、360度相机和/或类似物的任意数量和组合。例如，在至少一个实施例中，四个鱼目镜头相机可以位于车辆1100的前、后和侧面。在至少一个实施例中，车辆1100可以使用三个环绕相机1174(例如，左、右和后面)，并且可以利用一个或更多个其他相机(例如，前向相机)作为第四个环视相机。
在至少一个实施例中，具有包括车辆1100后方的环境的一部分的视野的相机(例如，后视相机)可以用于停车辅助、环视、后方碰撞警告、以及创建和更新占用光栅。在至少一个实施例中，可以使用各种各样的相机，包括但不限于还适合作为前向相机的相机(例如，远程相机1198和/或中程相机1176、立体相机1168、红外相机1172等)，如本文所述。
推理和/或训练逻辑815用于执行与一个或更多个实施例相关的推理和/或训练操作。下面结合图8A和/或图8B提供关于推理和/或训练逻辑815的细节。在至少一个实施例中，推理和/或训练逻辑815可以用于图11B的系统中，以至少部分地基于使用本文所述的神经网络训练操作、神经网络功能和/或架构、或神经网络用例计算出的权重参数来推理或预测操作。
在至少一个实施例中，图11B的系统包括或以其他方式可以访问工具、服务、硬件、软件或其他资源，以训练一个或更多个机器学习模型，或者根据本文所述的一个或更多个实施例使用一个或更多个机器学习模型来预测或推理信息。在至少一个实施例中，图11B的系统是或包括一种系统，该系统用于执行使用选择性权重更新来训练一个或更多个神经网络和/或使用一个或更多个神经网络使用选择性权重更新来推理信息的过程，该过程包括但不限于以上结合图6和图7所述的过程。
图11C示出了根据至少一个实施例的图11A的自主车辆1100的示例系统架构的框图。在至少一个实施例中，图11C中的车辆1100的组件、特征和系统中的每一个都示出为经由总线1102连接。在至少一个实施例中，总线1102可包括但不限于CAN数据接口(在本文中可替代地称为“CAN总线”)。在至少一个实施例中，CAN总线可以是车辆1100内部的网络，用于帮助控制车辆1100的各种特征和功能，例如制动器的致动、加速、制动、转向、雨刷等。在一个实施例中，总线1102可以配置成具有数十个甚至数百个节点，每个节点具有其自己的唯一标识符(例如，CAN ID)。在至少一个实施例中，可以读取总线1102以找到方向盘角度、地面速度、发动机每分钟转动次数(“RPM”)、按钮位置和/或其他车辆状态指示器。在至少一个实施例中，总线1102可以是符合ASIL B的CAN总线。
在至少一个实施例中，除了CAN之外或来自CAN，可使用FlexRay和/或以太网(Ethernet)。在至少一个实施例中，可以有任意数量的总线1102，其可以包括但不限于零或更多的CAN总线，零或更多的FlexRay总线，零或更多的以太网总线，和/或零或更多的使用其他协议的其他类型的总线。在至少一个实施例中，两个或更多个总线1102可以用于执行不同的功能，和/或可以用于冗余。例如，第一总线1102可以用于碰撞避免功能，并且第二总线1102可以用于致动控制。在至少一个实施例中，每个总线1102可以与车辆1100的任何组件通信，并且两个或更多个总线1102可以与相同的组件通信。在至少一个实施例中，任何数量的片上系统(“SoC”)1104中的每一个，控制器1136中的每一个和/或车辆内的每个计算机都可以访问相同的输入数据(例如，来自车辆1100的传感器的输入)，并且可以连接到公共总线，例如CAN总线。
在至少一个实施例中，车辆1100可以包括一个或更多个控制器1136，诸如本文关于图11A所描述的那些。控制器1136可以用于多种功能。在至少一个实施例中，控制器1136可以耦合到车辆1100的各种其他组件和系统中的任何一个，并且可以用于控制车辆1100、车辆1100的人工智能、车辆1100的信息娱乐等。
在至少一个实施例中，车辆1100可以包括任何数量的SoC 1104。SoC 1104中的每一个可以包括但不限于中央处理单元(“CPU”)1106、图形处理单元(“GPU”)1108、处理器1110、高速缓存1112、加速器1114、数据存储1116和/或其他未显示的组件和特征。在至少一个实施例中，SoC 1104可以用于在各种平台和系统中控制车辆1100。例如，在至少一个实施例中，SoC 1104可以与高清晰度(“HD”)地图1122在系统(例如，车辆1100的系统)中组合，该高清晰度地图1122可以经由网络接口1124从一个或更多个服务器(图11C中未示出)获得地图刷新和/或更新。
在至少一个实施例中，CPU 1106可以包括CPU集群或CPU复合体(在本文中可替代地称为“CCPLEX”)。在至少一个实施例中，CPU 1106可以包括多个核心和/或二级(“L2”)高速缓存。例如，在至少一个实施例中，CPU 1106可以在相互耦合的多处理器配置中包括八个核心。在至少一个实施例中，CPU 1106可以包括四个双核心集群，其中每个集群具有专用的L2高速缓存(例如，2MB L2高速缓存)。在至少一个实施例中，CPU 1106(例如，CCPLEX)可以配置成支持同时的集群操作，使得CPU 1106的集群的任何组合在任何给定的时间都可以是活跃的。
在至少一个实施例中，一个或更多个CPU 1106可以实现电源管理功能，这些功能包括但不限于以下特征中的一个或更多个：空闲时可以自动对各个硬件模块进行时钟门控以节省动态功率；当核心由于执行等待中断(“WFI”)/事件等待(“WFE”)指令而未主动执行指令时，可以对每个核心时钟进行门控；每个核心都可以独立供电；当所有核心都被时钟门控或功率门控时，每个核心集群可以被独立地时钟门控；和/或当所有核心都被功率门控时，每个核心集群可以被独立地功率门控。在至少一个实施例中，CPU 1106可以进一步实现用于管理功率状态的增强算法，其中指定了允许的功率状态和预期的唤醒时间，并且硬件/微码确定了针对核心、集群和CCPLEX输入的最佳功率状态。在至少一个实施例中，处理核心可以在软件中支持简化的功率状态输入序列，其中工作被分担给微码。
在至少一个实施例中，GPU 1108可以包括集成的GPU(在本文中或者称为“iGPU”)。在至少一个实施例中，GPU 1108可以是可编程的，并且对于并行工作负载可以是有效的。在至少一个实施例中，GPU 1108，在至少一个实施例中，可以使用增强的张量指令集。在至少一个实施例中，GPU 1108可以包括一个或更多个流式微处理器，其中每个流式微处理器可以包括一级(“L1”)高速缓存(例如，具有至少96KB的存储容量的L1高速缓存)，以及两个或更多个流式微处理器可以共享L2高速缓存(例如，具有512KB存储容量的L2高速缓存)。在至少一个实施例中，GPU 1108可以包括至少八个流式微处理器。在至少一个实施例中，GPU1108可以使用计算应用程序编程接口(API)。在至少一个实施例中，GPU 1108可以使用一个或更多个并行计算平台和/或编程模型(例如，NVIDIA的CUDA)。
在至少一个实施例中，一个或更多个GPU 1108可以经功耗优化以在汽车和嵌入式用例中获得最佳性能。例如，在一个实施例中，可以在鳍式场效应晶体管(“FinFET”)上制造GPU 1108。在至少一个实施例中，每个流式微处理器可以包含多个划分为多个块的混合精度处理核心。例如但不限于，可以将64个PF32核心和32个PF64核心划分为四个处理块。在至少一个实施例中，可以为每个处理块分配16个FP32核心、8个FP64核心、16个INT32核心、两个用于深度学习矩阵算术的混合精度NVIDIA TENSOR CORE、零级(“L0”)指令缓存、线程束调度器、分派单元和/或64KB寄存器文件。在至少一个实施例中，流式微处理器可以包括独立的并行整数和浮点数据路径来提供混合了计算和寻址运算的工作量的有效执行。在至少一个实施例中，流式微处理器可以包括独立的线程调度能力，以实现更细粒度的同步和并行线程之间的协作。在至少一个实施例中，流式微处理器可以包括组合的L1数据高速缓存和共享存储器单元，以便在简化编程的同时提高性能。
在至少一个实施例中，一个或更多个GPU 1108可以包括高带宽存储器(“HBM”)和/或16GB HBM2存储器子系统，以在一些示例中提供约900GB/秒的峰值存储带宽。在至少一个实施例中，除了或替代于HBM存储器，可以使用同步图形随机存取存储器(“SGRAM”)，例如图形双倍数据速率类型的五同步随机存取存储器(“GDDR5”)。
在至少一个实施例中，GPU 1108可以包括统一存储器技术。在至少一个实施例中，地址转换服务(“ATS”)支持可以用于允许GPU 1108直接访问CPU 1106页表。在至少一个实施例中，当GPU 1108存储器管理单元(“MMU”)经历未命中时，可以将地址转换请求发送到CPU 1106。作为响应，在至少一个实施例中，CPU 1106可以在其页面表中查找地址的虚拟-物理的映射并将转换传送回GPU 1108。在至少一个实施例中，统一存储器技术可以允许单个统一虚拟地址空间用于CPU 1106和GPU 1108存储器，从而简化了GPU 1108的编程以及将应用程序移植到GPU 1108。
在至少一个实施例中，GPU 1108可以包括任意数量的访问计数器，其可以跟踪GPU1108对其他处理器的存储器的访问频率。在至少一个实施例中，访问计数器可以帮助确保将存储器页面移动到最频繁访问页面的处理器的物理存储器中，从而提高处理器之间共享的存储器范围的效率。
在至少一个实施例中，一个或更多个SoC 1104可以包括任何数量的高速缓存1112，包括本文所述的那些。例如，在至少一个实施例中，高速缓存1112可以包括可用于CPU1106和GPU1108(例如，连接两个CPU1106和GPU 1108)的三级(“L3”)高速缓存。在至少一个实施例中，高速缓存1112可以包括回写式高速缓存，该回写式高速缓存可以例如通过使用高速缓存相干协议(例如，MEI、MESI、MSI等)来跟踪线的状态。在至少一个实施例中，尽管可以使用较小的高速缓存大小，根据实施例，L3高速缓存可以包括4MB或更多。
在至少一个实施例中，一个或更多个SoC 1104可以包括一个或更多个加速器1114(例如，硬件加速器、软件加速器或其组合)。在至少一个实施例中，SoC 1104可以包括硬件加速集群，其可以包括优化的硬件加速器和/或大的片上存储器。在至少一个实施例中，大的片上存储器(例如4MB的SRAM)可以使硬件加速集群能够加速神经网络和其他计算。在至少一个实施例中，硬件加速集群可以用于补充GPU1108并且卸载GPU 1108的一些任务(例如，释放GPU 1108的更多周期以执行其他任务)。在至少一个实施例中，加速器1114可以用于足够稳定以经得起加速检验的目标工作负载(例如，感知、卷积神经网络(“CNN”)、递归神经网络(“RNN”)等)。在至少一个实施例中，CNN可以包括基于区域或区域卷积神经网络(“RCNN”)和快速RCNN(例如，如用于对象检测)或其他类型的CNN。
在至少一个实施例中，加速器1114(例如，硬件加速集群)可以包括深度学习加速器(“DLA”)。DLA可以包括但不限于一个或更多个Tensor处理单元(“TPU”)，其可以配置成每秒提供额外的10万亿次操作用于深度学习应用程序和推理。在至少一个实施例中，TPU可以是配置成并被优化用于执行图像处理功能(例如，用于CNN、RCNN等)的加速器。可以针对神经网络类型和浮点运算以及推理的特定集合进一步优化DLA。在至少一个实施例中，DLA的设计可以提供比典型的通用GPU更高的每毫米性能，并且通常大大超过CPU的性能。在至少一个实施例中，TPU可执行若干功能，包括支持例如INT8、INT16和FP16数据类型以用于特征和权重的单实例卷积功能以及后处理器功能的。在至少一个实施例中，DLA可以针对各种功能中的任何功能，在处理或未处理的数据上快速且有效地执行神经网络，尤其是CNN，包括例如但不限于：用于使用来自相机传感器的数据进行对象识别和检测的CNN；用于使用来自相机传感器的数据进行距离估算的CNN；用于使用来自麦克风1196的数据进行紧急车辆检测以及识别和检测的CNN；用于使用来自相机传感器的数据进行人脸识别和车主识别的CNN；以及/或用于安全和/或安全相关事件的CNN。
在至少一个实施例中，DLA可以执行GPU 1108的任何功能，并且通过使用推理加速器，例如，设计者可以将DLA或GPU 1108作为目标用于任何功能。例如，在至少一个实施例中，设计者可以将CNN的处理和浮点运算集中在DLA上，并将其他功能留给GPU 1108和/或其他加速器1114。
在至少一个实施例中，加速器1114(例如，硬件加速集群)可以包括可编程视觉加速器(“PVA”)，其在本文中可以可替代地称为计算机视觉加速器。在至少一个实施例中，PVA可以设计和配置为加速用于高级驾驶员辅助系统(“ADAS”)1138、自动驾驶、增强现实(“AR”)应用程序和/或虚拟现实(“VR”)应用程序的计算机视觉算法。PVA可以在性能和灵活性之间取得平衡。例如，在至少一个实施例中，每个PVA可以包括例如但不限于任何数量的精简指令集计算机(“RISC”)核心、直接存储器访问(“DMA”)和/或任意数量的向量处理器。
在至少一个实施例中，RISC核心可以与图像传感器(例如，本文描述的任意相机的图像传感器)、图像信号处理器等交互。在至少一个实施例中，每个RISC核心可以包括任意数量的存储器。在至少一个实施例中，根据实施例，RISC核心可以使用多种协议中的任意一种。在至少一个实施例中，RISC核心可以执行实时操作系统(“RTOS”)。在至少一个实施例中，可以使用一个或更多个集成电路设备、专用集成电路(“ASIC”)和/或存储设备来实现RISC核心。例如，在至少一个实施例中，RISC核心可以包括指令高速缓存和/或紧密耦合的RAM。
在至少一个实施例中，DMA可以使PVA的组件能够独立于CPU 1106访问系统存储器。在至少一个实施例中，DMA可以支持用于向PVA提供优化的任何数量的特征，包括但不限于，支持多维寻址和/或循环寻址。在至少一个实施例中，DMA可以支持多达六个或更多个寻址的维度，其可以包括但不限于块宽度、块高度、块深度、水平块步进、垂直块步进和/或深度步进。
在至少一个实施例中，向量处理器可以是可编程处理器，其可以设计为有效且灵活地执行用于计算机视觉算法并提供信号处理能力的编程。在至少一个实施例中，PVA可以包括PVA核心和两个向量处理子系统分区。在至少一个实施例中，PVA核心可以包括处理器子系统、DMA引擎(例如，两个DMA引擎)和/或其他外围设备。在至少一个实施例中，向量处理子系统可以用作PVA的主要处理引擎，并且可以包括向量处理单元(“VPU”)、指令高速缓存和/或向量存储器(例如“VMEM”)。在至少一个实施例中，VPU可以包括数字信号处理器，例如，单指令多数据(“SIMD”)、超长指令字(“VLIW”)数字信号处理器。在至少一个实施例中，SIMD和VLIW的组合可以提高吞吐量和速度。
在至少一个实施例中，每个向量处理器可以包括指令高速缓存并且可以耦合到专用存储器。结果，在至少一个实施例中，每个向量处理器可以配置为独立于其他向量处理器执行。在至少一个实施例中，特定PVA中包括的向量处理器可以配置为采用数据并行性。例如，在至少一个实施例中，单个PVA中包括的多个向量处理器可以执行相同的计算机视觉算法，除了在图像的不同区域上之外。在至少一个实施例中，包括在特定PVA中的向量处理器可以在同一图像上同时执行不同的计算机视觉算法，或者甚至在顺序图像或部分图像上执行不同的算法。在至少一个实施例中，除其他外，在硬件加速集群中可以包括任何数量的PVA，并且在每个PVA中可以包括任何数量的向量处理器。在至少一个实施例中，PVA可以包括附加的纠错码(“ECC”)存储器，以增强整体系统安全性。
在至少一个实施例中，加速器1114(例如，硬件加速集群)可以包括片上计算机视觉网络和静态随机存取存储器(“SRAM”)，用于为加速器1114提供高带宽，低延迟SRAM。在至少一个实施例中，片上存储器可以包括至少4MB SRAM，其包括例如但不限于八个现场可配置的存储器块，PVA和DLA均可以对其进行访问。在至少一个实施例中，每对存储块可以包括高级外围总线(“APB”)接口、配置电路、控制器和多路复用器。在至少一个实施例中，可以使用任何类型的存储器。在至少一个实施例中，PVA和DLA可以经由为PVA和DLA提供对存储器的高速访问的主干网来访问存储器。在至少一个实施例中，主干网可以包括片上计算机视觉网络，其将PVA和DLA互连到存储器(例如，使用APB)。
在至少一个实施例中，片上计算机视觉网络可以包括接口，该接口在传输任何控制信号/地址/数据之前确定PVA和DLA均提供就绪和有效信号。在至少一个实施例中，接口可以提供用于发送控制信号/地址/数据的单独的相位和单独的信道，以及用于连续数据传输的突发型通信。在至少一个实施例中，尽管可以使用其他标准和协议，但是接口可以符合国际标准化组织(“ISO”)26262或国际电工委员会(“IEC”)61508标准。
在至少一个实施例中，一个或更多个SoC 1104可以包括实时视线追踪硬件加速器。在至少一个实施例中，实时视线追踪硬件加速器可以用于快速且有效地确定对象的位置和范围(例如，在世界模型内)，以生成实时可视化模拟，以用于RADAR信号解释，用于声音传播合成和/或分析，用于SONAR系统的模拟，用于一般的波传播模拟，与用于定位和/或其他功能的LIDAR数据进行比较，和/或用于其他用途。
在至少一个实施例中，加速器1114(例如，硬件加速器集群)具有用于自动驾驶的广泛用途。在至少一个实施例中，PVA可以是可编程视觉加速器，其可以用于ADAS和自动驾驶汽车中的关键处理阶段。在至少一个实施例中，在低功耗和低延迟下PVA的能力与需要可预测的处理的算法域良好匹配。换句话说，PVA在半密集或密集的常规计算中表现出色，即使在小型数据集上也是如此，这些数据集需要具有低延迟和低功耗的可预测的运行时间。在至少一个实施例中，诸如自主车辆(车辆1100)PVA被设计为运行经典的计算机视觉算法，因为它们在对象检测和整数数学运算方面是有效的。
例如，根据技术的至少一个实施例，PVA被用于执行计算机立体视觉。在至少一个实施例中，可以在一些示例中使用基于半全局匹配的算法，尽管这并不意味着限制性。在至少一个实施例中，用于3-5级自动驾驶的应用程序在运行中使用动态的估计/立体匹配(例如，从运动中恢复结构、行人识别、车道检测等)。在至少一个实施例中，PVA可以对来自两个单目相机的输入执行计算机立体视觉功能。
在至少一个实施例中，PVA可以用于执行密集的光流。例如，在至少一个实施例中，PVA可以处理原始RADAR数据(例如，使用4D快速傅立叶变换)以提供处理后的RADAR数据。在至少一个实施例中，例如，通过处理原始飞行时间数据以提供处理后的飞行时间数据，将PVA用于飞行时间深度处理。
在至少一个实施例中，DLA可用于运行任何类型的网络以增强控制和驾驶安全性，包括例如但不限于神经网络，其输出用于每个对象检测的置信度。在至少一个实施例中，可以将置信度表示或解释为概率，或者表示为提供每个检测相对于其他检测的相对“权重”。在至少一个实施例中，置信度使系统能够做出进一步的决定，即关于哪些检测应当被认为是真正的阳性检测而不是假阳性检测。例如，在至少一个实施例中，系统可以为置信度设置阈值，并且仅将超过阈值的检测视为真阳性检测。在使用自动紧急制动(“AEB”)系统的至少一个实施例中，假阳性检测将导致车辆自动执行紧急制动，这显然是不希望的。在至少一个实施例中，高度自信的检测可以被认为是AEB的触发。在至少一个实施例中，DLA可以运行用于回归置信度值的神经网络。在至少一个实施例中，神经网络可以将参数的至少一些子集作为其输入，例如包围盒尺寸，获得的地平面估计(例如，从另一子系统)，与从神经网络和/或其他传感器(例如，LIDAR传感器1164或RADAR传感器1160)等获得的对象的车辆1100方向、距离、3D位置估计相关的IMU传感器1166的输出。
在至少一个实施例中，一个或更多个SoC 1104可以包括数据存储器1116(例如，存储器)。在至少一个实施例中，数据存储器1116可以是SoC 1104的片上存储器，其可以存储要在GPU 1108和/或DLA上执行的神经网络。在至少一个实施例中，数据存储器1116可以具有足够大的容量以存储神经网络的多个实例以用于冗余和安全。在至少一个实施例中，数据存储器1116可以包括L2或L3高速缓存。
在至少一个实施例中，一个或更多个SoC 1104可以包括任何数量的处理器1110(例如，嵌入式处理器)。在至少一个实施例中，处理器1110可以包括启动和电源管理处理器，该启动和电源管理处理器可以是专用处理器和子系统，以处理启动电源和管理功能以及相关的安全实施。在至少一个实施例中，启动和电源管理处理器可以是SoC 1104启动序列的一部分，并且可以提供运行时电源管理服务。在至少一个实施例中，启动功率和管理处理器可以提供时钟和电压编程，辅助系统低功率状态转换，SoC 1104热和温度传感器管理和/或SoC 1104功率状态管理。在至少一个实施例中，每个温度传感器可以实现为其输出频率与温度成比例的环形振荡器，并且SoC 1104可以使用环形振荡器来检测CPU 1106，GPU1108和/或加速器1114的温度。在至少一个实施例中，如果确定温度超过阈值，则启动和电源管理处理器可以进入温度故障例程，并将SoC 1104置于较低功耗状态和/或将车辆1100置于司机的安全停车图案(例如，使车辆1100安全停车)。
在至少一个实施例中，一个或更多个处理器1110可以进一步包括一组嵌入式处理器，其可以用作音频处理引擎。在至少一个实施例中，音频处理引擎可以是音频子系统，其能够通过多个接口以及广泛且灵活范围的音频I/O接口为硬件提供对多通道音频的完全硬件支持。在至少一个实施例中，音频处理引擎是专用处理器核心，其具有带专用RAM的数字信号处理器。
在至少一个实施例中，处理器1110可以进一步包括始终在线的处理器引擎，该引擎可以提供必要的硬件特征以支持低功率传感器管理和唤醒用例。在至少一个实施例中，始终在线的处理器引擎上的处理器可以包括但不限于处理器核心、紧密耦合的RAM、支持外围设备(例如，定时器和中断控制器)、各种I/O控制器外围设备以及路由逻辑。
在至少一个实施例中，处理器1110可以进一步包括安全集群引擎，该安全集群引擎包括但不限于用于处理汽车应用程序的安全管理的专用处理器子系统。在至少一个实施例中，安全集群引擎可以包括但不限于两个或更多个处理器核心、紧密耦合的RAM、支持外围设备(例如，定时器、中断控制器等)和/或路由逻辑。在安全模式下，在至少一个实施例中，两个或更多个核心可以以锁步模式操作，并且可以用作具有用以检测其操作之间的任何差异的比较逻辑的单个核心。在至少一个实施例中，处理器1110可以进一步包括实时相机引擎，该实时相机引擎可以包括但不限于用于处理实时相机管理的专用处理器子系统。在至少一个实施例中，处理器1110可以进一步包括高动态范围信号处理器，该高动态范围信号处理器可以包括但不限于图像信号处理器，该图像信号处理器是作为相机处理管线的一部分的硬件引擎。
在至少一个实施例中，处理器1110可以包括视频图像合成器，该视频图像合成器可以是处理块(例如，在微处理器上实现)，该处理块实现视频回放应用产生最终的视频所需要的视频后处理功能，以产生用于播放器窗口的最终图像。在至少一个实施例中，视频图像合成器可以在广角相机1170、环绕相机1174和/或舱内监控相机传感器上执行透镜畸变校正。在至少一个实施例中，优选地，由在SoC 1104的另一实例上运行的神经网络来监控舱室内监控相机传感器，该神经网络被配置为识别舱室事件并相应地做出响应。在至少一个实施例中，舱室内系统可以执行但不限于唇读以激活蜂窝服务和拨打电话、指示电子邮件、改变车辆的目的地、激活或改变车辆的信息娱乐系统和设置、或者提供语音激活的网上冲浪。在至少一个实施例中，当车辆以自主模式运行时，某些功能对于驾驶员是可用的，否则将其禁用。
在至少一个实施例中，视频图像合成器可以包括用于同时空间和时间降噪的增强的时间降噪。例如，在至少一个实施例中，在运动发生在视频中的情况下，降噪适当地对空间信息加权，从而减小由相邻帧提供的信息的权重。在至少一个实施例中，在图像或图像的一部分不包括运动的情况下，由视频图像合成器执行的时间降噪可以使用来自先前图像的信息来降低当前图像中的噪声。
在至少一个实施例中，视频图像合成器还可以配置为对输入的立体透镜帧执行立体校正。在至少一个实施例中，当使用操作系统桌面时，视频图像合成器还可以用于用户界面合成，并且不需要GPU 1108来连续渲染新表面。在至少一个实施例中，当对GPU 1108供电并使其活跃地进行3D渲染时，视频图像合成器可以被用于卸载GPU 1108以改善性能和响应性。
在至少一个实施例中，一个或更多个SoC 1104可以进一步包括用于从相机接收视频和输入的移动工业处理器接口(“MIPI”)相机串行接口、高速接口和/或可用于相机和相关像素输入功能的视频输入块。在至少一个实施例中，一个或更多个SoC 1104可以进一步包括输入/输出控制器，该输入/输出控制器可以由软件控制并且可以被用于接收未提交给特定角色的I/O信号。
在至少一个实施例中，一个或更多个SoC 1104可以进一步包括广泛的外围接口，以使得能够与外围设备、音频编码器/解码器(“编解码器”)，电源管理和/或其他设备通信。SoC 1104可用于处理来自(例如，通过千兆位多媒体串行链路和以太网连接的)相机、传感器(例如，LIDAR传感器1164，RADAR传感器1160等，其可以通过以太网连接)的数据，来自总线1102的数据(例如，车辆1100的速度、方向盘位置等)，来自GNSS传感器1158的数据(例如，通过以太网或CAN总线连接)等。在至少一个实施例中，一个或更多个SoC 1104可以进一步包括专用高性能海量存储控制器，其可以包括它们自己的DMA引擎，并且可以用于使CPU1106摆脱常规数据管理任务。
在至少一个实施例中，SoC 1104可以是具有灵活架构的端到端平台，其跨越自动化级别3-5级，从而提供利用并有效使用计算机视觉和ADAS技术来实现多样性和冗余的综合的功能安全架构，其提供了可提供灵活、可靠的驾驶软件堆栈以及深度学习工具的平台。在至少一个实施例中，SoC 1104可以比常规系统更快、更可靠，并且甚至在能量效率和空间效率上也更高。例如，在至少一个实施例中，加速器1114当与CPU 1106、GPU 1108以及数据存储器1116结合时，可以提供用于3-5级自主车辆的快速、有效的平台。
在至少一个实施例中，计算机视觉算法可以在CPU上执行，CPU可以使用高级编程语言(例如C编程语言)配置为在多种视觉数据上执行多种处理算法。然而，在至少一个实施例中，CPU通常不能满足许多计算机视觉应用的性能要求，例如与执行时间和功耗有关的性能要求。在至少一个实施例中，许多CPU不能实时执行复杂的对象检测算法，该算法被用于车载ADAS应用和实际3-5级自主车辆中。
本文所述的实施例允许同时和/或顺序地执行多个神经网络，并且允许将结果结合在一起以实现3-5级自动驾驶功能。例如，在至少一个实施例中，在DLA或离散GPU(例如，GPU 1120)上执行的CNN可包括文本和单词识别，从而允许超级计算机读取和理解交通标志，包括神经网络尚未被专门训练的标志。在至少一个实施例中，DLA还可包括神经网络，该神经网络能够识别、解释并提供符号的语义理解，并将该语义理解传递给在CPU Complex上运行的路径规划模块。
在至少一个实施例中，对于3、4或5级的驱动，可以同时运行多个神经网络。例如，在至少一个实施例中，由“警告：闪烁的灯指示结冰状况(Caution:flashing lightsindicate icy conditions)”连通电灯一起组成的警告标志可以由多个神经网络独立地或共同地解释。在至少一个实施例中，可以通过第一部署的神经网络(例如，已经训练的神经网络)将标志本身识别为交通标志，并且可以通过第二部署的神经网络来解释文本“闪烁的灯指示结冰状况(flashing lights indicate icy conditions)”，其通知车辆的路径规划软件(最好在CPU Complex上执行)：当检测到闪烁的灯光时，就会存在结冰状况。在至少一个实施例中，可以通过在多个帧上操作第三部署的神经网络来识别闪烁的灯，向车辆的路径规划软件通知存在(或不存在)闪烁的灯。在至少一个实施例中，所有三个神经网络可以同时运行，例如在DLA内和/或在GPU 1108上。
在至少一个实施例中，用于面部识别和车辆所有者识别的CNN可以使用来自相机传感器的数据来识别授权驾驶员和/或车辆1100的所有者的存在。在至少一个实施例中，当所有者接近驾驶员门并打开灯时，常开传感器处理器引擎可用于解锁车辆，并且，在安全模式下，当所有者离开车辆时，可用于禁用车辆。以此方式，SoC 1104提供防止盗窃和/或劫车的保障。
在至少一个实施例中，用于紧急车辆检测和识别的CNN可以使用来自麦克风1196的数据来检测和识别紧急车辆警报器。在至少一个实施例中，SoC 1104使用CNN来对环境和城市声音进行分类，以及对视觉数据进行分类。在至少一个实施例中，训练在DLA上运行的CNN以识别紧急车辆的相对接近速度(例如，通过使用多普勒效应)。在至少一个实施例中，还可以训练CNN来识别针对车辆正在运行的区域的紧急车辆，如GNSS传感器1158所标识。在至少一个实施例中，当在欧洲运行时，CNN将寻求检测欧洲警报器，而在美国时，CNN将寻求仅识别北美警报器。在至少一个实施例中，一旦检测到紧急车辆，就可以在超声波传感器1162的辅助下使用控制程序来执行紧急车辆安全例程、减速车辆、将车辆驶至路边、停车、和/或使车辆闲置，直到紧急车辆通过。
在至少一个实施例中，车辆1100可以包括CPU 1118(例如，离散CPU或dCPU)，其可以经由高速互连(例如PCIe)耦合到SoC 1104。在至少一个实施例中，CPU 1118可以包括X86处理器，例如CPU 1118可用于执行各种功能中的任何功能，例如包括在ADAS传感器和SoC1104之间潜在的仲裁不一致的结果，和/或监控控制器1136的状态和健康和/或片上信息系统(“信息SoC”)1130。
在至少一个实施例中，车辆1100可以包括GPU 1120(例如，离散GPU或dGPU)，其可以经由高速互连(例如NVIDIA的NVLINK)耦合到SoC 1104。在至少一个实施例中，GPU 1120可以提供附加的人工智能功能，例如通过执行冗余和/或不同的神经网络，并且可以至少部分地基于来自车辆1100的传感器的输入(例如，传感器数据)来用于训练和/或更新神经网络。
在至少一个实施例中，车辆1100可以进一步包括网络接口1124，其可以包括但不限于无线天线1126(例如，用于不同通信协议的一个或更多个无线天线1126，诸如蜂窝天线、蓝牙天线等)。在至少一个实施例中，网络接口1124可以用于使通过互联网与云(例如，服务器和/或其他网络设备)、其他车辆和/或计算设备(例如乘客的客户端设备)无线连接。在至少一个实施例中，为了与其他车辆通信，可以在车辆1100和其他车辆之间建立直接链路和/或可以建立间接链路(例如，通过网络和互联网)。在至少一个实施例中，可以使用车辆到车辆的通信链路来提供直接链路。车辆到车辆的通信链路可以向车辆1100提供关于车辆1100附近的车辆的信息(例如，车辆1100前面、侧面和/或后面的车辆)。在至少一个实施例中，前述功能可以是车辆1100的协作自适应巡航控制功能的一部分。
在至少一个实施例中，网络接口1124可以包括SoC，其提供调制和解调功能并使控制器1136能够通过无线网络进行通信。在至少一个实施例中，网络接口1124可以包括射频前端，用于从基带到射频的上转换以及从射频到基带的下转换。在至少一个实施例中，可以以任何技术上可行的方式执行频率转换。例如，可以通过公知的过程和/或使用超外差过程来执行频率转换。在至少一个实施例中，射频前端功能可以由单独的芯片提供。在至少一个实施例中，网络接口可以包括用于通过LTE、WCDMA、UMTS、GSM、CDMA2000、蓝牙、蓝牙LE、Wi-Fi、Z-Wave、ZigBee、LoRaWAN和/或其他无线协议进行通信的无线功能。
在至少一个实施例中，车辆1100可以进一步包括数据存储器1128，其可以包括但不限于片外(例如，片外SoC 1104)存储器。在至少一个实施例中，数据存储器1128可以包括但不限于一个或更多个存储元件，包括RAM、SRAM、动态随机存取存储器(“DRAM”)、视频随机存取存储器(“VRAM”)、闪存、硬盘和/或其他组件和/或可以存储至少一位数据的设备。
在至少一个实施例中，车辆1100可以进一步包括GNSS传感器1158(例如，GPS和/或辅助GPS传感器)，以辅助地图绘制、感知、占用光栅生成和/或路径规划功能。在至少一个实施例中，可以使用任何数量的GNSS传感器1158，包括例如但不限于使用具有以太网的USB连接器连接到串行接口(例如RS-232)桥的GPS。
在至少一个实施例中，车辆1100可以进一步包括一个或更多个RADAR传感器1160。RADAR传感器1160可以由车辆1100用于远程车辆检测，即使在黑暗和/或恶劣天气条件下。在至少一个实施例中，RADAR功能安全等级可以是ASIL B。RADAR传感器1160可以使用CAN和/或总线1102(例如，以传输由RADAR传感器1160生成的数据)来进行控制和访问对象跟踪数据，在某些示例中可以访问以太网以访问原始数据。在至少一个实施例中，可以使用各种各样的RADAR传感器类型。例如但不限于，RADAR传感器1160可适合于前、后和侧面RADAR使用。在至少一个实施例中，一个或更多个RADAR传感器1160是脉冲多普勒RADAR传感器。
在至少一个实施例中，RADAR传感器1160可以包括不同的配置，例如具有窄视野的远程、具有宽事业的近程、近程侧面覆盖等。在至少一个实施例中，远程RADAR可以用于自适应巡航控制功能。在至少一个实施例中，远程RADAR系统可以提供通过两次或更多次独立扫描(例如在250m范围内)实现的宽广的视野。在至少一个实施例中，RADAR传感器1160可以帮助在静态对象和运动对象之间区分，并且可以被ADAS系统1138用于紧急制动辅助和向前碰撞警告。包括在远程RADAR系统中的传感器1160可以包括但不限于具有多个(例如六个或更多个)固定RADAR天线以及高速CAN和FlexRay接口的单基地多模式RADAR。在至少一个实施例中，具有六个天线、中央四个天线可以创建聚焦的波束图，该波束图设计为以较高的速度记录车辆1100的周围环境，而相邻车道的交通干扰最小。在至少一个实施例中，其他两个天线可以扩大视野，从而可以快速检测进入或离开车辆1100的车道的车辆。
在至少一个实施例中，作为示例，中程RADAR系统可包括高达160m(前)或80m(后)的范围，以及高达42度(前)或150度(后)的视野。在至少一个实施例中，短程RADAR系统可以包括但不限于设计成安装在后保险杠的两端的任意数量的RADAR传感器1160。当安装在后保险杠的两端时，在至少一个实施例中，RADAR传感器系统可以产生两个光束，该两个光束不断地监测车辆后部和附近的盲点。在至少一个实施例中，短程RADAR系统可以在ADAS系统1138中用于盲点检测和/或车道改变辅助。
在至少一个实施例中，车辆1100可以进一步包括一个或更多个超声传感器1162。可以定位在车辆1100的前、后和/或侧面的超声传感器1162可以用于停车辅助和/或创建和更新占用光栅。在至少一个实施例中，可以使用各种各样的超声传感器1162，并且可以将不同的超声传感器1162用于不同的检测范围(例如2.5m、4m)。在至少一个实施例中，超声传感器1162可以在ASIL B的功能安全等级下操作。
在至少一个实施例中，车辆1100可以包括一个或更多个LIDAR传感器1164。LIDAR传感器1164可以用于对象和行人检测、紧急制动、避免碰撞和/或其他功能。在至少一个实施例中，LIDAR传感器1164可以是功能安全等级ASIL B。在至少一个实施例中，车辆1100可以包括可以使用以太(网的多个(例如，两个、四个、六个等)LIDAR传感器1164(例如，将数据提供给千兆以太网交换机)。
在至少一个实施例中，LIDAR传感器1164可能能够提供针对360度视野的对象及其距离的列表。在至少一个实施例中，市售的LIDAR传感器1164例如可以具有大约100m的广告范围，具有2cm-3cm的精度，并且支持100Mbps的以太网连接。在至少一个实施例中，可以使用一个或更多个非突出的LIDAR传感器1164。在这样的实施例中，可以将LIDAR传感器1164实现为可以嵌入到车辆1100的前、后、侧面和/或拐角中的小型设备。在至少一个实施例中，LIDAR传感器1164，在这样的实施例中，即使对于低反射率的对象，也可以提供高达120度的水平视野和35度的垂直视野，并且具有200m的范围。在至少一个实施例中，可将前向LIDAR传感器1164配置为用于45度至135度之间的水平视野。
在至少一个实施例中，也可以使用LIDAR技术(诸如3D闪光LIDAR)。3D闪光LIDAR使用激光闪光作为传输源，以照亮车辆1100周围大约200m。在至少一个实施例中，闪光LIDAR单元包括但不限于接收器，该接收器记录激光脉冲传播时间和每个像素上的反射光，该像素又对应于从车辆1100到对象的范围。在至少一个实施例中，闪光LIDAR可以允许利用每个激光闪光来生成周围环境的高度准确且无失真的图像。在至少一个实施例中，可以部署四个闪光LIDAR传感器，在车辆1100的每一侧部署一个传感器。在至少一个实施例中，3D闪光LIDAR系统包括但不限于除了风扇(例如非扫描LIDAR设备)以外没有移动部件的固态3D视线阵列LIDAR相机。在至少一个实施例中，闪光LIDAR设备可以每帧使用5纳秒的I类(人眼安全)激光脉冲，并且可以捕获3D测距点云和共同登记的强度数据形式的反射激光。
在至少一个实施例中，车辆还可包括IMU传感器1166。在至少一个实施例中，IMU传感器1166可位于车辆1100的后轴中心，在至少一个实施例中。在至少一个实施例中，IMU传感器1166可以包括，例如但不限于，加速度计、磁力计、陀螺仪、磁罗经和/或其他传感器类型。在至少一个实施例中，例如在六轴应用中，IMU传感器1166可以包括但不限于加速度计和陀螺仪。在至少一个实施例中，例如在九轴应用中，IMU传感器1166可以包括但不限于加速度计、陀螺仪和磁力计。
在至少一个实施例中，IMU传感器1166可以实现为结合了微机电系统(“MEMS”)惯性传感器、高灵敏度GPS接收器和先进的卡尔曼滤波算法的微型高性能GPS辅助惯性导航系统(“GPS/INS”)，以提供位置、速度和姿态的估算；在至少一个实施例中，IMU传感器1166可使车辆1100估算航向而无需来自磁传感器通过直接观察和关联从GPS到IMU传感器1166的速度变化来实现的输入。在至少一个实施例中，IMU传感器1166和GNSS传感器1158可以组合在单个集成单元中。
在至少一个实施例中，车辆1100可以包括放置在车辆1100内和/或周围的麦克风1196。在至少一个实施例中，此外，麦克风1196可以用于紧急车辆检测和识别。
在至少一个实施例中，车辆1100可以进一步包括任何数量的相机类型，包括立体相机1168、广角相机1170、红外相机1172、环绕相机1174、远程相机1198、中程相机1176和/或其他相机类型。在至少一个实施例中，相机可用于捕获车辆1100的整个外围周围的图像数据。在至少一个实施例中，所使用的相机的类型取决于车辆1100。在至少一个实施例中，相机类型的任何组合可以是用于在车辆1100周围提供必要覆盖范围。在至少一个实施例中，相机的数量可以根据实施例而不同。例如，在至少一个实施例中，车辆1100可以包括六个相机、七个相机、十个相机、十二个相机或其他数量的相机。相机可以作为示例但不限于支持千兆位多媒体串行链路(“GMSL”)和/或千兆位以太网。在至少一个实施例中，本文先前参照图11A和图11B更详细地描述了每个相机。
在至少一个实施例中，车辆1100可以进一步包括振动传感器1142。在至少一个实施例中，振动传感器1142可以测量车辆1100的部件(例如，轴)的振动。例如，在至少一个实施例中，振动的变化可以指示路面的变化。在至少一个实施例中，当使用两个或更多个振动传感器1142时，振动之间的差异可以用于确定路面的摩擦或打滑(例如，当在动力驱动轴和自由旋转轴之间存在振动差异时)。
在至少一个实施例中，车辆1100可以包括ADAS系统1138。在一些示例中，ADAS系统1138可以包括但不限于SoC。在至少一个实施例中，ADAS系统1138可以包括但不限于任何数量的自主/自适应/自动巡航控制(“ACC”)系统、协作自适应巡航控制(“CACC”)系统、前撞警告(“FCW”)系统、自动紧急制动(“AEB”)系统、车道偏离警告(“LDW”)系统、车道保持辅助(“LKA”)系统、盲区警告(“BSW”)系统、后方交叉交通警告(“RCTW”)系统、碰撞警告(“CW”)系统、车道对中(“LC”)系统和/或其他系统、特征和/或功能及其组合。
在至少一个实施例中，ACC系统可以使用RADAR传感器1160、LIDAR传感器1164和/或任何数量的相机。在至少一个实施例中，ACC系统可以包括纵向ACC系统和/或横向ACC系统。在至少一个实施例中，纵向ACC系统监控并控制到紧邻车辆1100的车辆的距离，并自动调节车辆1100的速度以保持与前方车辆的安全距离。在至少一个实施例中，横向ACC系统执行距离保持，并在需要时建议车辆1100改变车道。在至少一个实施例中，横向ACC与其他ADAS应用有关，例如LC和CW。
在至少一个实施例中，CACC系统使用来自其他车辆的信息，该信息可以经由网络接口1124和/或无线天线1126从其他车辆接收经由无线链路或者间接经由网络连接(例如，经由互联网)接收。在至少一个实施例中，直接链路可以由车辆到车辆(“V2V”)的通信链路提供，而间接链路可以由基础设施到车辆(“I2V”)的通信链路提供。通常，V2V通信概念提供关于紧接在前的车辆(例如，紧接在车辆1100之前并与之在同一车道上的车辆)的信息，而I2V通信概念提供关于更前方交通的信息。在至少一个实施例中，CACC系统可以包括I2V和V2V信息源之一或两者。在至少一个实施例中，在给定车辆1100之前的车辆的信息的情况下，CACC系统可以更可靠，并且具有改善交通流的平滑度并减少道路拥堵的潜力。
在至少一个实施例中，FCW系统被设计成警告驾驶员危险，以便驾驶员可以采取纠正措施。在至少一个实施例中，FCW系统使用前向相机和/或RADAR传感器1160，其耦合至专用处理器、DSP、FPGA和/或ASIC，其电耦合至驾驶员反馈，例如显示器、扬声器和/或振动组件。在至少一个实施例中，FCW系统可以提供警告，例如以声音、视觉警告，振动和/或快速制动脉冲的形式。
在至少一个实施例中，AEB系统检测到与另一车辆或其他对象的即将发生的向前碰撞，并且如果驾驶员在指定的时间或距离参数内未采取纠正措施，则可以自动施加制动。在至少一个实施例中，AEB系统可以使用耦合到专用处理器、DSP、FPGA和/或ASIC的前向相机和/或RADAR传感器1160。在至少一个实施例中，当AEB系统检测到危险时，AEB系统通常首先警告驾驶员采取纠正措施以避免碰撞，并且，如果驾驶员没有采取纠正措施，则AEB系统可以自动施加制动器以试图防止或至少减轻预测碰撞的影响。在至少一个实施例中，AEB系统可以包括诸如动态制动器支持和/或即将发生碰撞的制动的技术。
在至少一个实施例中，当车辆1100越过车道标记时，LDW系统提供视觉、听觉和/或触觉警告，例如方向盘或座椅振动，以警告驾驶员。在至少一个实施例中，当驾驶员通过激活转向信号灯指示有意的车道偏离时，LDW系统不活跃。在至少一个实施例中，LDW系统可以使用耦合到专用处理器、DSP、FPGA和/或ASIC的面向正面的相机，其电耦合至诸如显示器、扬声器和/或振动组件。在至少一个实施例中，LKA系统是LDW系统的一种变型。如果车辆1100开始离开车道，则LKA系统提供转向输入或制动以校正车辆1100。
在至少一个实施例中，BSW系统检测并警告汽车盲区中的车辆驾驶员。在至少一个实施例中，BSW系统可以提供视觉、听觉和/或触觉警报，以指示合并或改变车道是不安全的。在至少一个实施例中，当驾驶员使用转向灯时，BSW系统可以提供附加警告。在至少一个实施例中，BSW系统可以使用耦合到专用处理器、DSP、FPGA和/或ASIC的朝后侧的相机和/或RADAR传感器1160，其电耦合到驾驶员反馈，例如显示器、扬声器和/或振动组件。
在至少一个实施例中，当在车辆1100倒车时在后相机范围之外检测到对象时，RCTW系统可以提供视觉、听觉和/或触觉通知。在至少一个实施例中，RCTW系统包括AEB系统，以确保应用车辆制动器以避免碰撞。在至少一个实施例中，RCTW系统可以使用一个或更多个面向后方的RADAR传感器1160，其耦合到专用处理器、DSP、FPGA和/或ASIC，其电耦合到驾驶员反馈，诸如显示器、扬声器和/或振动组件。
在至少一个实施例中，常规的ADAS系统可能易于产生误报结果，这可能使驾驶员烦恼和分散注意力，但通常不是灾难性的，因为常规的ADAS系统会警告驾驶员并允许驾驶员决定安全状况是否真正存在并采取相应行动。在至少一个实施例中，在结果冲突的情况下，车辆1100本身决定是否听从主计算机或副计算机(例如，第一控制器1136或第二控制器1136)的结果。例如，在至少一个实施例中，ADAS系统1138可以是用于将感知信息提供给备份计算机合理性模块的备用和/或辅助计算机。在至少一个实施例中，备用计算机合理性监控器可以在硬件组件上运行冗余的各种软件，以检测感知和动态驾驶任务中的故障。在至少一个实施例中，可以将来自ADAS系统1138的输出提供给监控MCU。在至少一个实施例中，如果来自主计算机和辅助计算机的输出冲突，则监督MCU决定如何协调冲突以确保安全操作。
在至少一个实施例中，主计算机可以配置为向监督MCU提供置信度分数，以指示主计算机对所选结果的置信度。在至少一个实施例中，如果置信度得分超过阈值，则监督MCU可以遵循主计算机的指示，而不管辅助计算机是否提供冲突或不一致的结果。在至少一个实施例中，在置信度得分不满足阈值的情况下，并且在主计算机和辅助计算机指示不同的结果(例如，冲突)的情况下，监督MCU可以在计算机之间仲裁以确定适当的结果。
在至少一个实施例中，监督MCU可以配置为运行神经网络，该神经网络被训练和配置为至少部分地基于来自主计算机和辅助计算机的输出来确定辅助计算机提供错误警报的条件。在至少一个实施例中，监督MCU中的神经网络可以学习何时可以信任辅助计算机的输出，以及何时不能信任。例如，在至少一个实施例中，当辅助计算机是基于RADAR的FCW系统时，监督MCU中的神经网络可以学习FCW系统何时识别实际上不是危险的金属对象，例如会触发警报的排水格栅或井盖。在至少一个实施例中，当辅助计算机是基于相机的LDW系统时，当存在骑自行车的人或行人并且实际上车道偏离是最安全的操作时，监督MCU中的神经网络可以学会覆盖LDW。在至少一个实施例中，监督MCU可以包括适合于运行具有相关联的存储器的神经网络的DLA或GPU中的至少一个。在至少一个实施例中，监督MCU可以包括和/或被包括为SoC 1104的组件。
在至少一个实施例中，ADAS系统1138可以包括使用传统的计算机视觉规则执行ADAS功能的辅助计算机。在至少一个实施例中，辅助计算机可以使用经典计算机视觉规则(如果-则)，并且监督MCU中的神经网络的存在可以提高可靠性、安全性和性能。例如，在至少一个实施例中，多样化的实现方式和有意的非同一性使得整个系统更加容错，尤其是对于由软件(或软件-硬件接口)功能引起的故障。例如，在至少一个实施例中，如果在主计算机上运行的软件中存在软件漏洞或错误，并且在辅助计算机上运行的不相同的软件代码提供了相同的总体结果，则监督MCU可以更有把握地认为总体结果是正确，并且主计算机上的软件或硬件中的漏洞不会导致重大错误。
在至少一个实施例中，可以将ADAS系统1138的输出输入到主计算机的感知模块和/或主计算机的动态驾驶任务模块中。例如，在至少一个实施例中，如果ADAS系统1138由于正前方的对象而指示向前碰撞警告，则感知块可以在识别对象时使用该信息。在至少一个实施例中，如本文所述，辅助计算机可以具有其自己的神经网络，该神经网络经过训练从而降低了误报的风险。
在至少一个实施例中，车辆1100可以进一步包括信息娱乐SoC 1130(例如，车载信息娱乐系统(IVI))。尽管被示出和描述为SoC，但是在至少一个实施例中，信息娱乐系统1130可以不是SoC，并且可以包括但不限于两个或更多个分立组件。在至少一个实施例中，信息娱乐SoC 1130可以包括但不限于硬件和软件的组合，其可以用于提供音频(例如，音乐、个人数字助理、导航指令、新闻、广播等)、视频(例如，电视、电影、流媒体等)、电话(例如，免提通话)、网络连接(例如，LTE、WiFi等)和/或信息服务(例如，导航系统、后停车辅助、无线电数据系统、与车辆相关的信息，例如燃油水平、总覆盖距离、制动燃油水平、油位、车门打开/关闭、空气滤清器信息等)到车辆1100。例如，信息娱乐SoC1130可以包括收音机、磁盘播放器、导航系统、视频播放器、USB和蓝牙连接、汽车、车载娱乐系统、WiFi、方向盘音频控制、免提语音控制、抬头显示器(“HUD”)、HMI显示器1134、远程信息处理设备、控制面板(例如，用于控制各种组件、特征和/或系统和/或与之交互)和/或其他组件。在至少一个实施例中，信息娱乐SoC 1130可以进一步用于向车辆的用户提供信息(例如，视觉和/或听觉的)，诸如来自ADAS系统1138的信息、自动驾驶信息(诸如计划的车辆操纵)、轨迹、周围环境信息(例如，交叉路口信息、车辆信息、道路信息等)和/或其他信息。
在至少一个实施例中，信息娱乐SoC 1130可以包括任何数量和类型的GPU功能。在至少一个实施例中，信息娱乐SoC 1130可以通过总线1102(例如，CAN总线、以太网等)与车辆1100的其他设备、系统和/或组件通信。在至少一个实施例中，信息娱乐SoC 1130可以是耦合到监控MCU，使得信息娱乐系统的GPU可以在主控制器1136(例如，车辆1100的主计算机和/或备用计算机)发生故障的情况下执行一些自动驾驶功能。在至少一个实施例中，信息娱乐SoC 1130可以使车辆1100进入司机到安全停止模式，如本文所述。
在至少一个实施例中，车辆1100可以进一步包括仪表板1132(例如，数字仪表板、电子仪表板、数字仪表操纵板等)。在至少一个实施例中，仪表板1132可以包括但不限于控制器和/或超级计算机(例如，离散控制器或超级计算机)。在至少一个实施例中，仪表板1132可以包括但不限于一组仪表的任何数量和组合，例如车速表、燃料水平、油压、转速表、里程表、转弯指示器、换档位置指示器、安全带警告灯、驻车制动警告灯、发动机故障灯、辅助约束系统(例如安全气囊)信息、照明控件、安全系统控件、导航信息等。在某些示例中，信息可能是在信息娱乐SoC 1130和仪表板1132之间显示和/或共享。在至少一个实施例中，仪表板1132可以被包括作为信息娱乐SoC 1130的一部分，反之亦然。
推理和/或训练逻辑815用于执行与一个或更多个实施例相关联的推理和/或训练操作。下面结合图8A和/或图8B提供关于推理和/或训练逻辑815的细节。在至少一个实施例中，推理和/或训练逻辑815可以在系统图11C中使用，以至少部分地基于使用神经网络训练操作、神经网络功能和/或架构或本文所述的神经网络用例计算出的权重参数来推理或预测操作。
在至少一个实施例中，图11C的系统包括或可以访问工具、服务、硬件、软件或其他资源，以训练一个或更多个机器学习模型，或者根据本文所述的一个或更多个实施例使用一个或更多个机器学习模型来预测或推理信息。在至少一个实施例中，图11C的系统是或包括一种系统，其用于执行使用选择性权重更新来训练一个或更多个神经网络和/或使用一个或更多个神经网络使用选择性权重更新来推理信息的过程，该过程包括但不限于以上结合图6和图7所述的过程。
图11D是根据至少一个实施例的在基于云的服务器与图11A的自主车辆1100之间进行通信的系统1176的图。在至少一个实施例中，系统1176可以包括但不限于服务器1178、网络1190以及任何数量和类型的车辆，包括车辆1100。在至少一个实施例中，服务器1178可以包括但不限于，多个GPU 1184(A)-1184(H)(在本文中统称为GPU 1184)、PCIe交换机1182(A)-1182(H)(在本文中统称为PCIe开关1182)，和/或CPU 1180(A)-1180(B)(在本文中统称为CPU 1180)、GPU 1184、CPU 1180和PCIe开关1182可以与高速连接线互连，例如但不限于，由NVIDIA开发的NVLink接口1188和/或PCIe连接1186。在至少一个实施例中，GPU 1184通过NVLink和/或NVSwitchSoC连接，GPU 1184和PCIe开关1182通过PCIe互连连接。在至少一个实施例中，尽管示出了八个GPU 1184、两个CPU 1180和四个PCIe开关1182，但这并不旨在进行限制。在至少一个实施例中，服务器1178中的每一个可以包括但不限于任意数量的GPU1184、CPU 1180和/或PCIe开关1182的任何组合。例如，在至少一个实施例中，服务器1178可各自包括八个、十六个、三十二个和/或更多个GPU 1184。
在至少一个实施例中，服务器1178可以通过网络1190并从车辆接收表示图像的图像数据，该图像示出了意外的或改变的道路状况，例如最近开始的道路工程。在至少一个实施例中，服务器1178可以通过网络1190并且向车辆传输神经网络1192、更新的神经网络1192和/或地图信息1194，包括但不限于关于交通和道路状况的信息。在至少一个实施例中，对地图信息1194的更新可以包括但不限于对HD地图1122的更新，例如关于建筑工地、坑洼、便道、洪水和/或其他障碍物的信息。在至少一个实施例中，神经网络1192、更新的神经网络1192和/或地图信息1194可能是由从环境中的任何数量的车辆接收的数据中表示的新训练和/或经验产生的，和/或至少基于在数据中心执行的训练(例如，使用服务器1178和/或其他服务器)。
在至少一个实施例中，服务器1178可以用于至少部分地基于训练数据来训练机器学习模型(例如，神经网络)。在至少一个实施例中，训练数据可以由车辆产生，和/或可以在模拟中产生(例如，使用游戏引擎)。在至少一个实施例中，标记任何数量的训练数据(例如，在相关的神经网络受益于监督学习的情况下)和/或经历其他预处理。在至少一个实施例中，没有对任何数量的训练数据进行标记和/或预处理(例如，在相关联的神经网络不需要监督学习的情况下)。在至少一个实施例中，一旦机器学习模型被训练，机器学习模型就可以被车辆使用(例如，通过网络1190传输到车辆，和/或机器学习模型可以被服务器1178使用以远程监控车辆。
在至少一个实施例中，服务器1178可以从车辆接收数据并且将数据应用于最新的实时神经网络以用于实时智能推理。在至少一个实施例中，服务器1178可以包括由GPU1184供电的深度学习超级计算机和/或专用AI计算机，例如由NVIDIA开发的DGX和DGXStation机器。然而，在至少一个实施例中，服务器1178可以包括使用CPU供电的数据中心的深度学习基础设施。
在至少一个实施例中，服务器1178的深度学习基础结构可能能够进行快速、实时的推理，并且可以使用该能力来评估和验证车辆1100中处理器、软件和/或相关硬件的健康。例如，在至少一个实施例中，深度学习基础设施可以从车辆1100接收周期性更新，例如车辆1100在该图像序列中所定位的图像序列和/或对象(例如，通过计算机视觉和/或其他机器学习对象分类技术)。在至少一个实施例中，深度学习基础设施可以运行其自己的神经网络以识别对象并将它们与车辆1100所识别的对象进行比较，并且，如果结果不匹配和深度学习基础设施断定车辆1100中的AI正在发生故障，则服务器1178可以将信号发送到车辆1100，以指示车辆1100的故障安全计算机采取控制、通知乘客并完成安全停车操作。
在至少一个实施例中，服务器1178可以包括GPU 1184和一个或更多个可编程推理加速器(例如NVIDIA的TensorRT 3)。在至少一个实施例中，GPU驱动的服务器和推理加速的组合可以使实时响应成为可能。在至少一个实施例中，例如在性能不太关键的情况下，可以将由CPU、FPGA和其他处理器驱动的服务器用于推理。在至少一个实施例中，推理和/或训练逻辑815用于执行一个或更多个实施例。下面结合图8A和/或图8B提供关于推理和/或训练逻辑815的细节。
计算机系统
图12是示出根据至少一个实施例示例性计算机系统的框图，该示例性计算机系统可以是具有互连的设备和组件的系统，片上系统(SOC)或它们的某种形成有处理器的组合1200，该处理器可以包括执行单元以执行指令。在至少一个实施例中，根据本公开，例如本文所述的实施例，计算机系统1200可以包括但不限于组件，例如处理器1202，其执行单元包括逻辑以执行用于过程数据的算法。在至少一个实施例中，计算机系统1200可以包括处理器，例如可从加利福尼亚圣塔克拉拉的英特尔公司(Intel Corporation of Santa Clara,California)获得的
处理器家族、XeonTM、
XScaleTM和/或StrongARMTM，
CoreTM或
NervanaTM微处理器，尽管也可以使用其他系统(包括具有其他微处理器的PC、工程工作站、机顶盒等)。在至少一个实施例中，计算机系统1200可以执行可从华盛顿州雷蒙德市的微软公司(Microsoft Corporation of Redmond,Wash.)获得的WINDOWS操作系统版本，尽管其他操作系统(例如UNIX和Linux)、嵌入式软件和/或图形用户界面也可以使用。
实施例可以用在其他设备中，例如手持设备和嵌入式应用。手持设备的一些示例包括蜂窝电话、互联网协议(Internet Protocol)设备、数码相机、个人数字助理(“PDA”)和手持PC。在至少一个实施例中，嵌入式应用可以包括微控制器、数字信号处理器(“DSP”)、片上系统、网络计算机(“NetPC”)、机顶盒、网络集线器、广域网(“WAN”)交换机，或根据至少一个实施例可以执行一个或更多个指令的任何其他系统。
在至少一个实施例中，计算机系统1200可包括但不限于处理器1202，该处理器1202可包括但不限于一个或更多个执行单元1208，以根据本文描述的技术执行机器学习模型训练和/或推理。在至少一个实施例中，计算机系统1200是单处理器台式机或服务器系统，但是在另一实施例中，计算机系统1200可以是多处理器系统。在至少一个实施例中，处理器1202可以包括但不限于复杂指令集计算机(“CISC”)微处理器、精简指令集计算(“RISC”)微处理器、超长指令字(“VLIW”)微处理器、实现指令集组合的处理器，或任何其他处理器设备，例如数字信号处理器。在至少一个实施例中，处理器1202可以耦合到处理器总线1210，该处理器总线1210可以在处理器1202与计算机系统1200中的其他组件之间传输数据信号。
在至少一个实施例中，处理器1202可以包括但不限于1级(“L1”)内部高速缓存存储器(“cache”)1204。在至少一个实施例中，处理器1202可以具有单个内部高速缓存或多级内部缓存。在至少一个实施例中，高速缓存存储器可以驻留在处理器1202的外部。根据特定的实现和需求，其他实施例也可以包括内部和外部高速缓存的组合。在至少一个实施例中，寄存器文件1206可以在各种寄存器中存储不同类型的数据，包括但不限于整数寄存器、浮点寄存器、状态寄存器和指令指针寄存器。
在至少一个实施例中，包括但不限于执行整数和浮点运算的逻辑的执行单元1208，其也位于处理器1202中。在至少一个实施例中，处理器1202还可以包括微码(“ucode”)只读存储器(“ROM”)，用于存储某些宏指令的微代码。在至少一个实施例中，执行单元1208可以包括用于处理封装指令集1209的逻辑。在至少一个实施例中，通过将封装指令集1209包括在通用处理器1202的指令集中，以及要执行指令的相关电路，可以使用通用处理器1202中的封装数据来执行许多多媒体应用程序使用的操作。在一个或更多个实施例中，可以通过使用处理器的数据总线的全宽度来在封装的数据上执行操作来加速和更有效地执行许多多媒体应用程序，这可能不需要在处理器的数据总线上传输较小的数据单元来一次执行一个数据元素的一个或更多个操作。
在至少一个实施例中，执行单元1208也可以用在微控制器、嵌入式处理器、图形设备、DSP和其他类型的逻辑电路中。在至少一个实施例中，计算机系统1200可以包括但不限于存储器1220。在至少一个实施例中，存储器1220可以被实现为动态随机存取存储器(“DRAM”)设备、静态随机存取存储器(“SRAM”)设备、闪存设备或其他存储设备。在至少一个实施例中，存储器1220可以存储由处理器1202可以执行的由数据信号表示的指令1219和/或数据1221。
在至少一个实施例中，系统逻辑芯片可以耦合到处理器总线1210和存储器1220。在至少一个实施例中，系统逻辑芯片可以包括但不限于存储器控制器集线器(“MCH”)1216，并且处理器1202可以经由处理器总线1210与MCH 1216通信。在至少一个实施例中，MCH1216可以提供到存储器1220的高带宽存储器路径1218以用于指令和数据存储以及用于图形命令、数据和纹理的存储。在至少一个实施例中，MCH 1216可以在处理器1202、存储器1220和计算机系统1200中的其他组件之间启动数据信号，并且在处理器总线1210、存储器1220和系统I/O 1222之间桥接数据信号。在至少一个实施例中，系统逻辑芯片可以提供用于耦合到图形控制器的图形端口。在至少一个实施例中，MCH 1216可以通过高带宽存储器路径1218耦合到存储器1220，并且图形/视频卡1212可以通过加速图形端口(AcceleratedGraphics Port)(“AGP”)互连1214耦合到MCH 1216。
在至少一个实施例中，计算机系统1200可以使用系统I/O 1222作为专有集线器接口总线来将MCH 1216耦合到I/O控制器集线器(“ICH”)1230。在至少一个实施例中，ICH1230可以通过本地I/O总线提供与某些I/O设备的直接连接。在至少一个实施例中，本地I/O总线可以包括但不限于用于将外围设备连接到存储器1220、芯片组和处理器1202的高速I/O总线。示例可以包括但不限于音频控制器1229、固件集线器(“快闪BIOS”)1228、无线收发器1226、数据存储1224、包含用户输入的传统I/O控制器1223和键盘接口、串行扩展端口1227(例如通用串行总线(USB))和网络控制器1234。数据存储装置1224可以包括硬盘驱动器、软盘驱动器、CD-ROM设备、闪存设备或其他大容量存储设备。
在至少一个实施例中，图12示出了包括互连的硬件设备或“芯片”的系统，而在其他实施例中，图12可以示出示例性片上系统(“SoC”)。在至少一个实施例中，图中示出的设备可以与专有互连、标准化互连(例如，PCIe)或其某种组合互连。在至少一个实施例中，计算机系统1200的一个或更多个组件使用计算快速链路(CXL)互连来互连。
推理和/或训练逻辑815用于执行与一个或更多个实施例相关的推理和/或训练操作。下面结合图8A和/或图8B提供关于推理和/或训练逻辑815的细节。在至少一个实施例中，推理和/或训练逻辑815可以在系统图12中使用，用于至少部分地基于使用神经网络训练操作、神经网络功能和/或架构或本文所述的神经网络用例计算的权重参数来推理或预测操作。
在至少一个实施例中，图12的系统包括或以其他方式可以访问工具、服务、硬件、软件或其他资源，以训练一个或更多个机器学习模型，或者根据本文所述的一个或更多个实施例，使用一个或更多个机器学习模型来预测或推理信息。在至少一个实施例中，图12的系统是或包括一种系统，其用于执行使用选择性权重更新来训练一个或更多个神经网络和/或使用一个或更多个神经网络使用选择性权重更新来推理信息的过程，该过程包括但不限于以上结合图6和图7所描述的过程。
图13是示出根据至少一个实施例的用于利用处理器1310的电子设备1300的框图。在至少一个实施例中，电子设备1300可以是，例如但不限于，笔记本电脑、塔式服务器、机架服务器、刀片服务器、膝上型计算机、台式机、平板电脑、移动设备、电话、嵌入式计算机或任何其他合适的电子设备。
在至少一个实施例中，系统1300可以包括但不限于通信地耦合到任何合适数量或种类的组件、外围设备、模块或设备的处理器1310。在至少一个实施例中，处理器1310使用总线或接口耦合，诸如1℃总线、系统管理总线(“SMBus”)、低引脚数(LPC)总线、串行外围接口(“SPI”)、高清音频(“HDA”)总线、串行高级技术附件(“SATA”)总线、通用串行总线(“USB”)(1、2、3版)或通用异步接收器/发送器(“UART”)总线。在至少一个实施例中，图13示出了系统，该系统包括互连的硬件设备或“芯片”，而在其他实施例中，图13可以示出示例性片上系统(“SoC”)。在至少一个实施例中，图13中所示的设备可以与专有互连线、标准化互连(例如，PCIe)或其某种组合互连。在至少一个实施例中，图13的一个或更多个组件使用计算快速链路(CXL)互连线来互连。
在至少一个实施例中，图13可以包括显示器1324、触摸屏1325、触摸板1330、近场通信单元(“NFC”)1345、传感器集线器1340、热传感器1346、快速芯片组(“EC”)1335、可信平台模块(“TPM”)1338、BIOS/固件/闪存(“BIOS，FW Flash”)1322、DSP1360、驱动器1320(例如固态磁盘(“SSD”)或硬盘驱动器(“HDD”))、无线局域网单元(“WLAN”)1350、蓝牙单元1352、无线广域网单元(“WWAN”)1356、全球定位系统(GPS)1355、相机(“USB 3.0相机”)1354(例如USB 3.0相机)和/或实现在例如LPDDR3标准低功耗双倍数据速率(“LPDDR”)存储单元(“LPDDR3”)1315。这些组件可以各自以任何合适的方式实现。
在至少一个实施例中，其他组件可以通过以上讨论的组件通信地耦合到处理器1310。在至少一个实施例中，加速度计1341、环境光传感器(“ALS”)1342、罗盘1343和陀螺仪1344可以可通信地耦合到传感器集线器1340。在至少一个实施例中，热传感器1339、风扇1337、键盘1346和触摸板1330可以通信地耦合到EC 1335。在至少一个实施例中，扬声器1363、耳机1364和麦克风(“mic”)1365可以通信地耦合到音频单元(“音频编解码器和D类放大器”)1364，其又可以通信地耦合到DSP 1360。在至少一个实施例中，音频单元1364可以包括例如但不限于音频编码器/解码器(“编解码器”)和D类放大器。在至少一个实施例中，SIM卡(“SIM”)1357可以通信地耦合到WWAN单元1356。在至少一个实施例中，组件(诸如WLAN单元1350和蓝牙单元1352以及WWAN单元1356)可以被实现为下一代形式因素(NGFF)。
推理和/或训练逻辑815用于执行与一个或更多个实施例相关联的推理和/或训练操作。下面结合图8A和/或图8B提供关于推理和/或训练逻辑815的细节。在至少一个实施例中，推理和/或训练逻辑815可以在图13的系统中使用，用于至少部分地基于使用神经网络训练操作、神经网络功能和/或架构或本文所述的神经网络用例计算的权重参数来推理或预测操作。
在至少一个实施例中，图13的系统包括或以其他方式可以访问工具、服务、硬件、软件或其他资源，以训练一个或更多个机器学习模型，或者根据本文所述的一个或更多个实施例使用一个或更多个机器学习模型来预测或推理信息。在至少一个实施例中，图13的系统是或包括一种系统，其用于执行使用选择性权重更新来训练一个或更多个神经网络和/或使用一个或更多个神经网络使用选择性权重更新来推理信息的过程，该过程包括但不限于以上结合图6和图7所描述的过程。
图14示出了根据至少一个实施例的计算机系统1400。在至少一个实施例中，计算机系统1400配置为实现贯穿本公开描述的各种过程和方法。
在至少一个实施例中，计算机系统1400包括但不限于至少一个中央处理单元(“CPU”)1402，该中央处理单元(“CPU”)1402连接到使用任何合适协议实现的通信总线1410，诸如PCI(“外围组件互连”)、外围组件快速互连(“PCI-Express”)、AGP(“加速图形端口”)、超传输或任何其他总线或一个或更多个点对点通信协议。在至少一个实施例中，计算机系统1400包括但不限于主存储器1404和控制逻辑(例如，实现为硬件、软件或其组合)，并且数据被存储在主存储器1404(其可以采取随机存取存储器(“RAM”)的形式)中。在至少一个实施例中，网络接口子系统(“网络接口”)1422提供到其他计算设备和网络的接口，用于从计算机系统1400之外的其他系统接收数据以及将数据发送到其他系统。
在至少一个实施例中，计算机系统1400在至少一个实施例中包括但不限于输入设备1408、并行处理系统1412和显示设备1406，显示设备1406可以使用常规的阴极射线管(“CRT”)、液晶显示器(“LCD”)、发光二极管(“LED”)、等离子显示器或其他合适的显示技术实现。在至少一个实施例中，从输入设备1408(诸如键盘、鼠标、触摸板、麦克风等)接收用户输入。在至少一个实施例中，前述模块中的每一个可以位于单个半导体平台上以形成处理系统。
推理和/或训练逻辑815用于执行与一个或更多个实施例相关联的推理和/或训练操作。下面结合图8A和/或图8B提供关于推理和/或训练逻辑815的细节。在至少一个实施例中，推理和/或训练逻辑815可以在图14的系统中使用，以至少部分地基于使用神经网络训练操作、神经网络功能和/或架构或本文所述的神经网络用例计算出的权重参数来进行推理或预测操作。
在至少一个实施例中，图14的系统包括或以其他方式可以访问工具、服务、硬件、软件或其他资源，以训练一个或更多个机器学习模型，或者根据本文所述的一个或更多个实施例使用一个或更多个机器学习模型来预测或推理信息。在至少一个实施例中，图14的系统是或包括一种系统，其用于使用选择性权重更新来训练一个或更多个神经网络和/或使用一个或更多个神经网络使用选择性权重更新来推理信息的过程，该过程包括但不限于以上结合图6和图7所描述的过程。
在至少一个实施例中，以机器可读的可执行代码或计算机控制逻辑算法的形式的计算机程序被存储在主存储器1404和/或辅助存储中。计算机程序如果由一个或更多个处理器执行，则使系统1400能够执行根据至少一个实施例的各种功能。存储器1404、存储和/或任何其他存储是计算机可读介质的可能示例。在至少一个实施例中，辅助存储可以指任何合适的存储设备或系统，例如硬盘驱动器和/或可移除存储驱动器，其代表软盘驱动器、磁带驱动器、光盘驱动器、数字多功能盘(“DVD”)驱动器、记录设备、通用串行总线(“USB”)闪存等。在至少一个实施例中，各个先前附图的架构和/或功能是在CPU 1402；并行处理系统1412；具有CPU 1402和并行处理系统1412两者的至少一部分能力的集成电路；芯片组(例如，一组设计为工作并作为执行相关功能的单元出售的集成电路等)以及集成电路的任何合适的组合的环境中实现的。
在至少一个实施例中，各种先前附图的架构和/或功能是在通用计算机系统、电路板系统、专用于娱乐目的的游戏控制台系统、应用程序专用系统等的环境中实现的。在至少一个实施例中，计算机系统1400可以采取以下形式：台式计算机、膝上型计算机、平板计算机、服务器、超级计算机、智能电话(例如，无线、手持设备)、个人数字助理(“PDA”)、数码相机、车辆、头戴式显示器、手持式电子设备、移动电话设备、电视、工作站、游戏机、嵌入式系统和/或任何其他类型的逻辑。
在至少一个实施例中，并行处理系统1412包括但不限于多个并行处理单元(PPU)1414和相关联的存储器1416。在一个实施例中，PPU 1414经由互连1418和交换机1420或多路复用器连接到主机处理器或其他外围设备。在至少一个实施例中，并行处理系统1412跨多个PPU 1414(其可以是并行化的)分布计算任务，例如，作为跨多个图形处理单元(“GPU”)线程块的计算任务分布的一部分。在一个实施例中，尽管存储器在一些或全部PPU 1414上共享或可由一些或所有PPU 1414访问(例如，用于读和/或写访问)，但是相对于使用本地存储器和驻留在PPU 1414中的寄存器而言，这样的共享存储器可能招致性能损失。在至少一个实施例中，通过使用诸如_syncthreads()之类的命令来同步PPU 1414的操作，其中块中的所有线程(例如，跨多个PPU 1414执行的所有线程)在继续执行之前要到达代码的某执行点。
图15示出了根据至少一个实施例的计算机系统1500。在至少一个实施例中，计算机系统1500包括但不限于计算机1510和USB棒1520。在至少一个实施例中，计算机1510可以包括但不限于任何数量和类型的处理器(未示出)和存储器(未示出)。在至少一个实施例中，计算机1510包括但不限于服务器、云实例、膝上型计算机和台式计算机。
在至少一个实施例中，USB棒1520包括但不限于处理单元1530、USB接口1540和USB接口逻辑1550。在至少一个实施例中，处理单元1530可以是任何指令执行系统、装置或能够执行指令的设备。在至少一个实施例中，处理单元1530可以包括但不限于任何数量和类型的处理核心(未示出)。在至少一个实施例中，处理核心1530包括应用程序专用集成电路(“ASIC”)，该应用程序专用集成电路被优化为执行与机器学习相关联的任何数量和类型的操作。例如，在至少一个实施例中，处理核心1530是张量处理单元(“TPC”)，其被优化以执行机器学习推理操作。在至少一个实施例中，处理核心1530是视觉处理单元(“VPU”)，其被优化以执行机器视觉和机器学习推理操作。
在至少一个实施例中，USB接口1540可以是任何类型的USB连接器或USB插座。例如，在至少一个实施例中，USB接口1540是用于数据和电力的USB 3.0Type-C插座。在至少一个实施例中，USB接口1540是USB 3.0Type-A连接器。在至少一个实施例中，USB接口逻辑1550可以包括使处理单元1530能够经由USB连接器1540与设备(例如计算机1510)相接合的任何数量和类型的逻辑。
推理和/或训练逻辑815用于执行与一个或更多个实施例相关联的推理和/或训练操作。下面结合图8A和/或图8B提供关于推理和/或训练逻辑815的细节。在至少一个实施例中，推理和/或训练逻辑815可以在图15的系统中使用，用于至少部分地基于使用神经网络训练操作、神经网络功能和/或架构或本文所述的神经网络用例计算出的权重参数来推理或预测操作。
在至少一个实施例中，图15的系统包括或以其他方式可以访问工具、服务、硬件、软件或其他资源，以训练一个或更多个机器学习模型，或者根据本文所述的一个或更多个实施例使用一个或更多个机器学习模型来预测或推理信息。在至少一个实施例中，图15的系统是或包括一种系统，其用于执行使用选择性权重更新来训练一个或更多个神经网络和/或使用一个或更多个神经网络使用选择性权重更新来推理信息的过程，该过程包括但不限于以上结合图6和图7所描述的。
图16示出了根据本文所述的各种实施例的示例性集成电路和相关联的图形处理器，其可以使用一个或更多个IP核心来制造。除了图示的之外，在至少一个实施例中还可以包括其他逻辑和电路，包括附加的图形处理器/核心、外围接口控制器或通用处理器核心。
图16是示出根据至少一个实施例的可使用一个或更多个IP核心制造的芯片集成电路1600上的示例性系统的框图。在至少一个实施例中，集成电路1600包括一个或更多个应用处理器1605(例如，CPU)、至少一个图形处理器1610，并且可以另外包括图像处理器1615和/或视频处理器1620，其中任意一个可以是模块化IP核心。在至少一个实施例中，集成电路1600包括外围或总线逻辑，其包括USB控制器1625、UART控制器1630、SPI/SDIO控制器1635和I.sup.2S/I.sup.2C控制器1640。在至少一个实施例中，集成电路1600可以包括显示设备1645，其耦合到高清多媒体接口(HDMI)控制器1650和移动工业处理器接口(MIPI)显示接口1655中的一个或更多个。在至少一个实施例中，存储可以由闪存子系统1660提供，其包括闪存和闪存控制器。在至少一个实施例中，可以经由存储器控制器1665提供存储器接口以用于访问SDRAM或SRAM存储器设备。在至少一个实施例中，一些集成电路还包括嵌入式安全引擎1670。
推理和/或训练逻辑815用于执行与一个或更多个实施例相关联的推理和/或训练操作。下面结合图8A和/或图8B提供关于推理和/或训练逻辑815的细节。在至少一个实施例中，推理和/或训练逻辑815可以在集成电路1600中使用，用于至少部分地基于使用神经网络训练操作、神经网络功能和/或架构或本文描述的神经网络用例计算的权重参数来推理或预测操作。
在至少一个实施例中，集成电路1600包括或以其他方式可以访问工具、服务、硬件、软件或其他资源，以训练一个或更多个机器学习模型，或者根据本文所述的一个或更多个实施例使用一个或更多个机器学习模型来预测或推理信息。在至少一个实施例中，集成电路1600是或包括一种系统，其用于执行使用选择性权重更新来训练一个或更多个神经网络和/或使用一个或更多个神经网络使用选择性权重更新来推理信息的过程，该过程包括但不限于以上结合图6和图7所描述的过程。
图17A-图17B示出了根据本文所述的各个实施例的示例性集成电路和相关联的图形处理器，其可以使用一个或更多个IP核心来制造。除了图示的之外，在至少一个实施例中还可以包括其他逻辑和电路，包括附加的图形处理器/核心、外围接口控制器或通用处理器核心。
图17A-图17B是示出根据本文描述的实施例的用于在SoC内使用的示例性图形处理器的框图。图17A示出了根据至少一个实施例的芯片集成电路上系统的示例性图形处理器1710，其可以使用一个或更多个IP核心来制造。图17B示出了根据至少一个实施例的芯片集成电路上系统的另外示例性图形处理器1740，其可以使用一个或更多个IP核心来制造。在至少一个实施例中，图17A的图形处理器1710是低功耗图形处理器核心。在至少一个实施例中，图17B的图形处理器1740是更高性能的图形处理器核心。在至少一个实施例中，每个图形处理器1710、1740可以是图16的图形处理器1610的变体。
在至少一个实施例中，图形处理器1710包括顶点处理器1705和一个或更多个片段处理器1715A-1715N(例如1715A、1715B、1715C、1715D至1715N-1和1715N)。在至少一个实施例中，图形处理器1710可以经由单独的逻辑来执行不同的着色器程序，使得顶点处理器1705被优化以执行针对顶点着色器程序的操作，而一个或更多个片段处理器1715A-1715N执行针对片段的片段(例如，像素)着色操作或像素着色器程序。在至少一个实施例中，顶点处理器1705执行3D图形管线的顶点处理阶段并生成图元和顶点数据。在至少一个实施例中，一个或更多个片段处理器1715A-1715N使用由顶点处理器1705生成的图元和顶点数据来生成在显示设备上显示的帧缓冲区。在至少一个实施例中，一个或更多个片段处理器1715A-1715N被优化以执行如在OpenGL API中所提供的片段着色器程序，其可以用于执行与在Direct 3D API中所提供的像素着色器程序类似的操作。
在至少一个实施例中，图形处理器1710附加地包括一个或更多个内存管理单元(MMU)1720A-1720B、高速缓存1725A-1725B和电路互连1730A-1730B。在至少一个实施例中，一个或更多个MMU 1720A-1720B提供用于图形处理器1710的虚拟到物理地址的映射，包括用于顶点处理器1705和/或片段处理器1715A-1715N的，除了存储在一个或更多个高速缓存1725A-1725B中的顶点或图像/纹理数据之外，其还可以引用存储在存储器中的顶点或图像/纹理数据。在至少一个实施例中，一个或更多个MMU1720A-1720B可以与系统内的其他MMU同步，包括与图16的一个或更多个应用处理器1605、图像处理器1615和/或视频处理器1620相关联的一个或更多个MMU，使得每个处理器1605-1620可以参与共享或统一虚拟存储器系统。在至少一个实施例中，一个或更多个电路互连1730A-1730B使图形处理器1710能够经由SoC的内部总线或经由直接连接与SoC内的其他IP核心相接合。
在至少一个实施例中，图形处理器1740包括图17A的图形处理器1710的一个或更多个MMU 1720A-1720B、高速缓存1725A-1725B和电路互连1730A-1730B。在至少一个实施例中，图形处理器1740包括一个或更多个着色器核心1755A-1755N(例如，1755A、1755B、1755C、1755D、1755E、1755F、直到1755N-1和1755N)，其提供了统一的着色器核心架构，其中单个核心或类型或核心可以执行所有类型的可编程着色器代码，包括用于实现顶点着色器、片段着色器和/或计算着色器的着色器程序代码。在至少一个实施例中，多个着色器核心可以变化。在至少一个实施例中，图形处理器1740包括核心间任务管理器1745，其充当线程分派器，以将执行线程分派给一个或更多个着色器核心1755A-1755N和分块单元1758，以加速基于图块的渲染的分块操作，其中在图像空间中细分了场景的渲染操作，例如，以利用场景内的局部空间相干来优化内部高速缓存的使用。
推理和/或训练逻辑815用于执行与一个或更多个实施例相关联的推理和/或训练操作。下面结合图8A和/或图8B提供关于推理和/或训练逻辑815的细节。在至少一个实施例中，推理和/或训练逻辑815可以在图17A和/或图17B的集成电路中使用，用于至少部分地基于使用神经网络训练操作、神经网络功能或架构或本文所述的神经网络用例计算的权重参数来进行推理或预测操作。
在至少一个实施例中，图17A的集成电路包括或以其他方式可以访问工具、服务、硬件、软件或其他资源，以训练一个或更多个机器学习模型，或者根据本文所述的一个或更多个实施例使用一个或更多个机器学习模型来预测或推理信息。在至少一个实施例中，图17A的系统集成电路是或包括一种系统，其用于执行使用选择性权重更新来训练一个或更多个神经网络和/或使用一个或更多个神经网络使用选择性权重更新来推理信息的过程，该过程包括但不限于以上结合图6和图7所描述的过程。
图18A-图18B示出了根据本文描述的实施例的附加的示例性图形处理器逻辑。在至少一个实施例中，图18A示出了可以包括在图16的图形处理器1610内的图形核心1800，在至少一个实施例中，其可以是图17B中的统一着色器核心1755A-1755N。图18B示出了在至少一个实施例中的适用于在多芯片模块上部署的高度并行的通用图形处理单元1830。
在至少一个实施例中，图形核心1800包括共享指令高速缓存1802、纹理单元1818和高速缓存/共享存储器1820，它们是图形核心1800内的执行资源所共有的。在至少一个实施例中，图形核心1800可以包括多个切片1801A-1801N或用于每个核心的分区，图形处理器可以包括图形核心1800的多个实例。切片1801A-1801N可以包括支持逻辑，该支持逻辑包括本地指令高速缓存1804A-1804N、线程调度器1806A-1806N、线程分派器1808A-1808N和一组寄存器1810A-1810N。在至少一个实施例中，切片1801A-1801N可以包括一组附加功能单元(AFU 1812A-1812N)、浮点单元(FPU 1814A-1814N)、整数算术逻辑单元(ALU 1816-1816N)、地址计算单元(ACU 1813A-1813N)、双精度浮点单元(DPFPU 1815A-1815N)和矩阵处理单元(MPU 1817A-1817N)。
在至少一个实施例中，FPU 1814A-1814N可以执行单精度(32位)和半精度(16位)浮点运算，而DPFPU 1815A-1815N可以执行双精度(64位)浮点运算。在至少一个实施例中，ALU 1816A-1816N可以以8位、16位和32位精度执行可变精度整数运算，并且可以被配置用于混合精度运算。在至少一个实施例中，MPU 1817A-1817N还可被配置用于混合精度矩阵运算，包括半精度浮点运算和8位整数运算。在一个实施例中，MPU 1817A-1817N可以执行各种矩阵运算，以加速机器学习应用框架，包括使得能够支持加速的通用矩阵到矩阵乘法(GEMM)。在一个实施例中，AFU 1812A-1812N可以执行浮点单元或整数单元不支持的附加逻辑运算，包括三角运算(例如，Sine、Cosine等)。
推理和/或训练逻辑815用于执行与一个或更多个实施例相关联的推理和/或训练操作。下面结合图8A和/或图8B提供关于推理和/或训练逻辑815的细节。在至少一个实施例中，推理和/或训练逻辑815可以在图形核心1800中使用，用于至少部分地基于使用神经网络训练操作、神经网络功能和/或架构或本文描述的神经网络用例计算的权重参数来进行推理或预测操作。
在至少一个实施例中，图形核心1800包括或以其他方式可以访问工具、服务、硬件、软件或其他资源，以训练一个或更多个机器学习模型，或者根据本文所述的一个或更多个实施例使用一个或更多个机器学习模型来预测或推理信息。在至少一个实施例中，图形核心1800是或包括一种系统，其用于执行使用选择性权重更新来训练一个或更多个神经网络和/或使用一个或更多个神经网络使用选择性权重更新来推理信息的过程，该过程包括但不限于以上结合图6和图7所描述的过程。
图18B示出了在至少一个实施例中的通用处理单元(GPGPU)1830，其可以被配置为使得高度并行的计算操作能够由图形处理单元阵列来执行。在至少一个实施例中，GPGPU1830可以直接链接到GPGPU 1830的其他实例，以创建多GPU集群，以提高深度神经网络的训练速度。在至少一个实施例中，GPGPU 1830包括主机接口1832，以实现与主机处理器的连接。在至少一个实施例中，主机接口1832是PCI Express接口。在至少一个实施例中，主机接口1832可以是厂商专用的通信接口或通信结构。在至少一个实施例中，GPGPU 1830从主机处理器接收命令，并使用全局调度器1834将与那些命令相关联的执行线程分发给一组计算集群1836A-1836H。在至少一个实施例中，计算集群1836A-1836H共享高速缓存存储器1838。在至少一个实施例中，高速缓存存储器1838可以用作计算集群1836A-1836H内的高速缓存存储器的高级高速缓存。
在至少一个实施例中，GPGPU 1830包括经由一组存储器控制器1842A-1842B与计算集群1836A-1836H耦合的存储器1844A-1844B。在至少一个实施例中，存储器1844A-1844B可以包括各种类型的存储器设备，包括动态随机存取存储器(DRAM)或图形随机存取存储器，例如同步图形随机存取存储器(SGRAM)，包括图形双倍数据速率(GDDR)存储器。
在至少一个实施例中，计算集群1836A-1836H各自包括一组图形核心，诸如图18A的图形核心1800，其可以包括多种类型的整数和浮点逻辑单元，其可以以包括适用于机器学习计算的精度范围执行计算操作。例如，在至少一个实施例中，每个计算集群1836A-1836H中的浮点单元的至少一个子集可以配置为执行16位或32位浮点运算，而浮点单元的不同子集可以配置为执行64位浮点运算。
在至少一个实施例中，GPGPU 1830的多个实例可以被配置为操作为计算集群。在至少一个实施例中，计算集群1836A-1836H用于同步和数据交换的通信在实施例之间变化。在至少一个实施例中，GPGPU 1830的多个实例通过主机接口1832进行通信。在至少一个实施例中，GPGPU 1830包括I/O集线器1839，其将GPGPU 1830与GPU链路1840耦合，其实现了至GPGPU 1830的其他实例的直接连接。在至少一个实施例中，GPU链路1840耦合到专用GPU到GPU桥，其使得能够在GPGPU 1830的多个实例之间进行通信和同步。在至少一个实施例中，GPU链路1840与高速互连耦合，以向其他GPGPU或并行处理器发送和接收数据。在至少一个实施例中，GPGPU 1830的多个实例位于单独的数据处理系统中，并经由可经由主机接口1832访问的网络设备进行通信。在至少一个实施例中，GPU链路1840可被配置为使得能够连接到主机处理器，附加或替代主机接口1832。
在至少一个实施例中，GPGPU 1830可以配置为训练神经网络。在至少一个实施例中，可以在推理平台内使用GPGPU 1830。在其中使用GPGPU 1830进行推理的至少一个实施例中，相对于当使用GPGPU训练神经网络时，GPGPU可以包括更少的计算集群1836A-1836H。在至少一个实施例中，与存储器1844A-1844B相关联的存储器技术可以在推理和训练配置之间有所不同，其中更高带宽的存储器技术专用于训练配置。在至少一个实施例中，GPGPU1830的推理配置可以支持推理特定指令。例如，在至少一个实施例中，推理配置可以提供对一个或更多个8位整数点积指令的支持，该指令可以在部署的神经网络的推理操作期间使用。
推理和/或训练逻辑815用于执行与一个或更多个实施例相关联的推理和/或训练操作。下面结合图8A和/或图8B提供关于推理和/或训练逻辑815的细节。在至少一个实施例中，推理和/或训练逻辑815可以在GPGPU 1830中使用，用于至少部分地基于本文描述的使用神经网络训练操作、神经网络功能和/或架构或神经网络用例计算的权重参数来推理或预测操作。
在至少一个实施例中，GPGPU 1830包括或以其他方式可以访问工具、服务、硬件、软件或其他资源，以训练一个或更多个机器学习模型，或者根据本文所述的一个或更多个实施例使用一个或更多个机器学习模型来预测或推理信息。在至少一个实施例中，GPGPU1830是或包括一种系统，其用于执行使用选择性权重更新来训练一个或更多个神经网络和/或使用一个或更多个神经网络使用选择性权重更新来推理信息的过程，该过程包括但不限于以上结合图6和图7所描述的过程。
图19是示出根据至少一个实施例的计算系统1900的框图。在至少一个实施例中，计算系统1900包括处理子系统1901，其具有一个或更多个处理器1902和经由互连路径通信的系统存储器1904，互连路径可以包括存储器集线器1905。在至少一个实施例中，存储器集线器1905可以是芯片组组件内的单独组件，也可以集成在一个或更多个处理器1902内。在至少一个实施例中，存储器集线器1905经由通信链路1906与I/O子系统1911耦合。在至少一个实施例中，I/O子系统1911包括I/O集线器1907，其可以使计算系统1900能够接收来自一个或更多个输入设备1908的输入。在至少一个实施例中，I/O集线器1907可以使能显示控制器，其可以包括在一个或更多个处理器1902中，用于向一个或更多个显示设备1910A提供输出。在至少一个实施例中，与I/O集线器1907耦合的一个或更多个显示设备1910A可以包括本地、内部或嵌入式显示设备。
在至少一个实施例中，处理子系统1901包括经由总线或其他通信链路1913耦合到存储器集线器1905的一个或更多个并行处理器1912。在至少一个实施例中，通信链路1913可以是许多基于标准的通信链路技术或协议中的一种，例如但不限于PCI快速，或者可以是供应商特定的通信接口或通信结构。在至少一个实施例中，一个或更多个并行处理器1912形成计算集中的并行或向量处理系统，其可以包括大量的处理核心和/或处理集群，例如集成多核心(MIC)处理器。在至少一个实施例中，一个或更多个并行处理器1912形成可以将像素输出到经由I/O集线器1907耦合的一个或更多个显示设备1910A之一的图形处理子系统。在至少一个实施例中，一个或更多个并行处理器1912还可以包括显示控制器和显示接口(未示出)，以使得能够直接连接到一个或更多个显示设备1910B。
在至少一个实施例中，系统存储单元1914可以连接到I/O集线器1907，以提供用于计算系统1900的存储机制。在至少一个实施例中，I/O开关1916可以用于提供接口机制，以实现I/O集线器1907与其他组件之间的连接，例如可以集成到平台中的网络适配器1918和/或无线网络适配器1919，以及可以经由一个或更多个附加设备1920添加的各种其他设备。在至少一个实施例中，网络适配器1918可以是以太网适配器或另一有线网络适配器。在至少一个实施例中，无线网络适配器1919可以包括Wi-Fi、蓝牙、近场通信(NFC)中的一个或更多个或包括一个或更多个无线电的其他网络设备。
在至少一个实施例中，计算系统1900可以包括未明确示出的其他组件，包括USB或其他端口连接、光存储驱动器、视频捕获设备等，也可以连接到I/O集线器1907。在至少一个实施例中，对图19中的各个组件进行互连的通信路径可以使用任何合适的协议来实现，诸如基于PCI(外围组件互连)的协议(例如，PCI-快速)，或其他总线或点对点通信接口和/或协议(例如，NV-链路高速互连或互连协议)。
在至少一个实施例中，一个或更多个并行处理器1912包括针对图形和视频处理而优化的电路(包括例如视频输出电路)，并构成图形处理单元(GPU)。在至少一个实施例中，一个或更多个并行处理器1912包括针对通用处理而优化的电路。在至少一个实施例中，计算系统1900的组件可以与单个集成电路上的一个或更多个其他系统元件集成。例如，在至少一个实施例中，一个或更多个并行处理器1912、存储器集线器1905、处理器1902和I/O集线器1907可以被集成到片上系统(SoC)集成电路中。在至少一个实施例中，计算系统1900的组件可以被集成到单个封装中以形成系统级封装(SIP)配置。在至少一个实施例中，计算系统1900的组件的至少一部分可以被集成到多芯片模块(MCM)中，该多芯片模块可以与其他多芯片模块互连到模块化计算系统中。
推理和/或训练逻辑815用于执行与一个或更多个实施例相关联的推理和/或训练操作。下面结合图8A和/或图8B提供关于推理和/或训练逻辑815的细节。在至少一个实施例中，推理和/或训练逻辑815可以在图19的系统中使用，用于至少部分地基于使用神经网络训练操作、神经网络功能和/或架构或本文所述的神经网络用例计算出的权重参数来进行推理或预测操作。
在至少一个实施例中，图19的系统包括或以其他方式可以访问工具、服务、硬件、软件或其他资源，以训练一个或更多个机器学习模型，或者根据本文所述的一个或更多个实施例使用一个或更多个机器学习模型来预测或推理信息。在至少一个实施例中，图19的系统是或包括一种系统，其用于执行使用选择性权重更新来训练一个或更多个神经网络和/或使用一个或更多个神经网络使用选择性权重更新来推理信息的过程，该过程包括但不限于以上结合图6和图7所描述的过程。
处理器
图20A示出了根据至少一个实施例的并行处理器2000。在至少一个实施例中，并行处理器2000的各种组件可以使用一个或更多个集成电路设备来实现，例如可编程处理器、专用集成电路(ASIC)或现场可编程门阵列(FPGA)。在至少一个实施例中，所示的并行处理器2000是根据示例性实施例的图19所示的一个或更多个并行处理器1912的变体。
在至少一个实施例中，并行处理器2000包括并行处理单元2002。在至少一个实施例中，并行处理单元2002包括I/O单元2004，其使得能够与其他设备进行通信，包括并行处理单元2002的其他实例。在至少一个实施例中，I/O单元2004可以直接连接到其他设备。在至少一个实施例中，I/O单元2004通过使用集线器或交换机接口(例如，存储器集线器1905)与其他设备连接。在至少一个实施例中，存储器集线器1905与I/O单元2004之间的连接形成通信链路1913。在至少一个实施例中，I/O单元2004与主机接口2006和存储器交叉开关2016连接，其中主机接口2006接收用于执行处理操作的命令，而存储器交叉开关2016接收用于执行存储器操作的命令。
在至少一个实施例中，当主机接口2006经由I/O单元2004接收命令缓冲区时，主机接口2006可以引导工作操作以执行那些命令到前端2008。在至少一个实施例中，前端2008与调度器2010耦合，调度器2010配置成将命令或其他工作项分配给处理集群阵列2012。在至少一个实施例中，调度器2010确保在将任务分配给处理集群阵列2012之前，处理集群阵列2012被正确地配置并且处于有效状态。在至少一个实施例中，调度器2010通过在微控制器上执行的固件逻辑来实现。在至少一个实施例中，微控制器实现的调度器2010可配置成以粗粒度和细粒度执行复杂的调度和工作分配操作，从而实现对在处理阵列2012上执行的线程的快速抢占和环境切换。在至少一个实施例中，主机软件可以证明用于通过多个图形处理门铃之一在处理阵列2012上进行调度的工作负载。在至少一个实施例中，工作负载然后可以由包括调度器2010的微控制器内的调度器2010逻辑在处理阵列2012上自动分配。
在至少一个实施例中，处理集群阵列2012可以包括多达“N”个处理集群(例如，集群2014A、集群2014B到集群2014N)。在至少一个实施例中，处理集群阵列2012的每个集群2014A-2014N可以执行大量并发线程。在至少一个实施例中，调度器2010可以使用各种调度和/或工作分配算法将工作分配给处理集群阵列2012的集群2014A-2014N，其可以根据每种程序或计算类型产生的工作负载而变化。在至少一个实施例中，调度可以由调度器2010动态地处理，或者可以在配置为由处理集群阵列2012执行的程序逻辑的编译期间部分地由编译器逻辑来辅助。在至少一个实施例中，可将处理集群阵列2012的不同的集群2014A-2014N分配用于处理不同类型的程序或用于执行不同类型的计算。
在至少一个实施例中，处理集群阵列2012可以配置成执行各种类型的并行处理操作。在至少一个实施例中，处理集群阵列2012配置成执行通用并行计算操作。例如，在至少一个实施例中，处理集群阵列2012可以包括执行处理任务的逻辑，该处理任务包括对视频和/或音频数据的过滤，执行建模操作，包括物理操作以及执行数据转换。
在至少一个实施例中，处理集群阵列2012配置成执行并行图形处理操作。在至少一个实施例中，处理集群阵列2012可以包括附加逻辑以支持这种图形处理操作的执行，包括但不限于执行纹理操作的纹理采样逻辑，以及镶嵌逻辑和其他顶点处理逻辑。在至少一个实施例中，处理集群阵列2012可以配置成执行与图形处理有关的着色器程序，例如但不限于顶点着色器、曲面细分着色器、几何着色器和像素着色器。在至少一个实施例中，并行处理单元2002可以经由I/O单元2004从系统存储器传送数据以进行处理。在至少一个实施例中，在处理期间，可以在处理期间将传送的数据存储到片上存储器(例如，并行处理器存储器2022)，然后将其写回到系统存储器。
在至少一个实施例中，当并行处理单元2002用于执行图形处理时，调度器2010可以配置成将处理工作负载划分为近似相等大小的任务，以更好地将图形处理操作分配给处理集群阵列2012的多个集群2014A-2014N。在至少一个实施例中，处理集群阵列2012的部分可以配置成执行不同类型的处理。例如，在至少一个实施例中，第一部分可以配置成执行顶点着色和拓扑生成，第二部分可以配置成执行镶嵌和几何着色，并且第三部分可以配置成执行像素着色或其他屏幕空间操作，以生成用于显示的渲染图像。在至少一个实施例中，可以将由集群2014A-2014N中的一个或更多个产生的中间数据存储在缓冲区中，以允许在集群2014A-2014N之间传输中间数据以进行进一步处理。
在至少一个实施例中，处理集群阵列2012可以经由调度器2010接收要执行的处理任务，该调度器2010从前端2008接收定义处理任务的命令。在至少一个实施例中，处理任务可以包括要被处理的数据的索引，例如表面(补丁)数据、原始数据、顶点数据和/或像素数据，以及状态参数和定义如何处理数据的命令(例如，要执行什么程序)。在至少一个实施例中，调度器2010可以配置成获取与任务相对应的索引，或者可以从前端2008接收索引。在至少一个实施例中，前端2008可以配置成确保在启动由传入命令缓冲区(例如，批处理缓冲区、推入缓冲区等)指定的工作负载之前，处理集群阵列2012配置成有效状态。
在至少一个实施例中，并行处理单元2002的一个或更多个实例中的每一个可以与并行处理器存储器2022耦合。在至少一个实施例中，可以经由存储器交叉开关2016访问并行处理器存储器2022，所述存储器交叉开关2016可以接收来自处理集群阵列2012以及I/O单元2004的存储器请求。在至少一个实施例中，存储器交叉开关2016可以经由存储器接口2018访问并行处理器存储器2022。在至少一个实施例中，存储器接口2018可以包括多个分区单元(例如，分区单元2020A、分区单元2020B到分区单元2020N)，其可各自耦合至并行处理器存储器2022的一部分(例如，存储单元)。在至少一个实施例中，多个分区单元2020A-2020N为配置为等于存储单元的数量，使得第一分区单元2020A具有对应的第一存储器单元2024A，第二分区单元2020B具有对应的存储单元2024B，第N分区单元2020N具有对应的第N存储器单元2024N。在至少一个实施例中，分区单元2020A-2020N的数量可以不等于存储设备的数量。
在至少一个实施例中，存储器单元2024A-2024N可以包括各种类型的存储器设备，包括动态随机存取存储器(DRAM)或图形随机存取存储器，例如同步图形随机存取存储器(SGRAM)，包括图形双倍数据速率(GDDR)存储器。在至少一个实施例中，存储器单元2024A-2024N还可包括3D堆叠存储器，包括但不限于高带宽存储器(HBM)。在至少一个实施例中，可以跨存储器单元2024A-2024N来存储诸如帧缓冲区或纹理映射的渲染目标，从而允许分区单元2020A-2020N并行地写入每个渲染目标的部分，以有效地使用并行处理器存储器2022的可用带宽。在至少一个实施例中，可以排除并行处理器存储器2022的本地实例，以有利于利用系统存储器与本地高速缓存存储器结合的统一存储器设计。
在至少一个实施例中，处理集群阵列2012的集群2014A-2014N中的任何一个都可以处理将被写入并行处理器存储器2022内的任何存储器单元2024A-2024N中的数据。在至少一个实施例中，存储器交叉开关2016可以配置为将每个集群2014A-2014N的输出传输到任何分区单元2020A-2020N或另一个集群2014A-2014N，集群2014A-2014N可以对输出执行其他处理操作。在至少一个实施例中，每个集群2014A-2014N可以通过存储器交叉开关2016与存储器接口2018通信，以从各种外部存储设备读取或写入各种外部存储设备。在至少一个实施例中，存储器交叉开关2016具有到存储器接口2018的连接以与I/O单元2004通信，以及到并行处理器存储器2022的本地实例的连接，从而使不同处理集群2014A-2014N内的处理单元与系统存储器或不是并行处理单元2002本地的其他存储器进行通信。在至少一个实施例中，存储器交叉开关2016可以使用虚拟通道来分离集群2014A-2014N和分区单元2020A-2020N之间的业务流。
在至少一个实施例中，可以在单个插入卡上提供并行处理单元2002的多个实例，或者可以将多个插入卡互连。在至少一个实施例中，并行处理单元2002的不同实例可以配置成相互操作，即使不同实例具有不同数量的处理核心，不同数量的本地并行处理器存储器和/或其他配置差异。例如，在至少一个实施例中，并行处理单元2002的一些实例可以包括相对于其他实例而言更高精度的浮点单元。在至少一个实施例中，结合并行处理单元2002或并行处理器2000的一个或更多个实例的系统可以以各种配置和形式因素来实现，包括但不限于台式机、膝上型计算机或手持式个人计算机、服务器、工作站、游戏机和/或嵌入式系统。
图20B是根据至少一个实施例的分区单元2020的框图。在至少一个实施例中，分区单元2020是图20A的分区单元2020A-2020N之一的实例。在至少一个实施例中，分区单元2020包括L2高速缓存2021、帧缓冲区接口2025和光栅操作单元(“ROP”)2026。L2高速缓存2021是读/写高速缓存，其配置成执行从存储器交叉开关2016和ROP 2026接收的加载和存储操作。在至少一个实施例中，L2高速缓存2021将读取未命中和紧急回写请求输出到帧缓冲区接口2025以进行处理。在至少一个实施例中，还可以经由帧缓冲区接口2025将更新发送到帧缓冲区以进行处理。在至少一个实施例中，帧缓冲区接口2025与并行处理器存储器中的存储器单元(诸如图20的存储器单元2024A-2024N(例如，在并行处理器存储器2022内))之一相互作用。
在至少一个实施例中，ROP 2026是一种处理单元，其执行光栅操作，诸如模版、z测试、混合等。在至少一个实施例中，ROP 2026然后输出存储在图形存储器中的处理后的图形数据。在至少一个实施例中，ROP 2026包括压缩逻辑以压缩被写入存储器的深度或颜色数据并解压缩从存储器读取的深度或颜色数据。在至少一个实施例中，压缩逻辑可以是利用多种压缩算法中的一种或更多种的无损压缩逻辑。ROP 2026执行的压缩逻辑可以基于要压缩的数据的统计特性而变化。例如，在至少一个实施例中，基于每图块基础上的深度和颜色数据执行增量颜色压缩。
在至少一个实施例中，ROP 2026包括在每个处理集群内(例如，图20的集群2014A-2014N)，而不是在分区单元2020内。在至少一个实施例中，通过存储器交叉开关2016而不是像素片段数据传输对像素数据的读取和写入请求。在至少一个实施例中，经处理的图形数据可以在显示设备上(诸如图19的一个或更多个显示设备1910之一)显示，由处理器1902路由以供进一步处理，或者由图20A的并行处理器2000内的处理实体之一路由以供进一步处理。
图20C是根据至少一个实施例的并行处理单元内的处理集群2014的框图。在至少一个实施例中，处理集群是图20的处理集群2014A-2014N之一的实例。在至少一个实施例中，一个或更多个处理集群2014中的一个或更多个可以配置成并行执行许多线程，其中“线程”是指在特定的一组输入数据上执行的特定程序的实例。在至少一个实施例中，单指令多数据(SIMD)指令发布技术用于支持大量线程的并行执行而无需提供多个独立的指令单元。在至少一个实施例中，使用单指令多线程(SIMT)技术来支持并行执行大量一般同步的线程，这使用了公共指令单元，该公共指令单元配置成向每个处理集群内的一组处理引擎发出指令。
在至少一个实施例中，可以通过将处理任务分配给SIMT并行处理器的管线管理器2032来控制处理集群2014的操作。在至少一个实施例中，管线管理器2032从图20的调度器2010接收指令，通过图形多处理器2034和/或纹理单元2036管理这些指令的执行。在至少一个实施例中，图形多处理器2034是SIMT并行处理器的示例性实例。然而，在至少一个实施例中，处理集群2014内可以包括不同架构的各种类型的SIMT并行处理器。在至少一个实施例中，在处理集群2014内可以包括图形多处理器2034的一个或更多个实例。在至少一个实施例中，图形多处理器2034可以处理数据，并且数据交叉开关2040可以用于将处理后的数据分发到多个可能的目的(包括其他着色器单元)地之一。在至少一个实施例中，管线管理器2032可以通过指定要针对数据交叉开关2040分配的处理数据的目的地来促进处理数据的分配。
在至少一个实施例中，处理集群2014内的每个图形多处理器2034可以包括相同的一组功能执行逻辑(例如，算术逻辑单元、负载存储单元等)。在至少一个实施例中，可以以管线方式配置功能执行逻辑，其中可以在先前的指令完成之前发出新的指令。在至少一个实施例中，功能执行逻辑支持多种操作，包括整数和浮点算术、比较操作、布尔运算、移位和各种代数函数的计算。在至少一个实施例中，可以利用相同的功能单元硬件来执行不同的操作，并且可以存在功能单元的任何组合。
在至少一个实施例中，传送到处理集群2014的指令构成线程。在至少一个实施例中，跨一组并行处理引擎执行的一组线程是线程组。在至少一个实施例中，线程组在不同的输入数据上执行程序。在至少一个实施例中，线程组内的每个线程可被分配给图形多处理器2034内的不同处理引擎。在至少一个实施例中，线程组可包括比图形多处理器2034内的多个处理引擎更少的线程。在至少一个实施例中，当线程组包括的线程数少于处理引擎的数量时，一个或更多个处理引擎在正在处理该线程组的循环期间可能是空闲的。在至少一个实施例中，线程组还可以包括比图形多处理器2034内的多个处理引擎更多的线程。在至少一个实施例中，当线程组包括比图形多处理器2034内的处理引擎更多的线程时，可以在连续的时钟周期内执行处理。在至少一个实施例中，可以在图形多处理器2034上同时执行多个线程组。
在至少一个实施例中，图形多处理器2034包括内部高速缓存存储器，以执行加载和存储操作。在至少一个实施例中，图形多处理器2034可以放弃内部高速缓存并使用处理集群2014内的高速缓存存储器(例如，L1高速缓存2048)。在至少一个实施例中，每个图形多处理器2034还可以访问分区单元(例如，图20的分区单元2020A-2020N)内的L2高速缓存，这些分区单元在所有处理集群2014之间共享并且可以用于在线程之间传输数据。在至少一个实施例中，图形多处理器2034还可以访问片外全局存储器，其可以包括本地并行处理器存储器和/或系统存储器中的一个或更多个。在至少一个实施例中，并行处理单元2002外部的任何存储器都可以用作全局存储器。在至少一个实施例中，处理集群2014包括图形多处理器2034的多个实例，它们可以共享可以存储在L1高速缓存2048中的公共指令和数据。
在至少一个实施例中，每个处理集群2014可以包括配置成将虚拟地址映射为物理地址的存储器管理单元(“MMU”)2045。在至少一个实施例中，MMU 2045的一个或更多个实例可以驻留在图20的存储器接口2018内。在至少一个实施例中，MMU 2045包括一组页表条目(PTE)，其用于将虚拟地址映射到图块的物理地址以及可选地映射到高速缓存存储器行。在至少一个实施例中，MMU 2045可以包括地址转换后备缓冲区(TLB)或可以驻留在图形多处理器2034或L1高速缓存或处理集群2014内的高速缓存。在至少一个实施例中，处理物理地址以分配表面数据访问局部性，以便在分区单元之间进行有效的请求交织。在至少一个实施例中，高速缓存行索引可以用于确定对高速缓存行的请求是命中还是未命中。
在至少一个实施例中，可以配置处理集群2014，使得每个图形多处理器2034耦合到纹理单元2036，以执行纹理映射操作，例如，确定纹理样本位置、读取纹理数据以及过滤纹理数据。在至少一个实施例中，根据需要从内部纹理L1高速缓存(未示出)或从图形多处理器2034内的L1高速缓存中读取纹理数据，并从L2高速缓存、本地并行处理器存储器或系统存储器中获取纹理数据。在至少一个实施例中，每个图形多处理器2034将处理后的任务输出到数据交叉开关2040，以将处理后的任务提供给另一处理集群2014以进行进一步处理或将处理后的任务存储在L2高速缓存、本地并行处理器存储器、或经由存储器交叉开关2016的系统存储器中。在至少一个实施例中，preROP 2042(光栅前操作单元)配置成从图形多处理器2034接收数据，将数据引导至ROP单元，该ROP单元可以与本文所述的分区单元(例如，图20的分区单元2020A-2020N)一起定位。在至少一个实施例中，PreROP 2042单元可以执行用于颜色混合的优化、组织像素颜色数据以及执行地址转换。
推理和/或训练逻辑815用于执行与一个或更多个实施例相关联的推理和/或训练操作。下面结合图8A和/或图8B提供关于推理和/或训练逻辑815的细节。在至少一个实施例中，推理和/或训练逻辑815可以在图形处理集群2014中使用，用于至少部分地基于使用本文描述的神经网络训练操作、神经网络功能和/或架构或神经网络用例计算的权重参数来进行推理或预测操作。
在至少一个实施例中，图形处理集群2014包括或以其他方式可以访问工具、服务、硬件、软件或其他资源，以训练一个或更多个机器学习模型，或者根据本文所述的一个或更多个实施例使用一个或更多个机器学习模型来预测或推理信息。在至少一个实施例中，图形处理集群2014是或包括一种系统，其用于执行使用选择性权重更新来训练一个或更多个神经网络和/或使用一个或更多个神经网络使用选择性权重更新来推理信息的过程，该过程包括但不限于以上结合图6和图7所描述的过程。
图20D示出了根据至少一个实施例的图形多处理器2034。在至少一个实施例中，图形多处理器2034与处理集群2014的管线管理器2032耦合。在至少一个实施例中，图形多处理器2034具有执行管线，该执行管线包括但不限于指令高速缓存2052、指令单元2054、地址映射单元2056、寄存器文件2058、一个或更多个通用图形处理单元(GPGPU)核心2062和一个或更多个加载/存储单元2066。GPGPU核心2062和加载/存储单元2066与高速缓存存储器2072和共享存储器2070通过存储器和高速缓存互连2068耦合。
在至少一个实施例中，指令高速缓存2052从管线管理器2032接收要执行的指令流。在至少一个实施例中，将指令高速缓存在指令高速缓存2052中并将其分派以供指令单元2054执行。在一个实施例中，指令单元2054可以分派指令作为线程组(例如，线程束)，将每个线程组分配给GPGPU核心2062内的不同执行单元。在至少一个实施例中，指令可以通过在统一地址空间内指定地址来访问任何本地、共享或全局地址空间。在至少一个实施例中，地址映射单元2056可以用于将统一地址空间中的地址转换成可以由加载/存储单元2066访问的不同的存储器地址。
在至少一个实施例中，寄存器文件2058为图形多处理器2034的功能单元提供了一组寄存器。在至少一个实施例中，寄存器文件2058为连接到图形多处理器2034的功能单元(例如，GPGPU核心2062、加载/存储单元2066)的数据路径的操作数提供了临时存储。在至少一个实施例中，在每个功能单元之间划分寄存器文件2058，使得为每个功能单元分配寄存器文件2058的专用部分。在至少一个实施例中，寄存器文件2058在图形多处理器2034正在执行的不同线程束之间划分。
在至少一个实施例中，GPGPU核心2062可以各自包括用于执行图形多处理器2034的指令的浮点单元(FPU)和/或整数算术逻辑单元(ALU)。GPGPU核心2062在架构上可以相似或架构可能有所不同。在至少一个实施例中，GPGPU核心2062的第一部分包括单精度FPU和整数ALU，而GPGPU核心的第二部分包括双精度FPU。在至少一个实施例中，FPU可以实现用于浮点算法的IEEE 754-2008标准或启用可变精度浮点算法。在至少一个实施例中，图形多处理器2034可以另外包括一个或更多个固定功能或特殊功能单元，以执行特定功能，诸如复制矩形或像素混合操作。在至少一个实施例中，GPGPU核心中的一个或更多个也可以包括固定或特殊功能逻辑。
在至少一个实施例中，GPGPU核心2062包括能够对多组数据执行单个指令的SIMD逻辑。在至少一个实施例中，GPGPU核心2062可以物理地执行SIMD4、SIMD8和SIMD16指令，并且在逻辑上执行SIMD1、SIMD2和SIMD32指令。在至少一个实施例中，用于GPGPU核心的SIMD指令可以在编译时由着色器编译器生成，或者在执行针对单程序多数据(SPMD)或SIMT架构编写和编译的程序时自动生成。在至少一个实施例中，可以通过单个SIMD指令来执行为SIMT执行模型配置的程序的多个线程。例如，在至少一个实施例中，可以通过单个SIMD8逻辑单元并行执行执行相同或相似操作的八个SIMT线程。
在至少一个实施例中，存储器和高速缓存互连2068是将图形多处理器2034的每个功能单元连接到寄存器文件2058和共享存储器2070的互连网络。在至少一个实施例中，存储器和高速缓存互连2068是交叉开关互连，其允许加载/存储单元2066在共享存储器2070和寄存器文件2058之间实现加载和存储操作。在至少一个实施例中，寄存器文件2058可以以与GPGPU核心2062相同的频率操作，从而在GPGPU核心2062和寄存器文件2058之间进行数据传输的延迟非常低。在至少一个实施例中，共享存储器2070可以用于启用在图形多处理器2034内的功能单元上执行的线程之间的通信。在至少一个实施例中，高速缓存存储器2072可以用作例如数据高速缓存，以高速缓存在功能单元和纹理单元2036之间通信的纹理数据。在至少一个实施例中，共享存储器2070也可以用作程序管理的高速缓存。在至少一个实施例中，除了存储在高速缓存存储器2072中的自动高速缓存的数据之外，在GPGPU核心2062上执行的线程还可以以编程方式将数据存储在共享存储器中。
在至少一个实施例中，如本文所述的并行处理器或GPGPU通信地耦合到主机/处理器核心，以加速图形操作、机器学习操作、图案分析操作以及各种通用GPU(GPGPU)功能。在至少一个实施例中，GPU可以通过总线或其他互连(例如，诸如PCIe或NVLink的高速互连)通信地耦合到主机处理器/核心。在至少一个实施例中，GPU可以与核心集成在相同的封装或芯片上，并通过内部处理器总线/互连(例如，封装或芯片内部的)通信地耦合到核心。在至少一个实施例中，不管GPU连接的方式如何，处理器核心可以以工作描述符中包含的命令/指令序列的形式向GPU分配工作。在至少一个实施例中，GPU然后使用专用电路/逻辑来有效地处理这些命令/指令。
推理和/或训练逻辑815用于执行与一个或更多个实施例相关联的推理和/或训练操作。下面结合图8A和/或图8B提供关于推理和/或训练逻辑815的细节。在至少一个实施例中，推理和/或训练逻辑815可以在图形多处理器2034中用于至少部分地基于使用本文描述的神经网络训练操作、神经网络功能和/或架构或神经网络用例计算的权重参数来进行推理或预测操作。
在至少一个实施例中，图形多处理器2034包括或以其他方式可以访问工具、服务、硬件、软件或其他资源，以训练一个或更多个机器学习模型，或者根据本文所述的一个或更多个实施例使用一个或更多个机器学习模型来预测或推理信息。在至少一个实施例中，图形处理集群2034是或包括一种系统，其用于执行使用选择性权重更新来训练一个或更多个神经网络和/或使用一个或更多个神经网络使用选择性权重更新来推理信息的过程，该过程包括但不限于以上结合图6和图7所描述的过程。
图21是示出根据至少一个实施例的用于处理器2100的微架构的框图，该处理器2100可以包括执行指令的逻辑电路。在至少一个实施例中，处理器2100可以执行指令，包括x86指令、ARM指令、用于专用集成电路(ASIC)的专用指令等。在至少一个实施例中，处理器2100可以包括用于存储封装数据的寄存器，例如作为加利福尼亚州圣克拉拉市英特尔公司采用MMX技术启用的微处理器中的64位宽MMXTM寄存器。在至少一个实施例中，整数和浮点数形式可用的MMX寄存器可以与封装的数据元素一起运行，所述封装的数据元素伴随单指令多数据(“SIMD”)和流式SIMD扩展(“SSE”)指令。在至少一个实施例中，与SSE2、SSE3、SSE4、AVX或更高版本(一般称为“SSEx”)技术有关的128位宽XMM寄存器可以保存此类封装数据操作数。在至少一个实施例中，处理器2100可以执行指令以加速机器学习或深度学习算法、训练或推理。
在至少一个实施例中，处理器2100包括有序前端(“前端”)2101，以提取要执行的指令并准备稍后在处理器管线中使用的指令。在至少一个实施例中，前端2101可以包括几个单元。在至少一个实施例中，指令预取器2126从存储器中获取指令并将指令提供给指令解码器2128，指令解码器2128又对指令进行解码或解释。例如，在至少一个实施例中，指令解码器2128将接收到的指令解码为机器可执行的所谓的“微指令”或“微操作”(也称为“微操作”或“微指令”)的一个或更多个操作。在至少一个实施例中，指令解码器2128将指令解析为操作码以及相应的数据和控制字段，其可以由微架构用来使用以根据至少一个实施例来执行操作。在至少一个实施例中，追踪高速缓存2130可以将解码的微指令组装成微指令队列2134中的程序排序的序列或追踪以供执行。在至少一个实施例中，当追踪高速缓存2130遇到复杂指令时，微码ROM 2132提供完成操作所需的微指令。
在至少一个实施例中，可以将一些指令转换成单个微操作，而另一些指令则需要几个微操作来完成全部操作。在至少一个实施例中，如果需要多于四个的微指令来完成一条指令，则指令解码器2128可以访问微码ROM 2132以执行指令。在至少一个实施例中，可以将指令解码为少量的微指令以在指令解码器2128处进行处理。在至少一个实施例中，如果需要多个微指令完成操作，则可以将指令存储在微码ROM 2132中。在至少一个实施例中，追踪高速缓存器2130参考入口点可编程逻辑阵列(“PLA”)以确定正确的微指令指针，用于根据至少一个实施例从微码ROM 2132读取微码序列以完成一个或更多个指令。在至少一个实施例中，在微码ROM 2132完成对指令的微操作排序之后，机器的前端2101可以恢复从追踪高速缓存2130获取微操作。
在至少一个实施例中，乱序执行引擎(“乱序引擎”)2103可以准备用于执行的指令。在至少一个实施例中，乱序执行逻辑具有多个缓冲区，以使指令流平滑并重新排序，以在指令沿管线下降并被调度执行时优化性能。在至少一个实施例中，乱序执行引擎2103包括但不限于分配器/寄存器重命名器2140、存储器微指令队列2142、整数/浮点微指令队列2144、存储器调度器2146、快速调度器2102、慢速/通用浮点调度器(“慢速/通用FP调度器”)2104和简单浮点调度器(“简单FP调度器”)2106。在至少一个实施例中，快速调度器2102、慢速/通用浮点调度器2104和简单浮点调度器2106也统称为“微指令调度器2102、2104、2106”。在至少一个实施例中，分配器/寄存器重命名器2140分配每个微指令按顺序执行所需要的机器缓冲区和资源。在至少一个实施例中，分配器/寄存器重命名器2140将逻辑寄存器重命名为寄存器文件中的条目。在至少一个实施例中，分配器/寄存器重命名器2140还为两个微指令队列之一中的每个微指令分配条目，存储器微指令队列2142用于存储器操作和整数/浮点微指令队列2144用于非存储器操作，在存储器调度器2146和微指令调度器2102、2104、2106的前面。在至少一个实施例中，微指令调度器2102、2104、2106基于它们的从属输入寄存器操作数源的就绪性和需要完成的执行资源微指令的可用性来确定何时准备好执行微指令。在至少一个实施例中，至少一个实施例的快速调度器2102可以在主时钟周期的每个一半上调度，而慢速/通用浮点调度器2104和简单浮点调度器2106可以在每个主处理器时钟周期调度一次。在至少一个实施例中，微指令调度器2102、2104、2106对调度端口进行仲裁，以调度用于执行的微指令。
在至少一个实施例中，执行块b11包括但不限于整数寄存器文件/支路网络2108、浮点寄存器文件/支路网络(“FP寄存器文件/支路网络”)2110、地址生成单元(“AGU”)2112和2114、快速算术逻辑单元(“快速ALU”)2116和2118、慢速算术逻辑单元(“慢速ALU”)2120、浮点ALU(“FP”)2122和浮点移动单元(“FP移动”)2124。在至少一个实施例中，整数寄存器文件/支路网络2108和浮点寄存器文件/旁路网络2110在本文中也称为“寄存器文件2108、2110”。在至少一个实施例中，AGU 2112和2114、快速ALU 2116和2118、慢速ALU 2120、浮点ALU 2122和浮点移动单元2124在本文中也称为“执行单元2112、2114、2116、2118、2120、2122和2124”。在至少一个实施例中，执行块b11可以包括但不限于任意数量(包括零)和类型的寄存器文件、支路网络、地址生成单元和执行单元(以任何组合)。
在至少一个实施例中，寄存器文件2108、2110可以布置在微指令调度器2102、2104、2106与执行单元2112、2114、2116、2118、2120、2122和2124之间。在至少一个实施例中，整数寄存器文件/支路网络2108执行整数运算。在至少一个实施例中，浮点寄存器文件/支路网络2110执行浮点操作。在至少一个实施例中，寄存器文件2108、2110中的每一个可以包括但不限于支路网络，该支路网络可以绕过或转发尚未写入寄存器文件中的刚刚完成的结果到新的从属对象。在至少一个实施例中，寄存器文件2108、2110可以彼此通信数据。在至少一个实施例中，整数寄存器文件/支路网络2108可以包括但不限于两个单独的寄存器文件、一个寄存器文件用于低阶32位数据，第二寄存器文件用于高阶32位数据。在至少一个实施例中，浮点寄存器文件/支路网络2110可以包括但不限于128位宽的条目，因为浮点指令通常具有宽度为64至128位的操作数。
在至少一个实施例中，执行单元2112、2114、2116、2118、2120、2122、2124可以执行指令。在至少一个实施例中，寄存器文件2108、2110存储微指令需要执行的整数和浮点数据操作数值。在至少一个实施例中，处理器2100可以包括但不限于任何数量的执行单元2112、2114、2116、2118、2120、2122、2124及其组合。在至少一个实施例中，浮点ALU 2122和浮点移动单元2124，可以执行浮点、MMX、SIMD、AVX和SSE或其他操作，包括专门的机器学习指令。在至少一个实施例中，浮点ALU 2122可以包括但不限于64位乘64位浮点除法器，以执行除法、平方根和余数微操作。在至少一个实施例中，可以用浮点硬件来处理涉及浮点值的指令。在至少一个实施例中，可以将ALU操作传递给快速ALU 2116、2118。在至少一个实施例中，快速ALUS 2116、2118可以以半个时钟周期的有效延迟执行快速操作。在至少一个实施例中，大多数复杂的整数运算进入慢速ALU 2120，因为慢速ALU 2120可以包括但不限于用于长延迟类型操作的整数执行硬件，例如乘法器、移位、标志逻辑和分支处理。在至少一个实施例中，存储器加载/存储操作可以由AGUS 2112、2114执行。在至少一个实施例中，快速ALU 2116、快速ALU 2118和慢速ALU 2120可以对64位数据操作数执行整数运算。在至少一个实施例中，可以实现快速ALU 2116、快速ALU 2118和慢速ALU 2120以支持包括十六、三十二、128、256等的各种数据位大小。在至少一个实施例中，浮点ALU 2122和浮点移动单元2124可以实现为支持具有各种宽度的位的一定范围的操作数。在至少一个实施例中，浮点ALU 2122和浮点移动单元2124可以结合SIMD和多媒体指令对128位宽封装数据操作数进行操作。
在至少一个实施例中，微指令调度器2102、2104、2106在父加载完成执行之前调度从属操作。在至少一个实施例中，由于可以在处理器2100中推测性地调度和执行微指令，处理器2100还可以包括用于处理存储器未命中的逻辑。在至少一个实施例中，如果数据高速缓存中的数据加载未命中，则可能存在在管线中正在运行的从属操作，其使调度器暂时没有正确的数据。在至少一个实施例中，一种重放机制追踪踪并重新执行使用不正确数据的指令。在至少一个实施例中，可能需要重放从属操作并且可以允许完成独立操作。在至少一个实施例中，处理器的至少一个实施例的调度器和重放机制也可以设计为捕获用于文本串比较操作的指令序列。
在至少一个实施例中，术语“寄存器”可以指代可以用作识别操作数的指令的一部分的机载处理器存储位置。在至少一个实施例中，寄存器可以是那些可以从处理器外部使用的寄存器(从程序员的角度来看)。在至少一个实施例中，寄存器可能不限于特定类型的电路。相反，在至少一个实施例中，寄存器可以存储数据、提供数据并执行本文描述的功能。在至少一个实施例中，本文描述的寄存器可以通过处理器内的电路使用多种不同技术来实现，例如专用物理寄存器、使用寄存器重命名动态分配的物理寄存器、专用和动态分配的物理寄存器的组合等。在至少一个实施例中，整数寄存器存储32位整数数据。至少一个实施例的寄存器文件还包含八个用于封装数据的多媒体SIMD寄存器。
推理和/或训练逻辑815用于执行与一个或更多个实施例相关联的推理和/或训练操作。下面结合图8A和/或图8B提供关于推理和/或训练逻辑815的细节。在至少一个实施例中，可以将推理和/或训练逻辑815的部分或全部并入执行块2111以及示出或未示出的其他存储器或寄存器。例如，在至少一个实施例中，本文描述的训练和/或推理技术可以使用执行块2111中示出的一个或更多个ALU。此外，权重参数可以存储在片上或片外存储器和/或寄存器(示出或未示出)中，该寄存器和/或寄存器配置执行块2111的ALU以执行一种或更多种本文所述的机器学习算法、神经网络架构、用例或训练技术。
在至少一个实施例中，执行块2111包括或以其他方式可以访问工具、服务、硬件、软件或其他资源，以训练一个或更多个机器学习模型，或者根据本文所述的一个或更多个实施例使用一个或更多个机器学习模型来预测或推理信息。在至少一个实施例中，执行块2111是或包括一种系统，其用于执行使用选择性权重更新来训练一个或更多个神经网络和/或使用一个或更多个神经网络使用选择性权重更新来推理信息的过程，该过程包括但不限于以上结合图6和图7所描述的过程。
图22示出了根据至少一个实施例的深度学习应用处理器2200。在至少一个实施例中，深度学习应用处理器2200使用指令，如果由深度学习应用处理器2200执行，则指令使深度学习应用处理器2200执行贯穿本公开描述的一些或全部过程和技术。在至少一个实施例中，深度学习应用处理器2200是专用集成电路(ASIC)。在至少一个实施例中，应用处理器2200执行矩阵乘法运算或者“硬连线”到硬件中，作为执行一个或更多个指令或两者的结果。在至少一个实施例中，深度学习应用处理器2200包括但不限于处理集群2210(1)-2210(12)、芯片间链路(“ICL”)2220(1)-2220(12)、芯片间控制器(“ICC”)2230(1)-2230(2)、第二代高带宽存储器(“HBM2”)2240(1)-2240(4)、存储器控制器(“Mem Ctrlrs”)2242(1)-2242(4)、高带宽存储器物理层(“HBM PHY”)2244(1)-2244(4)、管理控制器中央处理单元(“管理控制器CPU”)2250、串行外围设备接口、内部集成电路和通用输入/输出块(“SPI、I2C、GPIO”)2260，外围组件互连快速控制器和直接存储器访问块(“PCIe控制器和DMA”)2270、以及十六通道外围组件互连快速端口(“PCI Express x 16”)2280。
在至少一个实施例中，处理集群2210可以执行深度学习操作，包括基于一种或更多种训练技术计算的权重参数的推理或预测操作，包括本文所述的那些技术。在至少一个实施例中，每个处理集群2210可以包括但不限于任何数量和类型的处理器。在至少一个实施例中，深度学习应用处理器2200可以包括任何数量和类型的处理集群2200。在至少一个实施例中，芯片间链路2220是双向的。在至少一个实施例中，芯片间链路2220和芯片间控制器2230使多个深度学习应用处理器2200能够交换信息，包括从执行一个或更多个神经网络中体现的一种或更多种机器学习算法而产生的激活信息。在至少一个实施例中，深度学习应用处理器2200可以包括任意数量(包括零)和类型的ICL 2220和ICC 2230。
在至少一个实施例中，HBM2 2240提供总共32GB的存储器。HBM2 2240(i)与存储器控制器2242(i)和HBM PHY 2244(i)都相关联。在至少一个实施例中，任何数量的HBM2 2240可以提供任何类型和总量的高带宽存储器，并且可以与任何数量(包括零)和类型的存储器控制器2242和HBM PHY 2244相关联。在至少一个实施例中，可以用任何数量和类型的块替换SPI、I2C、GPIO 2260、PCIe控制器和DMA 2270和/或PCIe2280，以任何技术上可行的方式实现任何数量和类型的通信标准。
推理和/或训练逻辑815用于执行与一个或更多个实施例相关联的推理和/或训练操作。下面结合图8A和/或图8B提供关于推理和/或训练逻辑815的细节。在至少一个实施例中，深度学习应用处理器用于训练机器学习模型(例如神经网络)，以预测或推理提供给深度学习应用处理器2200的信息。在至少一个实施例中，深度学习应用处理器2200用于基于已经由另一处理器或系统或由深度学习应用处理器2200训练的经训练的机器学习模型(例如，神经网络)来推理或预测信息。在至少一个实施例中，处理器2200可以用于执行本文所述的一个或更多个神经网络用例。
在至少一个实施例中，处理器2200包括或以其他方式可以访问工具、服务、硬件、软件或其他资源，以训练一个或更多个机器学习模型，或者根据本文所述的一个或更多个实施例使用一个或更多个机器学习模型来预测或推理信息。在至少一个实施例中，处理器2200是或包括一种系统，其用于执行使用选择性权重更新来训练一个或更多个神经网络和/或使用一个或更多个神经网络使用选择性权重更新来推理信息的过程，该过程包括但不限于以上结合图6和图7所描述的过程。
图23是根据至少一个实施例的神经形态处理器2300的框图。在至少一个实施例中，神经形态处理器2300可以从神经形态处理器2300外部的源接收一个或更多个输入。在至少一个实施例中，这些输入可以被传输到神经形态处理器2300内的一个或更多个神经元2302。在至少一个实施例中，可以使用包括一个或更多个算术逻辑单元(ALU)的电路或逻辑来实现神经元2302及其组件。在至少一个实施例中，神经形态处理器2300可以包括但不限于成千上万个神经元2302的实例，但是可以使用任何合适数量的神经元2302。在至少一个实施例中，神经元2302的每个实例可以包括神经元输入2304和神经元输出2306。在至少一个实施例中，神经元2302可以生成可以传输到神经元2302的其他实例的输入的输出。在至少一个实施例中，神经元输入2304和神经元输出2306可以经由突触2308互连。
在至少一个实施例中，神经元2302和突触2308可以互连，使得神经形态处理器2300操作以处理或分析由神经形态处理器2300接收的信息。在至少一个实施例中，当通过神经元输入2304接收到的输入超过阈值时，神经元2302可以发送输出脉冲(或“触发”或“峰值”)。在至少一个实施例中，神经元2302可以对在神经元输入2304处接收到的信号进行求和或积分。例如，在至少一个实施例中，神经元2302可以实现为有泄漏的积分-触发神经元，其中如果求和(称为“膜电位”)超过阈值，则神经元2302可以使用诸如sigmoid或阈值函数的传递函数来产生输出(或“触发”)。在至少一个实施例中，泄漏的积分-触发神经元可以将在神经元输入2304处接收到的信号求和成膜电位，并且可以应用衰减因子(或泄漏)以减小膜电位。在至少一个实施例中，如果在神经元输入2304处接收到足够快以超过阈值的多个输入信号(即，在膜电势衰减得太低而不能触发之前)，则泄漏的积分-触发神经元可能会触发。在至少一个实施例中，神经元2302可以使用接收输入、将输入积分到膜电位、并衰减膜电位的电路或逻辑来实现。在至少一个实施例中，可以对输入求平均，或者可以使用任何其他合适的传递函数。此外，在至少一个实施例中，神经元2302可以包括但不限于当将传递函数应用于神经元输入2304的结果超过阈值时在神经元输出2306处产生输出尖峰的比较器电路或逻辑。在至少一个实施例中，一旦神经元2302触发，它可以通过例如将膜电位复位为0或另一合适的默认值来忽略先前接收的输入信息。在至少一个实施例中，一旦膜电位被重置为0，则神经元2302可以在合适的时间段(或修复期)之后恢复正常操作。
在至少一个实施例中，神经元2302可以通过突触2308互连。在至少一个实施例中，突触2308可以操作以将从第一神经元2302的输出的信号传输到第二神经元2302的输入。在至少一个实施例中，神经元2302可以在一个以上的突触2308实例上传输信息。在至少一个实施例中，神经元输出2306的一个或更多个实例可以通过突触2308的实例连接到同一神经元2302中神经元输入2304的实例。在至少一个实施例中，相对于突触2308的那个实例，神经元2302的实例产生要在突触2308的实例上传输的输出可以被称为“突触前神经元”。在至少一个实施例中，相对于突触2308的实例，神经元2302的实例接收通过突触2308的实例传输的输入可以被称为“突触后神经元”。在至少一个实施例中，关于突触2308的各种实例，因为神经元2302的实例可以接收来自一个或更多个突触2308实例的输入，并且还可以通过一个或更多个突触2308实例传输输出，因此神经元2302的单个实例可以既是“突触前神经元”又是“突触后神经元”。
在至少一个实施例中，神经元2302可以被组织成一层或更多层。神经元2302的每个实例可以具有一个神经元输出2306，该神经元输出2306可以通过一个或更多个突触2308扇出到一个或更多个神经元输入2304。在至少一个实施例中，第一层2310中的神经元2302的神经元输出2306可以连接到第二层2312中的神经元2302的神经元输入2304。在至少一个实施例中，层2310可以被称为“前馈层”。在至少一个实施例中，在第一层2310的实例中神经元2302的每个实例可以扇出到第二层2312中的神经元2302的每个实例。在至少一个实施例中，第一层2310可以被称为“完全连接的前馈层”。在至少一个实施例中，在第二层2312的每个实例中的神经元2302的每个实例扇出到少于在第三层2314中的神经元2302的所有实例。在至少一个实施例中，第二层2312可以被称为“稀疏连接的前馈层”。在至少一个实施例中，第二层2312中的神经元2302可以扇出到多个其他层中的神经元2302，包括(相同)第二层2312中的神经元2302。在至少一个实施例中，第二层2312可以被称为“循环层”。在至少一个实施例中，神经形态处理器2300可以包括但不限于循环层和前馈层的任何合适的组合，包括但不限于稀疏连接的前馈层和完全连接的前馈层。
在至少一个实施例中，神经形态处理器2300可以包括但不限于可重新配置的互连架构或专用硬连线互连，以将突触2308连接到神经元2302。在至少一个实施例中，神经形态处理器2300可以包括但不限于电路或逻辑，其根据神经网络拓扑结构和神经元扇入/扇出，允许根据需要将突触分配给不同神经元2302。例如，在至少一个实施例中，可以使用互连结构(诸如片上网络)或通过专用连接将突触2308连接到神经元2302。在至少一个实施例中，可以使用电路或逻辑来实现突触互连及其组件
在至少一个实施例中，神经形态处理器2300包括或以其他方式可以访问工具、服务、硬件、软件或其他资源，以训练一个或更多个机器学习模型，或者根据本文所述的一个或更多个实施例使用一个或更多个机器学习模型来预测或推理信息。在至少一个实施例中，神经形态处理器2300是或包括一种系统，其用于执行使用选择性权重更新来训练一个或更多个神经网络和/或使用一个或更多个神经网络使用选择性权重更新来推理信息的过程，该过程包括但不限于以上结合图6和图7所描述的过程。
图24是图形处理器2400的框图，该图形处理器可以是分立的图形处理单元，或者可以是集成有多个处理核心的图形处理器。在至少一个实施例中，图形处理器2400经由存储器映射的I/O接口采用置于存储器中的命令与图形处理器2400上的寄存器通信。在至少一个实施例中，图形处理器2400包括用于访问存储器的存储器接口2414。在至少一个实施例中，存储器接口2414是到本地存储器、一个或更多个内部高速缓存、一个或更多个共享的外部高速缓存和/或到系统存储器的接口。
在至少一个实施例中，图形处理器2400还包括用于将显示输出数据驱动到显示设备2420的显示控制器2402。在至少一个实施例中，显示控制器2402包括用于显示设备2420的一个或更多个覆盖平面的硬件和多层视频或用户界面元素的构成。在至少一个实施例中，显示设备2420可以是内部或外部显示设备。在至少一个实施例中，显示设备2420是头戴式显示设备，例如虚拟现实(VR)显示设备或增强现实(AR)显示设备。在至少一个实施例中，图形处理器2400包括视频编解码器引擎2406，以将媒体编码、解码或转码到一种或更多种媒体编码格式，从一种或更多种媒体编码格式编码、解码或转码，或在一种或多种媒体编码格式之间进行编码、解码或转码，一种或更多种媒体编码格式包括但不限于例如MPEG-2的运动图像专家组(MPEG)格式，例如H.264/MPEG-4AVC的高级视频编码(AVC)格式，以及美国电影电视工程师协会(SMPTE)421M/VC-1，和联合图像专家组(JPEG)格式(例如JPEG)和运动JPEG(MJPEG)格式。
在至少一个实施例中，图形处理器2400包括块图像传送(BLIT)引擎2404，以执行二维(2D)光栅化器操作，包括例如位边界块传送。但是，在至少一个实施例中，使用图形处理引擎(GPE)2410的一个或更多个组件来执行2D图形操作。在至少一个实施例中，GPE 2410是用于执行包括三维(3D)的图形操作和媒体操作的计算引擎。
在至少一个实施例中，GPE 2410包括用于执行3D操作的3D管线2412，例如使用作用于3D图元形状(例如，矩形、三角形等)的处理功能来渲染三维图像和场景。3D管线2412包括执行各种任务和/或产生到3D/媒体子系统2415的执行线程的可编程和固定功能元件。尽管3D管线2412可用于执行媒体操作，但是在至少一个实施例中，GPE 2410也包括媒体管线2416，媒体管线2416用于执行媒体操作，例如视频后处理和图像增强。
在至少一个实施例中，媒体管线2416包括固定功能或可编程逻辑单元，以执行一个或更多个专用媒体操作，例如代替或代表视频编解码器引擎2406的视频解码加速、视频去隔行和视频编码加速。在至少一个实施例中，媒体管线2416还包括线程产生单元，以产生线程以在3D/媒体子系统2415上执行。在至少一个实施例中，产生的线程对3D/媒体子系统2415中包含的一个或更多个图形执行单元执行媒体操作的计算。
在至少一个实施例中，3D/媒体子系统2415包括用于执行由3D管线2412和媒体管线2416产生的线程的逻辑。在至少一个实施例中，3D管线2412和媒体管线2416将线程执行请求发送到3D/媒体子系统2415，其包括用于将各种请求仲裁和分派给可用线程执行资源的线程分派逻辑。在至少一个实施例中，执行资源包括用于处理3D和媒体线程的图形执行单元的阵列。在至少一个实施例中，3D/媒体子系统2415包括用于线程指令和数据的一个或更多个内部高速缓存。在至少一个实施例中，子系统2415还包括共享存储器，包括寄存器和可寻址存储器，以在线程之间共享数据并存储输出数据。
推理和/或训练逻辑815用于执行与一个或更多个实施例相关联的推理和/或训练操作。下面结合图8A和/或图8B提供关于推理和/或训练逻辑815的细节。在至少一个实施例中，推论和/或训练逻辑815的部分或全部可以被并入图形处理器2400。例如，在至少一个实施例中，本文描述的训练和/或推理技术可以使用包含在3D管线2412中的ALU中的一个或更多个。此外，在至少一个实施例中，本文描述的推理和/或训练操作可以使用不同于图8A或图8B所示的逻辑来完成。在至少一个实施例中，权重参数可以存储在配置图形处理器2400的ALU以执行一种或更多种机器学习算法、神经网络架构、用例或此处介绍的训练技术的片上或片外存储器和/或寄存器(示出或未示出)中。
在至少一个实施例中，图形处理器2400包括或以其他方式可以访问工具、服务、硬件、软件或其他资源，以训练一个或更多个机器学习模型，或者根据本文所述的一个或更多个实施例使用一个或更多个机器学习模型来预测或推理信息。在至少一个实施例中，图形处理器2400是或包括一种系统，其用于执行使用选择性权重更新来训练一个或更多个神经网络和/或使用一个或更多个神经网络使用选择性权重更新来推理信息的过程，该过程包括但不限于以上结合图6和图7所描述的过程。
图25是根据至少一个实施例的图形处理器的图形处理引擎2510的框图。在至少一个实施例中，图形处理引擎(GPE)2510是图24所示的GPE2410的版本。在至少一个实施例中，媒体管线2416是可选的，并且可以并非显然地包括在GPE 2510内。在至少一个实施例中，单独的媒体和/或图像处理器耦合到GPE 2510。
在至少一个实施例中，GPE 2510耦合到命令流化器2503或包括命令流化器2503，命令流化器2503向3D管线2412和/或媒体管线2416提供命令流。在至少一个实施例中，命令流化器2503耦合到存储器，存储器可以是系统内存，也可以是内部高速缓存存储器和共享高速缓存存储器中的一个或更多个。在至少一个实施例中，命令流化器2503从存储器接收命令，并且将命令发送到3D管线2412和/或媒体管线2416。在至少一个实施例中，命令是从环形缓冲器获取的指令、图元或微操作，环形缓冲器存储用于3D管线2412和媒体管线2416的命令。在至少一个实施例中，环形缓冲器可以另外包括批命令缓冲器，该批命令缓冲器存储多个命令的批次。在至少一个实施例中，用于3D管线2412的命令还可以包括对存储在存储器中的数据的引用，例如但不限于用于3D管线2412的顶点和几何数据和/或用于媒体管线2416的图像数据和存储器对象。在至少一个实施例中，3D管线2412和媒体管线2416通过执行操作或通过将一个或更多个执行线程分派到图形核心阵列2514来处理命令和数据。在至少一个实施例中，图形核心阵列2514包括一个或更多个图形核心块(例如，图形核心2515A、图形核心2515B)，每个块包含一个或更多个图形核心。在至少一个实施例中，每个图形核心包括一组图形执行资源以及固定功能纹理处理和/或机器学习和人工智能加速逻辑，该组图形执行资源包括用于执行图形和计算操作的通用和特定于图形的执行逻辑，固定功能纹理处理和/或机器学习和人工智能加速逻辑包括图8A和图8B中的推理和/或训练逻辑815。
在至少一个实施例中，3D管线2412包括固定功能和可编程逻辑，以通过处理指令和将执行线程分派给图形核心阵列2514来处理一个或更多个着色器程序，例如顶点着色器、几何着色器、像素着色器、片段着色器，计算着色器或其他着色器程序。在至少一个实施例中，图形核心阵列2514提供统一的执行资源块，以用于处理着色器程序。在至少一个实施例中，图形核心阵列2514中的图形核心2515A-2515B内的多用途执行逻辑(例如，执行单元)包括对各种3D API着色器语言的支持，并且可以执行与多个着色器相关联的多个同时执行线程。
在至少一个实施例中，图形核心阵列2514还包括执行逻辑，用于执行诸如视频和/或图像处理之类的媒体功能。在至少一个实施例中，除了图形处理操作之外，执行单元还包括可编程以执行并行通用计算操作的通用逻辑。
在至少一个实施例中，由在图形核心阵列2514上执行的线程生成的输出数据可以将数据输出到统一返回缓冲器(URB)2518中的存储器。URB 2518可以存储多个线程的数据。在至少一个实施例中，URB 2518可以用于在图形核心阵列2514上执行的不同线程之间发送数据。在至少一个实施例中，URB 2518可以另外用于图形核心阵列2514上的线程与共享功能逻辑2520内的固定功能逻辑之间的同步。
在至少一个实施例中，图形核心阵列2514是可扩展的，使得图形核心阵列2514包括可变数量的图形核心，每个图形核心基于GPE 2510的目标功率和性能水平具有可变数量的执行单元。在至少一个实施例中，执行资源是动态可扩展的，使得可以根据需要启用或禁用执行资源。
在至少一个实施例中，图形核心阵列2514耦合到共享功能逻辑2520，该共享功能逻辑2520包括在图形核心阵列2514中的图形核心之间共享的多个资源。在至少一个实施例中，由共享功能逻辑2520执行的共享功能在硬件逻辑单元中体现，这些硬件逻辑单元向图形核心阵列2514提供专门的补充功能。在至少一个实施例中，共享功能逻辑2520包括但不限于采样器2521、数学运算器2522和线程间通信(ITC)2523逻辑。在至少一个实施例中，一个或更多个高速缓存2525被包括在共享功能逻辑2520中或耦合到共享功能逻辑2520。
在至少一个实施例中，如果对专用功能的需求不足以包括在图形核心阵列2514中，则使用共享功能。在至少一个实施例中，在共享功能逻辑2520中使用专用功能的单个实例并且在图形核心阵列2514中其他执行资源之间共享专用功能的单个实例。在至少一个实施例中，在图形核心阵列2514内的共享功能逻辑2516中可以包括由图形核心阵列2514广泛使用的共享功能逻辑2520中的特定共享功能。在至少一个实施例中，图形核心阵列2514内的共享功能逻辑2516可以包括共享功能逻辑2520内的一些或全部逻辑。在至少一个实施例中，可以在图形核心阵列2514的共享功能逻辑2516内复制共享功能逻辑2520内的所有逻辑元素。在至少一个实施例中，排除了共享功能逻辑2520，而支持图形核心阵列2514内共享功能逻辑2516。
推理和/或训练逻辑815用于执行与一个或更多个实施例相关联的推理和/或训练操作。下面结合图8A和/或图8B提供关于推理和/或训练逻辑815的细节。在至少一个实施例中，推理和/或训练逻辑815的部分或全部可以被并入图形处理器2510中。例如，在至少一个实施例中，本文描述的训练和/或推理技术可以使用包含在图25中的3D管线2412、图形核心2515A、共享功能逻辑2516、图形核心2515B、共享功能逻辑2520或其他逻辑中的一个或更多个ALU。此外，在至少一个实施例中，可以使用除图8A或图8B中所示的逻辑之外的逻辑来完成本文所述的推理和/或训练操作。在至少一个实施例中，权重参数可以存储在片上或片外存储器和/或寄存器(示出或未示出)中，所述片上或片外存储器和/或寄存器配置图形处理器2510的ALU以执行一种或更多种机器学习算法、神经网络架构，用例或本文描述的训练技术。
在至少一个实施例中，图形处理器2510包括或以其他方式可以访问工具、服务、硬件、软件或其他资源，以训练一个或更多个机器学习模型，或者根据本文所述的一个或更多个实施例使用一个或更多个机器学习模型来预测或推理信息。在至少一个实施例中，图形处理器2510是或包括一种系统，其用于执行使用选择性权重更新来训练一个或更多个神经网络和/或使用一个或更多个神经网络使用选择性权重更新来推理信息的过程，该过程包括但不限于以上结合图6和图7所描述的过程。
图26是根据本文所述的至少一个实施例的图形处理器核心2600的硬件逻辑的框图。在至少一个实施例中，图形处理器核心2600被包括在图形核心阵列内。在至少一个实施例中，图形处理器核心2600(有时称为核心切片)可以是模块化图形处理器内的一个或更多个图形核心。在至少一个实施例中，图形处理器核心2600是一个图形核心切片的示例，并且本文所述的图形处理器可以基于目标功率和性能包络线包括多个图形核心切片。在至少一个实施例中，每个图形核心2600可以包括与多个子核心2601A-2601F耦合的固定功能块2630，也称为子切片，其包括通用和固定功能逻辑的模块块。
在至少一个实施例中，固定功能块2630包括几何/固定功能管线2636，例如，在较低性能和/或较低功率的图形处理器实施方式中，该几何/固定功能管线2636可以由图形处理器2600中的所有子核心共享。在至少一个实施例中，几何/固定功能管线2636包括3D固定功能管线、视频前端单元，线程产生器和线程分派器以及管理统一返回缓冲区的统一返回缓冲区管理器。
在至少一个实施例中，固定功能块2630还包括图形SoC接口2637、图形微控制器2638和媒体管线2639。在固定的至少一个实施例中，图形SoC接口2637提供了图形核心2600以及片上集成电路系统中的其他处理器核心之间的接口。在至少一个实施例中，图形微控制器2638是可编程子处理器，其可配置为管理图形处理器2600的各种功能，包括线程分派、调度和抢占。在至少一个实施例中，媒体管线2639包括有助于对包括图像和视频数据的多媒体数据进行解码、编码、预处理和/或后处理的逻辑。在至少一个实施例中，媒体管线2639经由对子核心2601-2601F内的计算或采样逻辑的请求来实现媒体操作。
在至少一个实施例中，SoC接口2637使图形核心2600能够与通用应用处理器核心(例如，CPU)和/或SoC内的其他组件通信，包括存储器层次结构元素，诸如共享的最后一级高速缓存、系统RAM和/或嵌入式片上或封装DRAM。在至少一个实施例中，SoC接口2637还可以使得能够与SoC内的固定功能设备(例如，相机成像管线)进行通信，并且使得能够使用和/或实现可以在图形核心2600和SoC内部的CPU之间共享的全局存储器原子。在至少一个实施例中，SoC接口2637还可以实现用于图形核心2600的电源管理控制，并且启用图形核心2600的时钟域与SoC内的其他时钟域之间的接口。在至少一个实施例中，SoC接口2637使得能够从命令流转化器和全局线程分派器接收命令缓冲区，其配置为向图形处理器内的一个或更多个图形核心中的每一个提供命令和指令。在至少一个实施例中，当要执行媒体操作时，可以将命令和指令分派给媒体管线2639，或者当要执行图形处理操作时，可以将其分配给几何形状和固定功能管线(例如，几何形状和固定功能管线2636、几何形状和固定功能管线2614)。
在至少一个实施例中，图形微控制器2638可以配置为对图形核心2600执行各种调度和管理任务。在至少一个实施例中，图形微控制器2638可以在子核心2601A-2601F中的执行单元(EU)阵列2602A-2602F、2604A-2604F内的各种图形并行引擎上执行图形和/或计算工作负载调度。在至少一个实施例中，在包括图形核心2600的SoC的CPU核心上执行的主机软件可以提交多个图形处理器门铃之一的工作负载，其调用适当的图形引擎上的调度操作。在至少一个实施例中，调度操作包括确定接下来要运行哪个工作负载、将工作负载提交给命令流转化器、抢先在引擎上运行的现有工作负载、监控工作负载的进度以及在工作负载完成时通知主机软件。在至少一个实施例中，图形微控制器2638还可以促进图形核心2600的低功率或空闲状态，从而为图形核心2600提供在图形核心2600内独立于操作系统和/或系统上的图形驱动程序软件的跨低功率状态转换的保存和恢复寄存器的能力。
在至少一个实施例中，图形核心2600可以具有比所示的子核心2601A-2601F多或少达N个模块化子核心。对于每组N个子核心，在至少一个实施例中，图形核心2600还可以包括共享功能逻辑2610、共享和/或高速缓存存储器2612、几何/固定功能管线2614以及附加的固定功能逻辑2616以加速各种图形和计算处理操作。在至少一个实施例中，共享功能逻辑2610可以包括可由图形核心2600内的每个N个子核心共享的逻辑单元(例如，采样器、数学和/或线程间通信逻辑)。在至少一个实施例中，固定、共享和/或缓存存储器2612可以是图形核心2600内的N个子核心2601A-2601F的最后一级高速缓存，并且还可以用作可由多个子核心访问的共享存储器。在至少一个实施例中，可以包括几何/固定功能管线2614来代替固定功能块2630内的几何/固定功能管线2636，并且可以包括相同或相似的逻辑单元。
在至少一个实施例中，图形核心2600包括附加的固定功能逻辑2616，其可以包括供图形核心2600使用的各种固定功能加速逻辑。在至少一个实施例中，附加的固定功能逻辑2616包括用于仅位置着色中使用的附加的几何管线。在仅位置着色中，存在至少两个几何管线，而在几何/固定功能管线2616、2636内的完整几何管线和剔除管线中，其是可以包括在附加的固定功能逻辑2616中的附加几何管线。在至少一个实施例中，剔除管线是完整几何管线的修整版。在至少一个实施例中，完整管线和剔除管线可以执行应用程序的不同实例，每个实例具有单独的环境。在至少一个实施例中，仅位置着色可以隐藏被丢弃的三角形的长剔除运行，从而在某些情况下可以更早地完成着色。例如，在至少一个实施例中，附加固定功能逻辑2616中的剔除管线逻辑可以与主应用程序并行执行位置着色器，并且通常比完整管线更快地生成关键结果，因为剔除管线获取并遮蔽顶点的位置属性，无需执行光栅化和将像素渲染到帧缓冲区。在至少一个实施例中，剔除管线可以使用生成的临界结果来计算所有三角形的可见性信息，而与这些三角形是否被剔除无关。在至少一个实施例中，完整管线(在这种情况下可以称为重播管线)可以消耗可见性信息来跳过剔除的三角形以仅遮盖最终传递到光栅化阶段的可见三角形。
在至少一个实施例中，附加的固定功能逻辑2616还可包括机器学习加速逻辑，例如固定功能矩阵乘法逻辑，用于实现包括用于机器学习训练或推理的优化。
在至少一个实施例中，在每个图形子核心2601A-2601F内包括一组执行资源，其可用于响应于图形管线、媒体管线或着色器程序的请求来执行图形、媒体和计算操作。在至少一个实施例中，图形子核心2601A-2601F包括多个EU阵列2602A-2602F、2604A-2604F，线程分派和线程间通信(TD/IC)逻辑2603A-2603F，3D(例如，纹理)采样器2605A-2605F，媒体采样器2606A-2606F，着色器处理器2607A-2607F和共享本地存储器(SLM)2608A-2608F。EU阵列2602A-2602F、2604A-2604F每个都包含多个执行单元，这些执行单元是通用图形处理单元，能够为图形、媒体或计算操作提供服务，执行浮点和整数/定点逻辑运算，包括图形、媒体或计算着色器程序。在至少一个实施例中，TD/IC逻辑2603A-2603F为子核心内的执行单元执行本地线程分派和线程控制操作，并促进在子核心的执行单元上执行的线程之间的通信。在至少一个实施例中，3D采样器2605A-2605F可以将与纹理或其他3D图形相关的数据读取到存储器中。在至少一个实施例中，3D采样器可以基于与给定纹理相关联的配置的采样状态和纹理格式来不同地读取纹理数据。在至少一个实施例中，媒体采样器2606A-2606F可以基于与媒体数据相关联的类型和格式来执行类似的读取操作。在至少一个实施例中，每个图形子核心2601A-2601F可以可替代地包括统一的3D和媒体采样器。在至少一个实施例中，在每个子核心2601A-2601F内的执行单元上执行的线程可以利用每个子核心内的共享本地存储器2608A-2608F，以使在线程组内执行的线程能够使用片上存储器的公共池来执行。
推理和/或训练逻辑815用于执行与一个或更多个实施例相关联的推理和/或训练操作。下面结合图8A和/或图8B提供关于推理和/或训练逻辑815的细节。在至少一个实施例中，推理和/或训练逻辑815的部分或全部可以被合并到图形处理器2610中。例如，在至少一个实施例中，本文描述的训练和/或推理技术可以使用3D管线2610、图形微控制器2638、几何和固定功能管线2614和2636或图25中的其他逻辑中体现的一个或更多个ALU。此外，在至少一个实施例中，本文描述的推理和/或训练操作可以使用除图8A或图8B所示的逻辑以外的逻辑来完成。在至少一个实施例中，权重参数可以存储在片上或片外存储器和/或寄存器(示出或未示出)中，所述权重参数配置图形处理器2600的ALU以执行本文介绍的一种或更多种机器学习算法、神经网络架构、用例或训练技术。
在至少一个实施例中，图形处理器2600包括或以其他方式可以访问工具、服务、硬件、软件或其他资源，以训练一个或更多个机器学习模型，或者根据本文所述的一个或更多个实施例使用一个或更多个机器学习模型来预测或推理信息。在至少一个实施例中，图形处理器2600是或包括一种系统，其用于执行使用选择性权重更新来训练一个或更多个神经网络和/或使用一个或更多个神经网络使用选择性权重更新来推理信息的过程，该过程包括但不限于以上结合图6和图7所描述的过程。
图27A-图27B示出了根据至少一个实施例的包括图形处理器核心的处理元件的阵列的线程执行逻辑2700。图27A示出了至少一个实施例，其中使用了线程执行逻辑2700。图27B示出了根据至少一个实施例的执行单元的示例性内部细节。
如图27A中所示，在至少一个实施例中，线程执行逻辑2700包括着色器处理器2702、线程分派器2704、指令高速缓存2706、包括多个执行单元2708A-2708N的可缩放执行单元阵列、采样器2710、数据高速缓存2712和数据端口2714。在至少一个实施例中，可缩放执行单元阵列可以例如基于工作负载的计算要求，通过启用或禁用一个或更多个执行单元(例如，执行单元2708A、2708B、2708C、2708D、到2708N-1和2708N中的任何一个)来动态缩放。在至少一个实施例中，可缩放执行单元通过链路到每个执行单元的互连结构互连。在至少一个实施例中，线程执行逻辑2700包括通过指令高速缓存2706、数据端口2714、采样器2710和执行单元2708A-2708N中的一个或更多个到存储器(诸如系统存储器或高速缓存存储器)的一个或更多个连接。在至少一个实施例中，每个执行单元(例如2708A)是独立的可编程通用计算单元，其能够执行多个同时的硬件线程，同时针对每个线程并行处理多个数据元素。在至少一个实施例中，执行单元2708A-2708N的阵列可缩放以包括任意数量的单独执行单元。
在至少一个实施例中，执行单元2708A-2708N主要用于执行着色器程序。在至少一个实施例中，着色器处理器2702可以处理各种着色器程序并经由线程分派器2704来分派与着色器程序相关联的执行线程。在至少一个实施例中，线程分派器2704包括用于仲裁来自图形和媒体管线的线程初始化庆祝以及在执行单元2708A-2708N中的一个或更多个执行单元上实例化请求的线程的逻辑。例如，在至少一个实施例中，几何管线可以将顶点、镶嵌或几何着色器分派到线程执行逻辑以进行处理。在至少一个实施例中，线程分派器2704还可以处理来自执行着色器程序的运行时线程产生请求。
在至少一个实施例中，执行单元2708A-2708N支持一种指令集，该指令集包括对许多标准3D图形着色器指令的本机支持，从而使图形库(例如Direct 3D和OpenGL)中的着色器程序只需最少的翻译即可执行。在至少一个实施例中，执行单元支持顶点和几何处理(例如，顶点程序、几何程序、顶点着色器)、像素处理(例如，像素着色器、片段着色器)和通用处理(例如，计算和媒体着色器)。在至少一个实施例中，每个执行单元2708A-2708N包括一个或更多个算术逻辑单元(ALU)，能够执行多发出单指令多数据(SIMD)，并且多线程操作实现了高效的执行环境尽管有更高的延迟存储器访问。在至少一个实施例中，每个执行单元内的每个硬件线程具有专用的高带宽寄存器文件和相关的独立线程状态。在至少一个实施例中，执行是每个时钟到管线的多次发出，管线能够进行整数、单精度和双精度浮点运算、SIMD分支功能、逻辑运算、先验运算和其他其他运算。在至少一个实施例中，在等待来自存储器或共享功能之一的数据时，执行单元2708A-2708N内的依赖性逻辑使等待线程休眠直到返回了所请求的数据。在至少一个实施例中，当等待线程正在休眠时，硬件资源可以专用于处理其他线程。例如，在至少一个实施例中，在与顶点着色器操作相关联的延迟期间，执行单元可以对像素着色器、片段着色器或另一类型的着色器程序(包括不同的顶点着色器)执行操作。
在至少一个实施例中，执行单元2708A-2708N中的每一个执行单元在数据元素的阵列上进行操作。在至少一个实施例中，多个数据元素是“执行大小”或指令的通道数。在至少一个实施例中，执行通道是用于指令内的数据元素访问、屏蔽和流控制的执行的逻辑单元。在至少一个实施例中，多个通道可以独立于用于特定图形处理器的多个物理算术逻辑单元(ALU)或浮点单元(FPU)。在至少一个实施例中，执行单元2708A-2708N支持整数和浮点数据类型。
在至少一个实施例中，执行单元指令集包括SIMD指令。在至少一个实施例中，各种数据元素可以作为封装数据类型存储在寄存器中，并且执行单元将基于元素的数据大小来处理各种元素。例如，在至少一个实施例中，当对256位宽的向量进行操作时，将向量的256位存储在寄存器中，并且执行单元对向量进行操作，作为四个单独的64位封装数据元素(四字(QW)大小数据元素)、八个单独的32位封装数据元素(双字(DW)大小数据元素)、十六个单独的16位封装数据元素(单词(W)大小数据元素)或三十二个单独的8位数据元素(字节(B)大小的数据元素)。然而，在至少一个实施例中，不同的向量宽度和寄存器大小是可能的。
在至少一个实施例中，一个或更多个执行单元可以被组合成具有执行对于融合EU的线程控制逻辑(2707A-2707N)的融合执行单元2709A-2709N。在至少一个实施例中，可以将多个EU合并成一个EU组。在至少一个实施例中，融合EU组中的每个EU可以配置为执行单独的SIMD硬件线程。融合的EU组中的EU的数量可以根据各种实施例而变化。在至少一个实施例中，每个EU可以执行各种SIMD宽度，包括但不限于SIMD8、SIMD16和SIMD32。在至少一个实施例中，每个融合图形执行单元2709A-2709N包括至少两个执行单元。例如，在至少一个实施例中，融合执行单元2709A包括第一EU2708A、第二EU2708B以及第一EU2708A和第二EU2708B共有的线程控制逻辑2707A。在至少一个实施例中，线程控制逻辑2707A控制在融合图形执行单元2709A上执行的线程，从而允许融合执行单元2709A-2709N内的每个EU使用公共指令指针寄存器来执行。
在至少一个实施例中，一个或更多个内部指令高速缓存(例如2706)被包括在线程执行逻辑2700中以高速缓存用于执行单元的线程指令。在至少一个实施例中，包括一个或更多个数据高速缓存(例如2712)以在线程执行期间高速缓存线程数据。在至少一个实施例中，包括采样器2710以提供用于3D操作的纹理采样和用于媒体操作的媒体采样。在至少一个实施例中，采样器2710包括专门的纹理或媒体采样功能，以在将采样数据提供给执行单元之前在采样过程中处理纹理或媒体数据。
在执行期间，在至少一个实施例中，图形和媒体管线通过线程产生和分派逻辑将线程发起请求发送到线程执行逻辑2700。在至少一个实施例中，一旦一组几何对象已经被处理并光栅化成像素数据，则在着色器处理器2702内的像素处理器逻辑(例如，像素着色器逻辑、片段着色器逻辑等)被调用以进一步计算输出信息并且导致将结果写入输出表面(例如，颜色缓冲区、深度缓冲区、模板缓冲区等)。在至少一个实施例中，像素着色器或片段着色器计算要在光栅化对象上插值的各种顶点属性的值。在至少一个实施例中，着色器处理器2702内的像素处理器逻辑然后执行应用程序接口(API)提供的像素或片段着色器程序。在至少一个实施例中，为了执行着色器程序，着色器处理器2702经由线程分派器2704将线程分派到执行单元(例如2708A)。在至少一个实施例中，着色器处理器2702使用采样器2710中的纹理采样逻辑来访问存储在存储器中的纹理贴图中的纹理数据。在至少一个实施例中，对纹理数据和输入几何数据的算术运算为每个几何片段计算像素颜色数据，或者丢弃一个或更多个像素以进行进一步处理。
在至少一个实施例中，数据端口2714提供了一种用于线程执行逻辑2700的存储器访问机制，以将处理后的数据输出到存储器以在图形处理器输出管线上进行进一步处理。在至少一个实施例中，数据端口2714包括或耦合到一个或更多个高速缓存存储器(例如，数据高速缓存2712)以高速缓存数据以便经由数据端口进行存储器访问。
如图27B所示，在至少一个实施例中，图形执行单元2708可以包括指令获取单元2737、通用寄存器文件阵列(GRF)2724、架构寄存器文件阵列(ARF)2726、线程仲裁器2722、发送单元2730、分支单元2732、一组SIMD浮点单元(FPU)2734，以及在至少一个实施例中，一组专用整数SIMD ALU2735。在至少一个实施例中，GRF2724和ARF2726包括一组与可以在图形执行单元2708中活跃的每个同时硬件线程相关联的通用寄存器文件和架构寄存器文件。在至少一个实施例中，在ARF2726中维护每个线程架构状态，而在线程执行期间使用的数据存储在GRF2724中。在至少一个实施例中，每个线程的执行状态，包括每个线程的指令指针，可以被保存在ARF2726中的线程专用寄存器中。
在至少一个实施例中，图形执行单元2708具有一种架构，该架构是同时多线程(SMT)和细粒度交错多线程(IMT)的组合。在至少一个实施例中，架构具有模块化配置，该模块化配置可以在设计时基于同时线程的目标数量和每个执行单元的寄存器数量来进行微调，其中执行单元资源在用于执行多个同时线程的逻辑上分配。
在至少一个实施例中，图形执行单元2708可以共同发布多个指令，每个指令可以是不同的指令。在至少一个实施例中，图形执行单元线程2708的线程仲裁器2722可以将指令分派到发送单元2730、分支单元2742或SIMD FPU 2734之一以供执行。在至少一个实施例中，每个执行线程可以访问GRF 2724中的128个通用寄存器，其中每个寄存器可以存储32个字节，可以作为32位数据元素的SIMD 8元素向量进行访问。在至少一个实施例中，每个执行单元线程可以访问GRF 2724中的4KB，尽管实施例不限于此，并且在其他实施例中可以提供更多或更少的寄存器资源。在至少一个实施例中，尽管每个执行单元的线程数量也可以根据实施例而变化，但是最多可以同时执行七个线程。在其中七个线程可以访问4KB的至少一个实施例中，GRF 2724可以存储总共28KB。在至少一个实施例中，灵活的寻址模式可以允许将寄存器一起寻址以有效地建立更宽的寄存器或表示跨步的矩形块数据结构。
在至少一个实施例中，经由由消息传递发送单元2730执行的“发送”指令来调度存储器操作、采样器操作和其他更长延迟的系统通信。在至少一个实施例中，将分支指令分派到专用分支单元2732促进SIMD发散和最终收敛。
在至少一个实施例中，图形执行单元2708包括一个或更多个SIMD浮点单元(FPU)2734，以执行浮点操作。在至少一个实施例中，FPU 2734还支持整数计算。在至少一个实施例中，FPU 2734可以SIMD执行多达M个32位浮点(或整数)运算，或者SIMD执行多达2M个16位整数或16位浮点运算。在至少一个实施例中，FPU中的至少一个提供扩展的数学能力以支持高吞吐量的先验数学函数和双精度64位浮点。在至少一个实施例中，还存在一组8位整数SIMD ALU 2735，并且可以被专门优化以执行与机器学习计算相关的操作。
在至少一个实施例中，可以在图形子核心分组(例如，子切片)中实例化图形执行单元2708的多个实例的阵列。在至少一个实施例中，执行单元2708可以跨多个执行通道执行指令。在至少一个实施例中，在图形执行单元2708上执行的每个线程在不同的通道上执行。
推理和/或训练逻辑815用于执行与一个或更多个实施例相关联的推理和/或训练操作。下面结合图8A和/或图8B提供关于推理和/或训练逻辑815的细节。在至少一个实施例中，推理和/或训练逻辑815的部分或全部可以被结合到执行逻辑2700中。此外，在至少一个实施例中，可以使用除了图8A或图8B中所示的逻辑之外的逻辑来完成在此描述的推理和/或训练操作。在至少一个实施例中，权重参数可以存储在片上或片外存储器和/或寄存器(示出或未示出)中，其配置执行逻辑2700的ALU以执行一种或更多种机器学习算法、神经网络架构、用例或本文介绍的训练技术。
在至少一个实施例中，执行逻辑2700包括或以其他方式可以访问工具、服务、硬件、软件或其他资源，以训练一个或更多个机器学习模型，或者根据本文所述的一个或更多个实施例使用一个或更多个机器学习模型来预测或推理信息。在至少一个实施例中，执行逻辑2700是或包括一种系统，其用于执行使用选择性权重更新来训练一个或更多个神经网络和/或使用一个或更多个神经网络使用选择性权重更新来推理信息的过程，该过程包括但不限于以上结合图6和图7所描述的过程。
图28示出了根据至少一个实施例的并行处理单元(“PPU”)2800。在至少一个实施例中，PPU 2800配置有机器可读代码，该机器可读代码如果由PPU 2800执行，则使得PPU2800执行贯穿本公开描述的一些或全部过程和技术。在至少一个实施例中，PPU2800是在一个或更多个集成电路设备上实现的多线程处理器，并且利用多线程作为被设计为处理在多个线程上并行执行的计算机可读指令(也称为机器可读指令或简单的指令)的延迟隐藏技术。在至少一个实施例中，线程是指执行线程，并且是被配置为由PPU 2800执行的一组指令的实例。在至少一个实施例中，PPU 2800是图形处理单元(“GPU”)，图形处理单元配置为实现用于处理三维(“3D”)图形数据的图形渲染管道，以便生成用于在显示设备(诸如液晶显示器(“LCD”)设备)上显示的二维(“2D”)图像数据。在至少一个实施例中，PPU 2800用于执行计算，诸如线性代数运算和机器学习运算。图28仅出于说明性目的示出了示例并行处理器，并且应被解释为在本公开的范围内设想的处理器架构的非限制性示例，并且可以采用任何适当的处理器来对其进行补充和/或替代。
在至少一个实施例中，一个或更多个PPU 2800配置成加速高性能计算(“HPC”)、数据中心和机器学习应用程序。在至少一个实施例中，PPU 2800配置成加速深度学习系统和应用程序，包括以下非限制性示例：自动驾驶汽车平台、深度学习、高精度语音、图像、文本识别系统、智能视频分析、分子模拟、药物发现、疾病诊断、天气预报、大数据分析、天文学、分子动力学模拟、财务建模、机器人技术、工厂自动化、实时语言翻译、在线搜索优化以及个性化用户推荐等。
在至少一个实施例中，PPU 2800包括但不限于输入/输出(“I/O”)单元2806、前端单元2810、调度器单元2812、工作分配单元2814、集线器2816、交叉开关(“Xbar”)2820、一个或更多个通用处理集群(“GPC”)2818和一个或更多个分区单元(“内存分区单元”)2822。在至少一个实施例中，PPU 2800通过一个或更多个高速GPU互连(“GPU互连”)2808连接到主机处理器或其他PPU 2800。在至少一个实施例中，PPU 2800通过互连2802连接到主机处理器或其他外围设备。在一实施例中，PPU 2800连接到包括一个或更多个存储器设备(“存储器”)2804的本地存储器。在至少一个实施例中，存储器设备2804包括但不限于一个或更多个动态随机存取存储器(“DRAM”)设备。在至少一个实施例中，一个或更多个DRAM设备配置和/或可配置为高带宽存储器(“HBM”)子系统，并且在每个设备内堆叠有多个DRAM管芯。
在至少一个实施例中，高速GPU互连2808可以指代系统使用其来进行缩放的基于线的多通道通信链路，并包括与一个或更多个中央处理单元结合的一个或更多个PPU 2800(“CPU”)，支持PPU 2800和CPU之间的缓存相干以及CPU主控。在至少一个实施例中，高速GPU互连2808通过集线器2816将数据和/或命令传输到PPU 2800的其他单元，例如一个或更多个复制引擎、视频编码器、视频解码器、电源管理单元和/或在图28中可能未明确示出的其他组件。
在至少一个实施例中，I/O单元2806配置为通过系统总线2802从主机处理器(图28中未示出)发送和接收通信(例如，命令、数据)。在至少一个实施例中，I/O单元2806直接通过系统总线2802或通过一个或更多个中间设备(例如存储器桥)与主机处理器通信。在至少一个实施例中，I/O单元2806可以经由系统总线2802与一个或更多个其他处理器(例如一个或更多个PPU 2800)通信。在至少一个实施例中，I/O单元2806实现外围组件互连快速(“PCIe”)接口，用于通过PCIe总线进行通信。在至少一个实施例中，I/O单元2806实现用于与外部设备通信的接口。
在至少一个实施例中，I/O单元2806对经由系统总线2802接收的分组进行解码。在至少一个实施例中，至少一些分组表示被配置为使PPU 2800执行各种操作的命令。在至少一个实施例中，I/O单元2806如命令所指定的那样将解码的命令发送到PPU 2800的各种其他单元。在至少一个实施例中，命令被发送到前端单元2810和/或被发送到集线器2816或PPU 2800的其他单元，例如一个或更多个复制引擎、视频编码器、视频解码器、电源管理单元等(图28中未明确示出)。在至少一个实施例中，I/O单元2806配置为在PPU 2800的各种逻辑单元之间路由通信。
在至少一个实施例中，由主机处理器执行的程序在缓冲区中对命令流进行编码，该缓冲区将工作负载提供给PPU 2800以进行处理。在至少一个实施例中，工作负载包括指令和要由那些指令处理的数据。在至少一个实施例中，缓冲区是可由主机处理器和PPU2800两者访问(例如，读/写)的存储器中的区域—主机接口单元可以配置为访问经由I/O单元2806通过系统总线2802传输的存储器请求连接到系统总线2802的系统存储器中的缓冲区。在至少一个实施例中，主机处理器将命令流写入缓冲区，然后将指示命令流开始的指针发送给PPU 2800，使得前端单元2810接收指向一个或更多个命令流指针并管理一个或更多个命令流，从命令流中读取命令并将命令转发到PPU 2800的各个单元。
在至少一个实施例中，前端单元2810耦合到调度器单元2812，该调度器单元2812配置各种GPC 2818以处理由一个或更多个命令流定义的任务。在至少一个实施例中，调度器单元2812配置为跟踪与调度器单元2812管理的各种任务有关的状态信息，其中状态信息可以指示任务被分配给哪个GPC 2818，任务是活跃的还是非活跃的，与任务相关联的优先级等等。在至少一个实施例中，调度器单元2812管理在一个或更多个GPC 2818上执行的多个任务。
在至少一个实施例中，调度器单元2812耦合到工作分配单元2814，该工作分配单元2814配置为分派任务以在GPC 2818上执行。在至少一个实施例中，工作分配单元2814跟踪从调度器单元2812接收到的多个调度任务并且工作分配单元2814管理每个GPC 2818的待处理任务池和活跃任务池。在至少一个实施例中，待处理任务池包括多个时隙(例如32个时隙)，这些时隙包含分配给要由特定的GPC 2818处理的任务；活跃任务池可包括用于由GPC 2818主动处理的任务的多个时隙(例如4个时隙)，以使随着GPC 2818中的一个完成任务的执行，该任务将从GPC 2818的活动任务池中逐出，并且从待处理任务池中选择其他任务之一，并安排其在GPC 2818上执行。在至少一个实施例中，如果活跃任务在GPC 2818上处于空闲状态，例如在等待数据依赖性解决时，则活跃任务从GPC 2818中驱逐并返回到待处理任务池，同时选择了待处理任务池中的另一个任务并调度在GPC 2818上执行。
在至少一个实施例中，工作分配单元2814经由XBar 2820与一个或更多个GPC2818通信。在至少一个实施例中，XBar 2820是互连网络，其将PPU 2800的许多单元耦合到PPU 2800的其他单元，并且可以配置为将工作分配单元2814耦合到特定的GPC 2818。在至少一个实施例中，一个或更多个PPU 2800的其他单元也可以通过集线器2816连接到XBar2820。
在至少一个实施例中，任务由调度器单元2812管理，并由工作分配单元2814分配给GPC 2818之一。GPC 2818配置为处理任务并产生结果。在至少一个实施例中，结果可以由GPC 2818中的其他任务消耗，通过XBar 2820路由到不同的GPC 2818或存储在存储器2804中。在至少一个实施例中，结果可以通过分区单元2822写到存储器2804中，其实现了用于向存储器2804写入数据或从存储器2804读取数据的存储器接口。在至少一个实施例中，结果可以经由高速GPU互连2808传输到另一PPU 2804或CPU。在至少一个实施例中，PPU 2800包括但不限于U个分区单元2822，其等于耦合到PPU 2800的分离且不同的存储设备2804的数量。在至少一个实施例中，下面结合图30更详细地描述分区单元2822。
在至少一个实施例中，主机处理器执行驱动器核心，该驱动程序核心实现应用程序编程接口(API)，该应用程序编程接口使在主机处理器上执行的一个或更多个应用程序能够调度操作以在PPU 2800上执行。在一个实施例中，多个计算应用由PPU 2800同时执行，并且PPU 2800为多个计算应用程序提供隔离、服务质量(“QoS”)和独立的地址空间。在至少一个实施例中，应用程序生成指令(例如，以API调用的形式)，该指令使驱动器核心生成一个或更多个任务以供PPU 2800执行，并且驱动器核心将任务输出至由PPU 2800处理的一个或更多个流。在至少一个实施例中，每个任务包括一个或更多个相关线程组，其可以被称为线程束(warp)。在至少一个实施例中，线程束包括可以并行执行的多个相关线程(例如32个线程)。在至少一个实施例中，协作线程可以指代多个线程，包括用于执行任务并且通过共享存储器交换数据的指令。在至少一个实施例中，结合图30根据至少一个实施例更详细地描述了线程和协作线程。
推理和/或训练逻辑815用于执行与一个或更多个实施例相关联的推理和/或训练操作。下面结合图8A和/或图8B提供关于推理和/或训练逻辑815的细节。在至少一个实施例中，深度学习应用处理器用于训练机器学习模型(诸如神经网络)，以预测或推理提供给PPU2800的信息。在至少一个实施例中，PPU 2800用于基于已由另一处理器或系统或PPU 2800训练过的训练过的机器学习模型(例如，神经网络)推理或预测信息。在至少一个实施例中，PPU 2800可用于执行本文所述的一个或更多个神经网络用例。
在至少一个实施例中，PPU 2800包括或以其他方式可以访问工具、服务、硬件、软件或其他资源，以训练一个或更多个机器学习模型，或者根据本文所述的一个或更多个实施例使用一个或更多个机器学习模型来预测或推理信息。在至少一个实施例中，PPU 2800是或包括一种系统，其用于执行使用选择性权重更新来训练一个或更多个神经网络和/或使用一个或更多个神经网络使用选择性权重更新来推理信息的过程，该过程包括但不限于以上结合图6和图7所描述的过程。
图29示出了根据至少一个实施例的通用处理集群(“GPC”)2900。在至少一个实施例中，GPC 2900是图28的GPC 2818。在至少一个实施例中，每个GPC 2900包括但不限于用于处理任务的多个硬件单元，并且每个GPC 2900包括但不限于管线管理器2902、预光栅操作单元(“PROP”)2904、光栅引擎2908、工作分配交叉开关(“WDX”)2916、存储器管理单元(“MMU”)2918、一个或更多个数据处理集群(“DPC”)2906，以及部件的任何合适组合。
在至少一个实施例中，GPC 2900的操作由管线管理器2902控制。在至少一个实施例中，管线管理器2902管理一个或更多个DPC 2906的配置，以处理分配给GPC 2900的任务。在至少一个实施例中，管线管理器2902配置一个或更多个DPC 2906中的至少一个以实现图形渲染管线的至少一部分。在至少一个实施例中，DPC 2906配置为在可编程流式多处理器(“SM”)2914上执行顶点着色器程序。在至少一个实施例中，管线管理器2902配置为将从工作分配单元接收的数据包路由到GPC 2900内的适当逻辑单元，以及在至少一个实施例中，可以将一些数据包路由到PROP 2904和/或光栅引擎2908中的固定功能硬件单元，而可以将其他数据包路由到DPC 2906以由图元引擎2912或SM 2914进行处理。在至少一个实施例中，管线管理器2902配置DPC 2906中的至少一个以实现神经网络模型和/或计算管线。
在至少一个实施例中，PROP单元2904配置为在至少一个实施例中将由光栅引擎2908和DPC 2906生成的数据路由到上面结合图28更详细地描述的分区单元2822中的光栅操作(“ROP”)单元。在至少一个实施例中，PROP单元2904配置为执行用于颜色混合的优化、组织像素数据、执行地址转换等等。在至少一个实施例中，光栅引擎2908包括但不限于配置为执行各种光栅操作的多个固定功能硬件单元，并且在至少一个实施例中，光栅引擎2908包括但不限于设置引擎、粗光栅引擎、剔除引擎、裁剪引擎、精细光栅引擎、图块聚合引擎及其任意合适的组合。在至少一个实施例中，设置引擎接收变换后的顶点并生成与由顶点定义的几何图元相关联的平面方程；平面方程式被传送到粗光栅引擎以生成基本图元的覆盖信息(例如，图块的x、y覆盖范围掩码)；粗光栅引擎的输出将传输到剔除引擎，在剔除引擎中与z测试失败的图元相关联的片段将被剔除，并传输到剪切引擎，在剪切引擎中剪切位于视锥范围之外的片段。在至少一个实施例中，将经过裁剪和剔除的片段传递给精细光栅引擎，以基于设置引擎生成的平面方程式生成像素片段的属性。在至少一个实施例中，光栅引擎2908的输出包括将由任何适当的实体(例如，由在DPC 2906内实现的片段着色器)处理的片段。
在至少一个实施例中，包括在GPC 2900中的每个DPC 2906包括但不限于M管道控制器(“MPC”)2910；图元引擎2912；一个或更多个SM 2914；及其任何合适的组合。在至少一个实施例中，MPC 2910控制DPC 2906的操作，将从管线管理器2902接收的分组路由到DPC2906中的适当单元。在至少一个实施例中，将与顶点相关联的分组路由到图元引擎2912，图元引擎2912配置为从存储器中获取与顶点关联的顶点属性；相反，可以将与着色器程序相关联的数据包发送到SM 2914。
在至少一个实施例中，SM 2914包括但不限于可编程流式处理器，其配置为处理由多个线程表示的任务。在至少一个实施例中，SM 2914是多线程的并且配置为同时执行来自特定线程组的多个线程(例如32个线程)，并且实现单指令多数据(“SIMD”)架构，其中将一组线程(例如，线程束)中的每个线程配置为基于相同的指令集来处理不同的数据集。在至少一个实施例中，线程组中的所有线程执行相同的指令。在至少一个实施例中，SM 2914实施单指令多线程(“SIMT”)架构，其中一组线程中的每个线程配置为基于相同的指令集来处理不同的数据集，但是其中线程组中的各个线程允许在执行期间发散。在至少一个实施例中，为每个线程束维护程序计数器、调用栈和执行状态，从而当线程束中的线程发散时，实现线程束和线程束内的串行执行之间的并发性。在另一个实施例中，为每个单独的线程维护程序计数器、调用栈和执行状态，从而使得在线程束内和线程束之间的所有线程之间具有相等的并发性。在至少一个实施例中，为每个单独的线程维持执行状态，并且可以收敛并并行地执行执行相同指令的线程以提高效率。下面更详细地描述SM 2914的至少一个实施例。
在至少一个实施例中，MMU 2918在GPC 2900和内存分区单元(例如，图28的分区单元2822)之间提供接口，并且MMU 2918提供虚拟地址到物理地址的转换、存储器保护以及存储器请求的仲裁。在至少一个实施例中，MMU 2918提供一个或更多个转换后备缓冲区(“TLB”)，用于执行虚拟地址到存储器中的物理地址的转换。
推理和/或训练逻辑815用于执行与一个或更多个实施例相关联的推理和/或训练操作。下面结合图8A和/或图8B提供关于推理和/或训练逻辑815的细节。在至少一个实施例中，深度学习应用处理器用于训练机器学习模型(诸如神经网络)，以预测或推理提供给GPC2900的信息。在至少一个实施例中，GPC 2900用于基于已由另一处理器或系统或GPC 2900训练过的机器学习模型(例如，神经网络)推理或预测信息。在至少一个实施例中，GPC 2900可用于执行本文所述的一个或更多个神经网络用例。
在至少一个实施例中，GPC 2900包括或以其他方式可以访问工具、服务、硬件、软件或其他资源，以训练一个或更多个机器学习模型，或者根据本文所述的一个或更多个实施例使用一个或更多个机器学习模型来预测或推理信息。在至少一个实施例中，GPC 2900是或包括一种系统，其用于执行使用选择性权重更新来训练一个或更多个神经网络和/或使用一个或更多个神经网络使用选择性权重更新来推理信息的过程，该过程包括但不限于以上结合图6和图7所描述的过程。
图30示出了根据一个实施例的并行处理单元(“PPU”)的内存分区单元3000。在至少一个实施例中，内存分区单元3000包括但不限于光栅操作(“ROP”)单元3002；二级(“L2”)高速缓存3004；存储器接口3006；及其任何合适的组合。在至少一个实施例中，存储器接口3006耦合到存储器。存储器接口3006可以实现32、64、128、1024位数据总线等，用于高速数据传输。在至少一个实施例中，PPU包括U个存储器接口3006、每对分区单元3000一个存储器接口3006，其中每对分区单元3000连接到相应的存储器设备。例如，在至少一个实施例中，PPU最多可以连接到Y个存储设备，例如高带宽存储堆栈或图形双数据速率、版本5、同步动态随机存取存储器(“GDDR5 SDRAM”)。
在一个实施例中，存储器接口3006实现了高带宽存储器二代(“HBM2”)存储器接口，并且Y等于U的一半。在至少一个实施例中，HBM2存储器堆栈与PPU位于同一物理封装上，与传统的GDDR5 SDRAM系统相比，节省了大量的功率和面积。在一个实施例中，每个HBM2堆栈包括四个存储器管芯，并且Y等于4，而HBM2堆栈包括每个管芯两个128位通道，总共8个通道和1024位的数据总线宽度。在至少一个实施例中，存储器支持单错误校正双错误检测(“SECDED”)错误校正码(“ECC”)以保护数据。ECC为对数据损坏敏感的计算应用程序提供了更高的可靠性。
在至少一个实施例中，PPU实现多级存储器层次结构。在至少一个实施例中，内存分区单元3000支持统一存储器以为CPU和PPU存储器提供单个统一虚拟地址空间，从而实现虚拟存储器系统之间的数据共享。在至少一个实施例中，追踪PPU对位于其他处理器上的存储器的访问频率，以确保将存储器页面移动到更频繁地访问页面的PPU的物理存储器。在一个实施例中，高速GPU互连2808支持地址转换服务，该地址转换服务允许PPU直接访问CPU的页表并提供由PPU对CPU存储器的完全访问。
在一个实施例中，复制引擎在多个PPU之间或在PPU与CPU之间传送数据。在一个实施例中，复制引擎可以为未被映射到页面表中的地址生成页面错误，并且内存分区单元3000然后为页面错误提供服务，将地址映射到页面表中，之后复制引擎执行传输。在至少一个实施例中，为多个处理器之间的多个复制引擎操作固定(即，不可分页)存储器，从而实质上减少了可用存储器。在一个实施例中，由于硬件页面故障，可以将地址传递给复制引擎，而不必考虑存储页面是否驻留，并且复制过程是透明的。
根据至少一个实施例，来自图28的存储器2804或其他系统存储器的数据由内存分区单元3000提取并存储在L2高速缓存3004中，该L2高速缓存3004位于芯片上并且在各种GPC之间共享。在一个实施例中，每个内存分区单元3000包括与对应的存储器设备相关联的L2高速缓存的至少一部分。在至少一个实施例中，在GPC内的各个单元中实现较低级别的高速缓存。在一个实施例中，每个SM 2914可以实现一级(“L1”)高速缓存，其中L1高速缓存是专用于特定SM 2914的私有存储器，并且获取来自L2高速缓存3004的数据并将其存储在每个L1高速缓存用于在SM 2914的功能单元中进行处理。在一个实施例中，L2高速缓存3004耦合到存储器接口3006和XBar 2820。
在一个实施例中，ROP单元3002执行与像素颜色有关的图形光栅操作，诸如颜色压缩、像素混合等。在一个实施例中，ROP单元3002与光栅引擎2908一起实施深度测试，从光栅引擎2908的剔除引擎接收与像素片段相关联的样本位置的深度。在至少一个实施例中，为针对与片段相关联的样本位置，在深度缓冲区中针对相应深度进行了深度测试。在至少一个实施例中，如果片段通过了针对样本位置的深度测试，则ROP单元3002更新深度缓冲器，并将深度测试的结果发送至栅格光栅引擎2908。将理解的是，分区单元3000的数量可以与GPC的数量不同，因此，在至少一个实施例中，每个ROP单元3002可以耦合到每个GPC。在至少一个实施例中，ROP单元3002追踪从不同GPC接收到的分组，并确定通过Xbar 2820将ROP单元3002生成的结果路由到哪个GPC。
图31示出了根据一个实施例的流传输多处理器(“SM”)3100。在至少一个实施例中，SM 3100是图29的SM。在至少一个实施例中，SM 3100包括但不限于，指令缓存3102；一个或更多个调度器单元3104；寄存器文件3108；一个或更多个处理核心(“核心”)3110；一个或更多个特殊功能单元(“SFU”)3112；一个或更多个加载/存储单元(“LSU”)3114；互连网络3116；共享存储器/一级(“L1”)高速缓存3118；和任何它们的适当组合。在至少一个实施例中，工作分配单元分派任务以在并行处理单元(“PPU”)的通用处理集群(“GPC”)上执行，并且每个任务被分配给GPC内的特定数据处理集群(“DPC”)，以及，如果该任务与着色器程序相关联，则该任务被分配给SM 3100。在一个实施例中，调度器单元3104从工作分配单元接收任务，并管理分配给SM 3100的一个或更多个线程块的指令调度。在至少一个实施例中，调度器单元3104调度线程块以作为并行线程的线程束进行执行，其中每个线程块至少分配一个线程束。在至少一个实施例中，每个线程束执行线程。在至少一个实施例中，调度器单元3104管理多个不同的线程块，将线程束分配给不同的线程块，然后在每个时钟周期将来自多个不同的协作组的指令分配给各个功能单元(例如，核心3110、SFU 3112和LSU 3114)。
在至少一个实施例中，协作组可以指用于组织通信线程的组的编程模型，该编程模型允许开发人员表达正在通信的线程的粒度，从而使表达更丰富，更有效的并行分解。在至少一个实施例中，协作启动API支持线程块之间的同步以执行并行算法。在至少一个实施例中，常规编程模型的应用程序提供了用于同步协作线程的单个简单构造：跨线程块的所有线程的屏障(例如，syncthreads()函数)。但是，在至少一个实施例中，编程人员经常想以小于线程块粒度的大小来定义线程组，并在定义的组内进行同步，从而以集体范围内的功能接口的形式实现更高的性能、设计灵活性和软件重用。在至少一个实施例中，协作组使编程人员定义明确位于子块(例如，小到单个线程)和多块粒度上的线程组，并在协作组中对线程执行集体操作，例如同步。编程模型支持跨软件边界的清除合成，因此库和实用功能可以在其本地上下文中安全地同步，而不必对收敛进行假设。在至少一个实施例中，协作组基元启用了新的合作并行模式，包括生产者-消费者并行，机会主义并行以及整个线程块网格上的全局同步。
在至少一个实施例中，调度单元3106配置成将指令发送到一个或更多个功能单元，并且调度器单元3104包括但不限于两个调度单元3106，该两个调度单元3106使得来自同一线程束的两个不同指令能够在每个时钟周期内被调度。在至少一个实施例中，每个调度器单元3104包括单个调度单元3106或附加调度单元3106。
在至少一个实施例中，每个SM 3100包括寄存器文件3108，其为SM 3100的功能单元提供一组寄存器。在至少一个实施例中，寄存器文件3108在每个功能单元之间划分，使得每个功能单元被分配寄存器文件3108的专用部分。在至少一个实施例中，寄存器文件3108被SM 3100执行的不同线程束划分，以及寄存器文件3108为连接到功能单元的数据路径的操作数提供临时存储。在至少一个实施例中，每个SM 3100包括数量为L的处理核新心3110。在至少一个实施例中，SM 3100包括大量但不限于(例如，128个或更多个)不同的处理核心3110。在至少一个实施例中，每个核心3110包括但不限于全管线、单精度、双精度和/或混合精度处理单元，处理单元包括但不限于浮点运算逻辑单元(“ALU”)和整数算术逻辑单元。在至少一个实施例中，浮点算术逻辑单元实施IEEE 754-2008标准用于浮点算术。在至少一个实施例中，处理核心3110包括但不限于64个单精度(32位)浮点核心、64个整数核心、32个双精度(64位)浮点核心和8个张量核心。
根据至少一个实施例，张量核心配置成为执行矩阵运算。在至少一实施例中，核心3110中包括一个或更多个张量核心。在至少一实施例中，张量核心配置成执行深度学习矩阵算术，例如用于神经网络训练和推理的卷积运算。在至少一个实施例中，每个张量核心在4×4矩阵上操作并执行矩阵乘法和累加运算D＝A×B+C，其中A，B，C和D是4×4矩阵。
在至少一个实施例中，矩阵乘法输入A和B是16位浮点矩阵，并且累加矩阵C和D是16位浮点或32位浮点矩阵。在至少一个实施例中，张量核心对16位浮点输入数据进行32位浮点累加运算。在至少一个实施例中，16位浮点乘法需要64次运算，并产生全精度乘积，全精度乘积然后使用32位浮点加法与其他用于4×4×4矩阵的中间乘积累加。在至少一个实施例中，张量核心用于执行由这些较小的元件构成的更大的二维或更高维度的矩阵运算。在至少一个实施例中，诸如CUDA 9C++API之类的API公开专门的矩阵加载、矩阵乘法和累加以及矩阵存储操作，以有效地使用来自ClJDA-C++程序的张量核心。在至少一个实施例中，在CUDA级别，线程束级别接口假设16×16大小的矩阵跨线程束的所有32个线程。
在至少一个实施例中，每个SM 3100包括但不限于执行特殊功能(例如，属性评估、倒数平方根等)的M个SFU 3112。在至少一个实施例中，SFU 3112包括但不限于配置成遍历分层树数据结构的树遍历单元。在至少一个实施例中，SFU 3112包括但不限于配置成执行纹理图过滤操作的纹理单元。在至少一个实施例中，纹理单元配置成从存储器加载纹理图(例如，像素的2D阵列)并且对纹理图进行采样以产生采样的纹理值以供在由SM 3100执行的着色器程序中使用。在至少一个实施例中，纹理图存储在共享存储器/L1高速缓存3118中。在至少一个实施例中，纹理单元实施纹理操作，例如使用mip-maps(例如，细节水平变化的纹理图)进行滤波操作。在至少一个实施例中，每个SM 3100包括但不限于两个纹理单元。
在至少一个实施例中，每个SM 3100包括但不限于N个LSU 3114，这些LSU 3114实现共享存储器/Ll高速缓存3118和寄存器文件3108之间的加载和存储操作。在至少一个实施例中，每个SM 3100包括但不限于互连网络3116，互连网络3116将每个功能单元连接到寄存器文件3108和将LSU 3114连接到寄存器文件3108和共享存储器/L1高速缓存3118。在至少一个实施例中，互连网络3116是可配置为将任何功能单元连接到寄存器堆3108中的任何寄存器并将LSU 3114连接到寄存器文件3108和共享存储器/L1高速缓存3118中的存储器位置的交叉开关。
在至少一个实施例中，共享存储器/Ll高速缓存3118是片上存储器的阵列，其在一个实施例中允许SM 3100与原始引擎之间以及SM 3100中的线程之间的数据存储和通信。在至少一个实施例中，共享存储器/LI高速缓存3118包括但不限于128KB的存储容量，并且位于从SM 3100到分区单元的路径中。在至少一个实施例中，共享存储器/L1高速缓存3118用于高速缓存读取和写入。共享存储器/L1高速缓存3118、L2高速缓存和存储器中的一个或更多个是后备存储器。
在至少一个实施例中，将数据高速缓存和共享存储器功能组合到单个存储器块中，为两种类型的存储器访问提供了改进的性能。在至少一个实施例中，该容量被不使用共享存储器的程序使用或用作高速缓存，例如，如果将共享存储器配置为使用一半容量，则纹理和加载/存储操作可以使用剩余容量。根据至少一个实施例，在共享存储器/L1高速缓存3118内的集成使共享存储器/L1高速缓存3118能够用作用于流传输数据的高吞吐量管道，同时提供对频繁重用的数据的高带宽和低延迟访问。在至少一个实施例中，当配置用于通用并行计算时，与图形处理相比，可以使用更简单的配置。在至少一个实施例中，固定功能图形处理单元被绕过，从而创建了更简单的编程模型。在至少一个实施例中，在通用并行计算配置中，工作分配单元直接将线程的块分配和分布给DPC。在至少一个实施例中，块中的线程执行相同的程序，在计算中使用唯一的线程ID来确保每个线程生成唯一的结果，使用SM 3100执行程序并执行计算，使用共享存储器/L1高速缓存3118在线程之间进行通信，以及LSU 3114通过共享存储器/L1高速缓存3118和内存分区单元来读写全局存储器。在至少一个实施例中，当被配置用于通用并行计算时，SM 3100写入调度器单元3104可以用来在DPC上启动新工作的命令。
在至少一个实施例中，PPU被包括在或耦合到台式计算机、膝上型计算机、平板电脑、服务器、超级计算机、智能电话(例如，无线、手持设备)、个人数字助理(“PDA”)、数码相机、车辆、头戴式显示器、手持式电子设备等中或与之耦合。在至少一个实施例中，PPU被实现在单个半导体衬底上。在至少一个实施例中，PPU与一个或更多个其他设备(例如附加的PPU、存储器、精简指令集计算机(“RISC”)CPU，一个或更多个存储器管理单元(“MMU”)、数模转换器(“DAC”)等)一起被包括在片上系统(“SoC”)中。
在至少一个实施例中，PPU可以被包括在包括一个或更多个存储设备的图形卡上。图形卡可以配置为与台式计算机主板上的PCIe插槽相连接。在至少一个实施例中，PPU可以是包括在主板的芯片组中的集成图形处理单元(“iGPU”)。
推理和/或训练逻辑815用于执行与一个或更多个实施例相关的推理和/或训练操作。下面结合图8A和/或图8B提供关于推理和/或训练逻辑815的细节。在至少一个实施例中，深度学习应用处理器用于训练机器学习模型(诸如神经网络)，以预测或推理提供给SM3100的信息。在至少一个实施例中，SM 3100用于基于已由另一处理器或系统或由SM 3100训练过的机器学习模型(例如，神经网络)推理或预测信息。在至少一个实施例中，SM 3100可用于执行一个或更多个本文所述的神经网络用例。
在至少一个实施例中，SM 3100包括或以其他方式可以访问工具、服务、硬件、软件或其他资源，以训练一个或更多个机器学习模型，或者根据本文所述的一个或更多个实施例，使用一个或更多个机器学习模型来预测或推理信息。在至少一个实施例中，SM 3100是或包括一种系统，其用于执行使用选择性权重更新来训练一个或更多个神经网络和/或使用一个或更多个神经网络使用选择性权重更新来推理信息的过程，该过程包括但不限于以上结合图6和图7所描述的过程。
在至少一个实施例中，单个半导体平台可以指唯一的单一的基于半导体的集成电路或芯片。在至少一个实施例中，可以使用具有增加的连接性的多芯片模块，其模拟芯片上的操作，并且相对于利用传统的中央处理单元(“CPU”)和总线实施方式进行了实质性的改进。在至少一个实施例中，根据用户的需求，各种模块也可以分开放置或以半导体平台的各种组合放置。
可以根据以下条款描述本公开的至少一个实施例：
1.一种处理器，包括一个或更多个算术逻辑单元(ALU)，用于至少部分地基于与权重信息的一个或更多个部分相关联以指示所述权重信息的一个或更多个部分最近已被更新的元数据来更新与一个或更多个神经网络相对应的权重信息的一个或更多个部分，其中所述一个或更多个部分小于对应于所述一个或更多个神经网络的所有权重信息。
2.根据条款1所述的处理器，其中作为确定所述权重信息的所述一个或更多个部分将在所述一个或更多个神经网络的当前训练步骤中使用的结果，所述一个或更多个ALU用于更新所述权重信息的所述一个或更多个部分。
3.根据条款1所述的处理器，其中所述权重信息的所述一个或更多个部分至少部分地基于以下项来更新：
所述元数据，用于指示所述权重信息的一个或更多个部分最近已被更新的时间；
动量信息，用于指示如何更新所述新权重信息的一个或更多个部分；
学习速率；和
动量系数。
4.根据条款3所述的处理器，其中所述学习速率和动量系数是超参数。
5.根据条款1所述的处理器，其中所述元数据包括计数器，所述计数器指示从所述权重信息的所述一个或更多个部分最后被更新已经经过多少个训练步。
6.根据条款1所述的处理器，其中所述权重信息的所述一个或更多个部分与嵌入向量相关联。
7.根据条款3所述的处理器，其中至少部分地基于用于更新所述权重信息的一个或更多个部分的所述动量信息和所述元数据来计算累积更新。
8.一种系统，包括：一个或更多个存储器，用于存储用于指示要反向传播到一个或更多个神经网络的权重信息的一个或更多个部分最近已被更新的元数据，其中所述一个或更多个部分少于要反向传播到所述一个或更多个神经网络的所有权重信息。
9.根据条款8所述的系统，其中所述一个或更多个存储器包括指令，如果所述指令被执行，则使得所述系统：
加载包括所述权重信息的所述一个或更多个部分的输入数据；
至少部分地基于所述元数据来更新所述权重信息的所述一个或更多个部分；
通过所述一个或更多个神经网络前向传播更新的所述权重信息的一个或更多个部分，以生成一个或更多个输出；
反向传播所述一个或更多个输出，以更新所述一个或更多个神经网络；以及
从所述一个或更多个部分更新所述权重信息的不同部分。
10.根据条款8所述的系统，其中所述元数据指示如何更新用于训练所述一个或更多个神经网络的多个嵌入向量。
11.根据条款8所述的系统，其中所述一个或更多个存储器用于存储动量信息，其用于指示如何更新所述权重信息的所述一个或更多个部分。
12.根据条款8所述的系统，其中在训练所述一个或个多个神经网络的时期之后，所述元数据被更新。
13.根据条款12所述的系统，其中所述元数据指示已经跳过了多少个训练时期。
14.根据条款8所述的系统，还包括车辆。
15.一种方法，包括：
生成与一个或更多个神经网络相关联的权重信息；和
至少部分地基于所述权重信息的部分最近已被更新来仅更新所述权重信息的所述部分，其中所述部分小于所有权重信息。
16.根据条款15所述的方法，其中所述权重信息的所述部分要在训练所述一个或更多个神经网络的步骤中使用。
17.根据条款16所述的方法，其中使用随机过程或伪随机过程来选择要在训练所述一个或更多个神经网络的步骤中使用的所述权重信息的所述部分。
18.根据条款15所述的方法，进一步包括存储用于指示所述权重信息的所述部分最近已被更新的元数据。
19.根据条款15所述的方法，其中通过至少部分地基于地面实况数据和所述一个或更多个神经网络的输出数据至少计算梯度来生成所述权重信息。
20.根据条款15所述的方法，其中所述权重信息的所述部分作为第一训练步的一部分被更新，并且所述权重信息的不同部分作为第二训练步的一部分被更新。
21.根据条款20所述的方法，其中所述不同部分与所述权重信息的所述部分部分地重叠。
22.根据条款18所述的方法，进一步包括至少部分地基于所述元数据来计算两个或更多个训练步的累积更新，用于更新所述权重信息的所述部分。
23.一种处理器，包括一个或更多个算术逻辑单元(ALU)，用于至少部分地基于一个或更多个神经网络来推理信息，所述一个或更多个神经网络被训练以至少部分地基于与对应于一个或更多个神经网络的权重信息的一个或更多个部分相关联的元数据来更新所述权重信息的所述一个或更多个部分，所述元数据用于指示所述权重信息的一个或更多个部分最近已被更新，其中所述一个或更多个部分小于与所述一个或更多个神经网络相对应的所有权重信息。
24.根据条款23所述的处理器，其中作为确定所述权重信息的所述一个或更多个部分要用于所述一个或更多个神经网络的当前训练步的结果，所述一个或更多个ALU更新所述权重信息的所述一个或更多个部分。
25.根据条款23所述的处理器，其中所述权重信息的所述一个或更多个部分至少部分地基于以下项被更新：
所述元数据，其指示所述权重信息的所述一个或更多个部分最近被更新；
动量信息，其指示如何更新所述权重信息的所述一个或更多个部分；
学习速率；和
动量系数。
26.根据条款25所述的处理器，其中所述学习速率和动量系数是超参数。
27.根据条款23所述的处理器，其中所述元数据包括计数器，用于指示从所述权重信息的所述一个或更多个部分上一次被更新已经经过多少个训练步。
28.根据条款23所述的处理器，其中所述权重信息的所述一个或更多个部分与嵌入向量相关联。
29.根据条款25所述的处理器，其中至少部分地基于所述动量信息和所述元数据来计算累积更新，用于更新所述权重信息的所述一个或更多个部分。
30.一种系统，包括：
一个或更多个处理器，用于使用一个或更多个神经网络来推理信息，所述一个或更多个神经网络通过至少部分地基于元数据至少更新权重信息的一个或更多个部分来训练，所述元数据指示所述权重信息的所述一个或更多个部分最近已被更新，其中所述一个或更多个部分小于所有权重信息；和
一个或更多个存储器，用于存储所述一个或更多个神经网络。
31.根据条款30所述的系统，其中所述一个或更多个神经网络通过至少进一步前向传播经更新的所述权重信息的所述一个或更多个部分以确定一个或更多个输出来训练。
32.根据条款31所述的系统，其中所述元数据指示如何更新用于训练所述一个或更多个神经网络的多个嵌入向量。
33.根据条款30所述的系统，其中所述权重信息的所述一个或更多个部分至少部分地基于用于指示如何更新所述权重信息的所述一个或更多个部分的动量信息来进一步更新。
34.根据条款30所述的系统，其中所述元数据在训练所述一个或更多个神经网络的时期之后被更新。
35.根据条款33所述的系统，其中至少部分地基于所述动量信息和所述元数据来计算累积更新，用于更新所述权重信息的所述一个或更多个部分。
36.根据条款30所述的系统，进一步包括自主车辆。
37.一种方法，包括：
使用一个或更多个神经网络来推理信息，所述一个或更多个神经网络至少部分地基于用于更新所述一个或更多个神经网络的权重信息的一个或更多个部分的元数据来训练，其中所述元数据指示所述权重信息的一个或更多个部分最近已被更新，进一步地，其中所述一个或更多个部分小于所有权重信息。
38.根据条款37所述的方法，其中所述元数据存储当所述权重信息被更新时已经跳过了多少个训练步。
39.根据条款37所述的方法，其中所述权重信息的所述一个或更多个部分被随机或伪随机地选择，以用于在训练步中训练所述一个或更多个神经网络。
40.根据条款37所述的方法，所述元数据是在所述一个或更多个神经网络的训练步之后被更新的计数器。
41.根据条款37所述的方法，其中所述权重信息的所述一个或更多个部分更新所述权重信息的所述一个或更多个部分，以跳过对至少一个训练步的更新。
42.根据条款37所述的方法，其中作为第一训练步的一部分来更新所述权重信息的所述一个或更多个部分，并且作为第二训练步的一部分来更新所述权重信息的不同部分。
43.根据条款42所述的方法，其中所述不同部分与所述权重信息的所述一个或更多个部分部分地重叠。
44.根据条款37所述的方法，其中所述元数据和用于指示如何更新所述权重信息的所述一个或更多个部分的动量信息被用来确定累积更新，用于更新所述权重信息的所述部分。
其他变型在本公开的精神内。因此，尽管所公开的技术易于进行各种变构和替代构造，但是某些示出的实施例由此在附图中示出并且已经在上面进行了详细描述。然而，应当理解，无意将本发明限制为所公开的特定形式或形式，相反，其意图是涵盖落入本发明的精神和范围内的所有修改、替代构造和等同形式，如所附权利要求所定义的。
在描述所公开的实施例的上下文中(特别是在所附权利要求的上下文中)术语“一”、“一个”和“所述”以及类似指代的使用应被解释为涵盖单数和复数，除非本文另有说明或与上下文明显矛盾。除非另外指出，否则术语“包括”、“具有”、“包含”和“含有”应解释为开放式术语(即，意思是“包括但不限于”)。术语“连接”(未经修改且指的是物理连接)，应理解为完全或部分地包含在，附加到或连接在一起，即使有某物介入。本文中数值范围的引用仅旨在用作一种简写方法，除非本文另有说明，否则分别指代落入该范围内的每个单独值，并且每个单独值都被并入说明书中，就如同在此单独引用一样。术语“集合”(例如，“项目的集合)”或“子集”的使用，除非上下文另有说明或与之矛盾，否则应解释为包含一个或更多个成员的非空集合。此外，除非上下文另有说明或与之矛盾，否则相应集合的术语“子集”不是必需表示相应集合的适当子集，但是该子集和相应集合可以相等。
连接的语言，例如“A、B和C中的至少一个”或“A、B和C至少一个”形式的短语，除非另有明确说明或与上下文明显矛盾否则，否则可以作为通常使用与上下文一起理解以呈现项目、条款等，可以是是A或B或C，也可以是A和B以及C的集合的任何非空子集。例如，在具有三个成员的集合的示例性示例中，连接短语“A、B和C中的至少一个”和“A，B和C中的至少一个”是指以下任意集合：{A}、{B}、{C}、{A，B}、{A，C}、{B，C}、{A，B，C}。因此，这种连接语言通常并不旨在暗示某些实施例需要至少一个A、至少一个B和至少一个C，他们每一个用于呈现。另外，除非另有说明或与上下文矛盾，否则术语“多个”表示复数的状态(例如，“多个项目”表示复数个项目)。“多个”中项目的数量的至少是两个，但是当明确地或通过上下文指示时可以是更多。此外，除非另有说明或从上下文中另外可知，否则短语“基于”是指“至少部分基于”而不是“仅基于”。
可以以任何合适的顺序来执行本文描述的过程的操作，除非本文另有指示或与上下文明显矛盾。在一个实施例中，诸如本文描述的那些过程(或其变型和/或组合)的过程在一个或更多个计算机系统中的一个控制下通过硬件或其组合执行，一个或更多个计算机系统配置有可执行指令并且被实现为在一个或更多个处理器上共同执行的代码(例如，可执行指令、一个或更多个计算机程序或一个或更多个应用程序)。在一个实施例中，代码以计算机程序的形式存储在计算机可读存储介质上，该计算机程序包括可由一个或更多个处理器执行的多个指令的计算机程序。在一个实施例中，计算机可读存储介质是非暂时性计算机刻度存储介质，其不包括暂时信号(例如，传播的瞬态电或电磁传输)但包括瞬时信号的收发器内的非暂时性数据存储电路(例如，缓冲器、高速缓存和队列)。在一个实施例中，代码(例如，可执行代码或源代码)被存储在其上存储有可执行指令(或其他存储器以存储可执行指令)的一组一个或更多个非暂时性计算机可读存储介质上，该可执行指令在被计算机系统的一个或更多个处理器执行时(例如，作为被执行的结果)，使计算机系统执行本文所述的操作。在一个实施例中，该组非暂时性计算机可读存储介质包括多个非暂时性计算机可读存储介质，以及多个非暂时性计算机可读存储介质中的一个或更多个单独的非暂时性存储介质缺少全部代码，而多个非暂时性计算机可读存储介质共同存储所有代码。在一个实施例中，可执行指令被执行，使得不同的指令被不同的处理器执行-例如，非暂时性计算机可读存储介质存储指令，并且主CPU执行一些指令，而图形处理器单元执行其他指令。在一个实施例中，计算机系统的不同组件具有独立处理器，以及不同处理器执行指令的不同子集。
因此，在一个实施例中，计算机系统配置成实现单独或共同执行本文所述的过程的操作的一个或更能多个服务，并且这样的计算机系统配置有能够使操作的执行的适用的硬件和/或软件。此外，实现本公开的实施例的计算机系统是单个设备，并且在另一实施例中，是一种分布式计算机系统，其包括以不同方式操作的多个设备，使得该分布式计算机系统执行本文所述的操作，并且使得单个设备不执行所有操作。
除非另外要求，本文提供的任何和所有示例或示例性语言(例如，“诸如”)的使用仅旨在更好地阐明本发明的实施例，而不对本发明的范围构成限制。本说明书中的语言不应解释为表示任何未要求保护的要素对于实施本发明是必不可少的。
本文引用的所有参考文献，包括出版物、专利申请和专利，均以引用的方式并入本文，其程度如同每个参考文献被单独且具体地指示以引用方式并入本文一样，并在此全文进行阐述。
在说明书和权利要求书中，可以使用术语“耦合”和“连接”及其派生词。应当理解，这些术语可能不旨在作为彼此的同义词。相反，在特定示例中，“连接”或“耦合”可用于指示两个或更多个元件彼此直接或间接物理或电接触。“耦合”也可能意味着两个或多个元素彼此不直接接触，但仍彼此协作或交互。
除非另有说明，否则应理解，在整个说明书中，诸如“处理”、“计算处理”、“计算”、“确定”等术语均指计算机或计算系统或类似的电子计算设备的动作和/或过程，这些电子设备将在计算系统的寄存器和/或存储器中表示为物理量(例如电子)的数据(例如电子)操作和/或转换为类似地表示为计算系统的存储器、寄存器或其他此类信息存储器、传输或显示设备中的物理量的其他数据。
在类似的方式中，术语“处理器”可以指处理来自寄存器和/或存储器的电子数据并将该电子数据转换成可以存储在寄存器和/或存储器中的其他电子数据的任何设备或设备的一部分。作为非限制性示例，“处理器”可以是中央处理单元(CPU)或图形处理单元(GPU)。“计算平台”可以包括一个或更多个处理器。如本文所使用的，“软件”过程可以包括例如随时间执行工作的软件和/或硬件实体，诸如任务、线程和智能代理。同样，每个过程可以指代多个过程，以依次或并行，连续或间歇地执行指令。术语“系统”和“方法”在本文中可互换使用，以达到一种该系统可以体现一种或更多种方法并且该方法可以被认为是系统的程度。
在本文档中，可以参考获得、获取、接收或将模拟或数字数据输入子系统、计算机系统或计算机实现的机器。可以以多种方式来完成获得、获取、接收或输入模拟和数字数据的过程，例如通过接收作为函数调用或对应用程序接口的调用的参数的数据。在一些实施方式中，获得、获取，接收或输入模拟或数字数据的过程可以通过经由串行或并行接口传输数据来完成。在另一个实施方式中，获得、获取、接收或输入模拟或数字数据的过程可以通过经由计算机网络将数据从提供实体转移到获取实体来完成。也可以参考提供、输出、传输、发送或呈现模拟或数字数据。在各种示例中，提供、输出、传输、发送或呈现模拟或数字数据的过程可以通过将数据作为函数调用的输入或输出参数、应用程序编程接口或进程间通信机制的参数进行传输来完成。
尽管以上讨论阐述了所描述的技术的示例实施方式，但是其他架构可以用于实现所描述的功能，并且意图在本公开的范围内。此外，尽管出于讨论目的在上面定义了具体的职责分配，但是根据情况，各种功能和职责可能以不同的方式分配和划分。
此外，尽管已经以结构特征和/或方法动作专用的语言描述了主题，但应理解，所附权利要求书中定义的主题不必限于所描述的特定特征或动作。而是，将特定特征和动作公开为实现权利要求的示例性形式。
Claims (44)
1.一种处理器，包括一个或更多个算术逻辑单元(ALU)，用于至少部分地基于与权重信息的一个或更多个部分相关联、用于指示权重信息的所述一个或更多个部分最近已被更新的元数据来更新与一个或更多个神经网络相对应的所述权重信息的一个或更多个部分，其中所述一个或更多个部分小于对应于所述一个或更多个神经网络的所有所述权重信息。
2.根据权利要求1所述的处理器，其中作为确定所述权重信息的所述一个或更多个部分将在所述一个或更多个神经网络的当前训练步中使用的结果，所述一个或更多个ALU用于更新权重信息的所述一个或更多个部分。
3.根据权利要求1所述的处理器，其中权重信息的所述一个或更多个部分至少部分地基于以下项来更新：
所述元数据，其用于指示所述权重信息的所述一个或更多个部分最近已被更新；
动量信息，其用于指示如何更新所述权重信息的所述一个或更多个部分；
学习速率；和
动量系数。
4.根据权利要求3所述的处理器，其中所述学习速率和所述动量系数是超参数。
5.根据权利要求1所述的处理器，其中所述元数据包括计数器，所述计数器指示从权重信息的所述一个或更多个部分最后被更新已经经过多少个训练步。
6.根据权利要求1所述的处理器，其中权重信息的所述一个或更多个部分与嵌入向量相关联。
7.根据权利要求3所述的处理器，其中至少部分地基于用于更新所述权重信息的所述一个或更多个部分的所述动量信息和所述元数据来计算累积更新。
8.一种系统，包括：一个或更多个存储器，用于存储用于指示要反向传播到一个或更多个神经网络的权重信息的一个或更多个部分最近已被更新的元数据，其中所述一个或更多个部分小于要反向传播到所述一个或更多个神经网络的所有所述权重信息。
9.根据权利要求8所述的系统，其中所述一个或更多个存储器包括指令，如果所述指令被执行，则使得所述系统：
加载包括所述权重信息的所述一个或更多个部分的输入数据；
至少部分地基于所述元数据来更新所述权重信息的所述一个或更多个部分；
通过所述一个或更多个神经网络前向传播更新的所述权重信息的一个或更多个部分，以生成一个或更多个输出；
反向传播所述一个或更多个输出，以更新所述一个或更多个神经网络；以及
从所述一个或更多个部分更新所述权重信息的不同部分。
10.根据权利要求8所述的系统，其中所述元数据指示如何更新用于训练所述一个或更多个神经网络的多个嵌入向量。
11.根据权利要求8所述的系统，其中所述一个或更多个存储器用于存储动量信息，其用于指示如何更新所述权重信息的所述一个或更多个部分。
12.根据权利要求8所述的系统，其中在所述一个或更多个神经网络的训练时期之后，所述元数据被更新。
13.根据权利要求12所述的系统，其中所述元数据指示已经跳过了多少个训练时期。
14.根据权利要求8所述的系统，还包括车辆。
15.一种方法，包括：
生成与一个或更多个神经网络相关联的权重信息；和
至少部分地基于所述权重信息的部分最近已被更新来仅更新所述权重信息的所述部分，其中所述部分小于所有所述权重信息。
16.根据权利要求15所述的方法，其中所述权重信息的所述部分要在所述一个或更多个神经网络的训练步中使用。
17.根据权利要求16所述的方法，其中使用随机过程或伪随机过程来选择要在所述一个或更多个神经网络的训练步中使用的所述权重信息的所述部分。
18.根据权利要求15所述的方法，进一步包括存储用于指示所述权重信息的所述部分最近已被更新的元数据。
19.根据权利要求15所述的方法，其中通过至少部分地基于地面实况数据和所述一个或更多个神经网络的输出数据至少计算梯度来生成所述权重信息。
20.根据权利要求15所述的方法，其中所述权重信息的所述部分作为第一训练步的一部分被更新，并且所述权重信息的不同部分作为第二训练步的一部分被更新。
21.根据权利要求20所述的方法，其中所述不同部分与所述权重信息的所述部分部分地重叠。
22.根据权利要求18所述的方法，进一步包括至少部分地基于所述元数据来计算两个或更多个训练步的累积更新，用于更新所述权重信息的所述部分。
23.一种处理器，包括一个或更多个算术逻辑单元(ALU)，用于至少部分地基于一个或更多个神经网络来推理信息，所述一个或更多个神经网络被训练以至少部分地基于与对应于所述一个或更多个神经网络的权重信息的一个或更多个部分相关联、用于指示权重信息的一个或更多个部分最近已被更新的元数据来更新权重信息的所述一个或更多个部分，其中所述一个或更多个部分小于与所述一个或更多个神经网络相对应的所有所述权重信息。
24.根据权利要求23所述的处理器，其中作为确定所述权重信息的所述一个或更多个部分将在所述一个或更多个神经网络的当前训练步中使用的结果，所述一个或更多个ALU用于更新所述权重信息的所述一个或更多个部分。
25.根据权利要求23所述的处理器，其中权重信息的所述一个或更多个部分至少部分地基于以下项被更新：
所述元数据，其指示所述权重信息的所述一个或更多个部分最近被更新；
动量信息，其指示如何更新所述权重信息的所述一个或更多个部分；
学习速率；和
动量系数。
26.根据权利要求25所述的处理器，其中所述学习速率和动量系数是超参数。
27.根据权利要求23所述的处理器，其中所述元数据包括计数器，所述计数器用于指示从所述权重信息的所述一个或更多个部分最后被更新已经经过多少个训练步。
28.根据权利要求23所述的处理器，其中权重信息的所述一个或更多个部分与嵌入向量相关联。
29.根据权利要求25所述的处理器，其中至少部分地基于用于更新所述权重信息的所述一个或更多个部分的所述动量信息和所述元数据来计算累积更新。
30.一种系统，包括：
一个或更多个处理器，用于使用一个或更多个神经网络来推理信息，所述一个或更多个神经网络通过至少部分地基于元数据至少更新权重信息的一个或更多个部分来训练，所述元数据指示所述权重信息的所述一个或更多个部分最近已被更新，其中所述一个或更多个部分小于所有所述权重信息；和
一个或更多个存储器，用于存储所述一个或更多个神经网络。
31.根据权利要求30所述的系统，其中所述一个或更多个神经网络通过至少进一步前向传播经更新的所述权重信息的一个或更多个部分以确定一个或更多个输出来训练。
32.根据权利要求31所述的系统，其中所述元数据指示如何更新用于训练所述一个或更多个神经网络的多个嵌入向量。
33.根据权利要求30所述的系统，其中所述权重信息的所述一个或更多个部分进一步至少部分地基于用于指示如何更新所述权重信息的所述一个或更多个部分的动量信息来更新。
34.根据权利要求30所述的系统，其中所述元数据在所述一个或更多个神经网络的训练时期之后被更新。
35.根据权利要求33所述的系统，其中至少部分地基于用于更新所述权重信息的所述一个或更多个部分的所述动量信息和所述元数据来计算累积更新。
36.根据权利要求30所述的系统，进一步包括自主车辆。
37.一种方法，包括：
使用一个或更多个神经网络来推理信息，所述一个或更多个神经网络至少部分地基于用于更新所述一个或更多个神经网络的权重信息的一个或更多个部分的元数据来训练，其中所述元数据指示所述权重信息的一个或更多个部分最近已被更新，进一步地，其中所述一个或更多个部分小于所有所述权重信息。
38.根据权利要求37所述的方法，其中所述元数据存储当所述权重信息被更新时已经跳过了多少个训练步。
39.根据权利要求37所述的方法，其中所述权重信息的所述一个或更多个部分被随机或伪随机地选择，以用于在训练步中训练所述一个或更多个神经网络。
40.根据权利要求37所述的方法，所述元数据是在所述一个或更多个神经网络的训练步之后被更新的计数器。
41.根据权利要求37所述的方法，其中所述权重信息的所述一个或更多个部分更新所述权重信息的所述一个或更多个部分，以跳过对至少一个训练步的更新。
42.根据权利要求37所述的方法，其中作为第一训练步的一部分来更新所述权重信息的所述一个或更多个部分，并且作为第二训练步的一部分来更新所述权重信息的不同部分。
43.根据权利要求42所述的方法，其中所述不同部分与所述权重信息的所述一个或更多个部分部分地重叠。
44.根据权利要求37所述的方法，其中用于指示如何更新所述权重信息的所述一个或更多个部分的所述元数据和动量信息被用来确定累积更新，用于更新所述权重信息的所述部分。
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