CN111984552A - 一种缓存管理方法、装置及电子设备和存储介质 - Google Patents
一种缓存管理方法、装置及电子设备和存储介质 Download PDFInfo
- Publication number
- CN111984552A CN111984552A CN202010850228.5A CN202010850228A CN111984552A CN 111984552 A CN111984552 A CN 111984552A CN 202010850228 A CN202010850228 A CN 202010850228A CN 111984552 A CN111984552 A CN 111984552A
- Authority
- CN
- China
- Prior art keywords
- controller
- data block
- cache
- target data
- target
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000007726 management method Methods 0.000 title claims abstract description 39
- 238000000034 method Methods 0.000 claims abstract description 30
- 230000015654 memory Effects 0.000 claims description 16
- 238000004590 computer program Methods 0.000 claims description 6
- 230000008569 process Effects 0.000 description 11
- 238000004891 communication Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 7
- 230000005236 sound signal Effects 0.000 description 4
- 230000009471 action Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000011010 flushing procedure Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0866—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches for peripheral storage systems, e.g. disk cache
- G06F12/0871—Allocation or management of cache space
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
- G06F3/0638—Organizing or formatting or addressing of data
- G06F3/064—Management of blocks
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
- G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
- G06F3/0658—Controller construction arrangements
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Human Computer Interaction (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
本申请公开了一种缓存管理方法、装置及一种电子设备和计算机可读存储介质,该方法包括:按照预设粒度对存储空间进行划分得到多个存储块;为每个存储块分配对应的控制器;其中,所述控制器用于控制对应的数据块的数据读写操作;通过总线连接多个控制器的缓存,以使每个所述控制器利用所述总线访问其他控制器的缓存。由此可见,本申请为每个存储块分配控制器,实现了多控制器的负载均衡,实现了高端存储模块,大幅提高了缓存模块的性能。
Description
技术领域
本申请涉及存储技术领域,更具体地说,涉及一种缓存管理方法、装置及一种电子设备和一种计算机可读存储介质。
背景技术
对于中端存储的缓存模块,LUN(中文全称:逻辑单元号,英文全称:Logical UnitNumber)有明显的控制器归属,同一时刻只能有一个控制器操作该LUN的缓存,增加控制器无法提升性能,单节点故障,需要改成透写模式,性能骤降。
因此,如何提高缓存模块的性能和稳定性是本领域技术人员需要解决的技术问题。
发明内容
本申请的目的在于提供一种缓存管理方法、装置及一种电子设备和一种计算机可读存储介质,提高了缓存模块的性能和稳定性。
为实现上述目的,本申请提供了一种缓存管理方法,包括:
按照预设粒度对存储空间进行划分得到多个存储块;
为每个存储块分配对应的控制器;其中,所述控制器用于控制对应的数据块的数据读写操作;
通过总线连接多个控制器的缓存,以使每个所述控制器利用所述总线访问其他控制器的缓存。
其中,还包括:
按照所述预设粒度对每个所述控制器的缓存进行划分。
其中,还包括:
基于所述数据块与所述控制器的对应关系建立一致性缓存表,并将所述一致性缓存表存储于每个所述控制器。
其中,还包括:
当第一目标控制器接收到第一目标数据块的写请求时,查询所述一致性缓存表以便确定所述第一目标数据块对应的控制器;
判断所述第一目标数据块对应的控制器是否为所述第一目标控制器;
若是,则所述第一目标控制器直接将所述写请求对应的数据写入自身的缓存,并将所述第一目标数据块设置为脏数据块;
若否,则所述第一目标控制器利用所述总线将所述写请求对应的数据写入所述第一目标数据块对应的控制器的缓存,所述第一目标数据块对应的控制器将所述第一目标数据块设置为脏数据块。
其中,还包括:
当第二目标控制器接收到第二目标数据块的读请求时,查询自身的缓存是否存在所述第二目标数据块存储的数据;
若自身的缓存存在所述第二目标数据块存储的数据,则直接返回所述第二目标数据块存储的数据;
若自身的缓存不存在所述第二目标数据块存储的数据,则利用所述总线查询其他控制器的缓存是否存在所述第二目标数据块存储的数据;
若其他控制器的缓存存在所述第二目标数据块存储的数据,则从存在所述第二目标数据块存储的数据的缓存中读取并返回所述第二目标数据块存储的数据;
若其他控制器的缓存不存在所述第二目标数据块存储的数据,则从所述存储空间中读取并返回所述第二目标数据块存储的数据。
其中,所述利用所述总线查询其他控制器的缓存是否存在所述第二目标数据块存储的数据,包括:
查询所述一致性缓存表以便确定所述第二目标数据块对应的控制器;
利用所述总线查询所述第二目标数据块对应的控制器的缓存是否存在所述第二目标数据块存储的数据。
其中,还包括:
若检测到故障控制器,则确定所述故障控制器对应的冗余控制器;
从所有正常的控制器中选择接管控制器,并建立所述冗余控制器与所述接管控制器的镜像配对;
对所述冗余控制器的缓存中的数据进行落盘操作。
为实现上述目的,本申请提供了一种缓存管理装置,包括:
第一划分模块,用于按照预设粒度对存储空间进行划分得到多个存储块;
分配模块,用于为每个存储块分配对应的控制器;其中,所述控制器用于控制对应的数据块的数据读写操作;
连接模块,用于通过总线连接多个控制器的缓存,以使每个所述控制器利用所述总线访问其他控制器的缓存。
为实现上述目的,本申请提供了一种电子设备,包括:
存储器,用于存储计算机程序;
处理器,用于执行所述计算机程序时实现如上述缓存管理方法的步骤。
为实现上述目的,本申请提供了一种计算机可读存储介质,所述计算机可读存储介质上存储有计算机程序,所述计算机程序被处理器执行时实现如上述缓存管理方法的步骤。
通过以上方案可知,本申请提供的一种缓存管理方法,包括:按照预设粒度对存储空间进行划分得到多个存储块;为每个存储块分配对应的控制器;其中,所述控制器用于控制对应的数据块的数据读写操作;通过总线连接多个控制器的缓存,以使每个所述控制器利用所述总线访问其他控制器的缓存。
在本申请中,按照预设粒度对存储空间进行划分得到多个存储块,每个控制器对应控制一个存储块的读写操作,即每个控制器的缓存对应一个存储块。多个控制器的缓存通过总线连接,每个控制器利用所述总线访问其他控制器的缓存,不同控制器可以同时操作自身的缓存,即同一时刻可以有多个控制器同时操作存储空间对应的缓存,增控制器可以线性提升性能。由此可见,本申请为每个存储块分配控制器,实现了多控制器的负载均衡,实现了高端存储模块,大幅提高了缓存模块的性能。本申请还公开了一种缓存管理装置及一种电子设备和一种计算机可读存储介质,同样能实现上述技术效果。
应当理解的是,以上的一般描述和后文的细节描述仅是示例性的,并不能限制本申请。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案,下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本申请的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。附图是用来提供对本公开的进一步理解,并且构成说明书的一部分,与下面的具体实施方式一起用于解释本公开,但并不构成对本公开的限制。在附图中:
图1为根据一示例性实施例示出的一种缓存管理方法的流程图;
图2为根据一示例性实施例示出的另一种缓存管理方法的流程图;
图3为根据一示例性实施例示出的又一种缓存管理方法的流程图;
图4为根据一示例性实施例示出的一种缓存管理装置的结构图;
图5为根据一示例性实施例示出的一种电子设备的结构图。
具体实施方式
下面将结合本申请实施例中的附图,对本申请实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅仅是本申请一部分实施例,而不是全部的实施例。基于本申请中的实施例,本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例,都属于本申请保护的范围。
本申请实施例公开了一种缓存管理方法,提高了缓存模块的性能和稳定性。
参见图1,根据一示例性实施例示出的一种缓存管理方法的流程图,如图1所示,包括:
S101:按照预设粒度对存储空间进行划分得到多个存储块;
S102:为每个存储块分配对应的控制器;其中,所述控制器用于控制对应的数据块的数据读写操作;
在本实施例中,存储空间(LUN地址)按照预设颗粒度进行划分,例如512k,并为每个存储块设置序列号。每个存储块均对应一个或多个控制器,用于控制该数据块的数据读写操作,多个控制器用于实现存储块的冗余控制。作为一种可行的实施方式,本实施例还包括:基于所述数据块与所述控制器的对应关系建立一致性缓存表,并将所述一致性缓存表存储于每个所述控制器。在具体实施中,一致性缓存表用于存储控制器与数据块的对应关系,每个控制器均需维护该一致性缓存表。另外,对于存储空间还可以基于zookeeper建立全局锁,与一致性缓存表配合实现多控制器的动态均衡。
可以理解的是,控制器中的缓存可以按照同样的粒度存储数据,基于序列号与落盘地址对应,即本实施例还包括:按照所述预设粒度对每个所述控制器的缓存进行划分。
S103:通过总线连接多个控制器的缓存,以使每个控制器利用所述总线访问其他控制器的缓存。
在本步骤中,通过总线将各个控制器的内存连接起来,所有控制器均可访问其他控制器的内存,也就是构建global cache,此处的总线可以具体为PCIE(peripheralcomponent interconnect express,一种高速串行计算机扩展总线标准)或rapid io。
在上述实施例的基础上,作为一种优选实施方式,还包括:若检测到故障控制器,则确定所述故障控制器对应的冗余控制器;从所有正常的控制器中选择接管控制器,并建立所述冗余控制器与所述接管控制器的镜像配对;对所述冗余控制器的缓存中的数据进行落盘操作。在具体实施中,多个控制器对应一个数据块,用于实现数据块的冗余管理,多个控制器之间形成缓存镜像配对,若系统中存在故障控制器,则基于缓存镜像配对关系确定其对应的冗余控制器,并在正常运行的控制器中选择接管控制器用于接管故障控制器的功能。重新建立缓存镜像配对,即建立冗余控制器与接管控制器的镜像配对,后续写请求保持回写模式,按照新的镜像配对进行控制。冗余控制器的缓存中的数据进行落盘操作,即将故障前的数据刷写干净,避免业务中断。可见,故障控制器可由其他控制器进行接管,保证业务不中断,大幅提升系统稳定性。
在本申请实施例中,按照预设粒度对存储空间进行划分得到多个存储块,每个控制器对应控制一个存储块的读写操作,即每个控制器的缓存对应一个存储块。多个控制器的缓存通过总线连接,每个控制器利用所述总线访问其他控制器的缓存,不同控制器可以同时操作自身的缓存,即同一时刻可以有多个控制器同时操作存储空间对应的缓存,增控制器可以线性提升性能。由此可见,本申请实施例为每个存储块分配控制器,实现了多控制器的负载均衡,实现了高端存储模块,大幅提高了缓存模块的性能。
下面介绍响应写请求的流程,具体的:
参见图2,根据一示例性实施例示出的另一种缓存管理方法的流程图,如图2所示,包括:
S201:当第一目标控制器接收到第一目标数据块的写请求时,查询所述一致性缓存表以便确定所述第一目标数据块对应的控制器;
S202:判断所述第一目标数据块对应的控制器是否为所述第一目标控制器;若是,则进入S203;若否,则进入S204;
S203:所述第一目标控制器直接将所述写请求对应的数据写入自身的缓存,并将所述第一目标数据块设置为脏数据块;
S204:所述第一目标控制器利用所述总线将所述写请求对应的数据写入所述第一目标数据块对应的控制器的缓存,所述第一目标数据块对应的控制器将所述第一目标数据块设置为脏数据块。
在具体实施中,若第一目标控制器接收到第一目标数据块的写请求,则查询一致性缓存表以便确定第一目标数据块对应的控制器,若自身为第一目标数据块对应的控制器,则直接将写请求对应的数据写入自身的缓存,后续采用回写模式将该数据下刷至后端的存储空间,将第一目标数据块设置为脏数据块,并通知其他控制器。若第一目标数据块对应的控制器不是第一目标控制器,则第一目标控制器利用总线将写请求对应的数据写入第一目标数据块对应的控制器的缓存,第一目标数据块对应的控制器将第一目标数据块设置为脏数据块,并通知其他控制器。
下面介绍响应读请求的流程,具体的:
参见图3,根据一示例性实施例示出的又一种缓存管理方法的流程图,如图3所示,包括:
S301:当第二目标控制器接收到第二目标数据块的读请求时,查询自身的缓存是否存在所述第二目标数据块存储的数据;若是,则进入S302;若否,则进入S303;
S302:直接返回所述第二目标数据块存储的数据;
S303:利用所述总线查询其他控制器的缓存是否存在所述第二目标数据块存储的数据;若是,则进入S304;若否,则进入S305;
在具体实施中,若第二目标控制器接收到第二目标数据块的读请求,查询自身的缓存是否存在所述第二目标数据块存储的数据,若是,则响应该读请求,即返回自身缓存中存储的第二目标数据块对应的数据;若否,则自动检索查询其他控制器的缓存是否存在第二目标数据块存储的数据。
作为一种可行的实施方式,所述利用所述总线查询其他控制器的缓存是否存在所述第二目标数据块存储的数据,包括:查询所述一致性缓存表以便确定所述第二目标数据块对应的控制器;利用所述总线查询所述第二目标数据块对应的控制器的缓存是否存在所述第二目标数据块存储的数据。在具体实施中,查询一致性缓存表确定第二目标数据块对应的控制器,若该控制器的缓存中存在第二目标数据块存储的数据,则第一目标控制器利用总线读取第二目标数据块对应的控制器的缓存中存储的第二目标数据块对应的数据,并向请求方返回,若第二目标数据块对应的控制器的缓存中不存在第二目标数据块存储的数据,则第二目标控制器从存储空间中读取第二目标数据块存储的数据,并向请求方返回。
S304:从存在所述第二目标数据块存储的数据的缓存中读取并返回所述第二目标数据块存储的数据;
S305:从所述存储空间中读取并返回所述第二目标数据块存储的数据。
在具体实施中,若其他控制器的缓存中存在第二目标数据块存储的数据,则第一目标控制器利用总线该缓存中存储的第二目标数据块对应的数据,并向请求方返回,若其他控制器的缓存中不存在第二目标数据块存储的数据,则第二目标控制器从存储空间中读取第二目标数据块存储的数据,并向请求方返回。
下面对本申请实施例提供的一种缓存管理装置进行介绍,下文描述的一种缓存管理装置与上文描述的一种缓存管理方法可以相互参照。
参见图4,根据一示例性实施例示出的一种缓存管理装置的结构图,如图4所示,包括:
第一划分模块401,用于按照预设粒度对存储空间进行划分得到多个存储块;
分配模块402,用于为每个存储块分配对应的控制器;其中,所述控制器用于控制对应的数据块的数据读写操作;
连接模块403,用于通过总线连接多个控制器的缓存,以使每个所述控制器利用所述总线访问其他控制器的缓存。
在本申请实施例中,按照预设粒度对存储空间进行划分得到多个存储块,每个控制器对应控制一个存储块的读写操作,即每个控制器的缓存对应一个存储块。多个控制器的缓存通过总线连接,每个控制器利用所述总线访问其他控制器的缓存,不同控制器可以同时操作自身的缓存,即同一时刻可以有多个控制器同时操作存储空间对应的缓存,增控制器可以线性提升性能。由此可见,本申请实施例为每个存储块分配控制器,实现了多控制器的负载均衡,实现了高端存储模块,大幅提高了缓存模块的性能。
在上述实施例的基础上,作为一种优选实施方式,还包括:
第二划分模块,用于按照所述预设粒度对每个所述控制器的缓存进行划分。
在上述实施例的基础上,作为一种优选实施方式,还包括:
建立模块,用于基于所述数据块与所述控制器的对应关系建立一致性缓存表,并将所述一致性缓存表存储于每个所述控制器。
在上述实施例的基础上,作为一种优选实施方式,还包括:
第一查询模块,用于当第一目标控制器接收到第一目标数据块的写请求时,查询所述一致性缓存表以便确定所述第一目标数据块对应的控制器;
判断模块,用于判断所述第一目标数据块对应的控制器是否为所述第一目标控制器;若是,则启动第一写入模块的工作流程;若否,则启动第二写入模块的工作流程;
第一写入模块,用于所述第一目标控制器直接将所述写请求对应的数据写入自身的缓存,并将所述第一目标数据块设置为脏数据块;
第二写入模块,用于所述第一目标控制器利用所述总线将所述写请求对应的数据写入所述第一目标数据块对应的控制器的缓存,所述第一目标数据块对应的控制器将所述第一目标数据块设置为脏数据块。
在上述实施例的基础上,作为一种优选实施方式,还包括:
第二查询模块,用于当第二目标控制器接收到第二目标数据块的读请求时,查询自身的缓存是否存在所述第二目标数据块存储的数据;若是,则启动第一返回模块的工作流程;若否,则启动第三查询模块的工作流程;
第一返回模块,用于直接返回所述第二目标数据块存储的数据;
第三查询模块,用于利用所述总线查询其他控制器的缓存是否存在所述第二目标数据块存储的数据;若是,则启动第二返回模块的工作流程;若否,则启动第三返回模块的工作流程;
第二返回模块,用于从存在所述第二目标数据块存储的数据的缓存中读取并返回所述第二目标数据块存储的数据;
第三返回模块,用于从所述存储空间中读取并返回所述第二目标数据块存储的数据。
在上述实施例的基础上,作为一种优选实施方式,所述第三查询模块具体为查询所述一致性缓存表以便确定所述第二目标数据块对应的控制器;利用所述总线查询所述第二目标数据块对应的控制器的缓存是否存在所述第二目标数据块存储的数据的模块。
在上述实施例的基础上,作为一种优选实施方式,还包括:
确定模块,用于若检测到故障控制器,则确定所述故障控制器对应的冗余控制器;
选择模块,用于从所有正常的控制器中选择接管控制器,并建立所述冗余控制器与所述接管控制器的镜像配对;
落盘操作模块,用于对所述冗余控制器的缓存中的数据进行落盘操作。
关于上述实施例中的装置,其中各个模块执行操作的具体方式已经在有关该方法的实施例中进行了详细描述,此处将不做详细阐述说明。
本申请还提供了一种电子设备,参见图5,本申请实施例提供的一种电子设备500的结构图,如图5所示,可以包括处理器11和存储器12。该电子设备500还可以包括多媒体组件13,输入/输出(I/O)接口14,以及通信组件15中的一者或多者。
其中,处理器11用于控制该电子设备500的整体操作,以完成上述的缓存管理方法中的全部或部分步骤。存储器12用于存储各种类型的数据以支持在该电子设备500的操作,这些数据例如可以包括用于在该电子设备500上操作的任何应用程序或方法的指令,以及应用程序相关的数据。该存储器12可以由任何类型的易失性或非易失性存储设备或者它们的组合实现,例如静态随机存取存储器(Static Random Access Memory,简称SRAM),电可擦除可编程只读存储器(Electrically Erasable Programmable Read-Only Memory,简称EEPROM),可擦除可编程只读存储器(Erasable Programmable Read-Only Memory,简称EPROM),可编程只读存储器(Programmable Read-Only Memory,简称PROM),只读存储器(Read-Only Memory,简称ROM),磁存储器,快闪存储器,磁盘或光盘。多媒体组件13可以包括屏幕和音频组件。其中屏幕例如可以是触摸屏,音频组件用于输出和/或输入音频信号。例如,音频组件可以包括一个麦克风,麦克风用于接收外部音频信号。所接收的音频信号可以被进一步存储在存储器12或通过通信组件15发送。音频组件还包括至少一个扬声器,用于输出音频信号。I/O接口14为处理器11和其他接口模块之间提供接口,上述其他接口模块可以是键盘,鼠标,按钮等。这些按钮可以是虚拟按钮或者实体按钮。通信组件15用于该电子设备500与其他设备之间进行有线或无线通信。无线通信,例如Wi-Fi,蓝牙,近场通信(Near Field Communication,简称NFC),2G、3G或4G,或它们中的一种或几种的组合,因此相应的该通信组件15可以包括:Wi-Fi模块,蓝牙模块,NFC模块。
在一示例性实施例中,电子设备500可以被一个或多个应用专用集成电路(Application Specific Integrated Circuit,简称ASIC)、数字信号处理器(DigitalSignal Processor,简称DSP)、数字信号处理设备(Digital Signal Processing Device,简称DSPD)、可编程逻辑器件(Programmable Logic Device,简称PLD)、现场可编程门阵列(Field Programmable Gate Array,简称FPGA)、控制器、微控制器、微处理器或其他电子元件实现,用于执行上述的缓存管理方法。
在另一示例性实施例中,还提供了一种包括程序指令的计算机可读存储介质,该程序指令被处理器执行时实现上述缓存管理方法的步骤。例如,该计算机可读存储介质可以为上述包括程序指令的存储器12,上述程序指令可由电子设备500的处理器11执行以完成上述的缓存管理方法。
说明书中各个实施例采用递进的方式描述,每个实施例重点说明的都是与其他实施例的不同之处,各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言,由于其与实施例公开的方法相对应,所以描述的比较简单,相关之处参见方法部分说明即可。应当指出,对于本技术领域的普通技术人员来说,在不脱离本申请原理的前提下,还可以对本申请进行若干改进和修饰,这些改进和修饰也落入本申请权利要求的保护范围内。
还需要说明的是,在本说明书中,诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来,而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且,术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含,从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素,而且还包括没有明确列出的其他要素,或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下,由语句“包括一个……”限定的要素,并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
Claims (10)
1.一种缓存管理方法,其特征在于,包括:
按照预设粒度对存储空间进行划分得到多个存储块;
为每个存储块分配对应的控制器;其中,所述控制器用于控制对应的数据块的数据读写操作;
通过总线连接多个控制器的缓存,以使每个所述控制器利用所述总线访问其他控制器的缓存。
2.根据权利要求1所述缓存管理方法,其特征在于,还包括:
按照所述预设粒度对每个所述控制器的缓存进行划分。
3.根据权利要求1所述缓存管理方法,其特征在于,还包括:
基于所述数据块与所述控制器的对应关系建立一致性缓存表,并将所述一致性缓存表存储于每个所述控制器。
4.根据权利要求3所述缓存管理方法,其特征在于,还包括:
当第一目标控制器接收到第一目标数据块的写请求时,查询所述一致性缓存表以便确定所述第一目标数据块对应的控制器;
判断所述第一目标数据块对应的控制器是否为所述第一目标控制器;
若是,则所述第一目标控制器直接将所述写请求对应的数据写入自身的缓存,并将所述第一目标数据块设置为脏数据块;
若否,则所述第一目标控制器利用所述总线将所述写请求对应的数据写入所述第一目标数据块对应的控制器的缓存,所述第一目标数据块对应的控制器将所述第一目标数据块设置为脏数据块。
5.根据权利要求1所述缓存管理方法,其特征在于,还包括:
当第二目标控制器接收到第二目标数据块的读请求时,查询自身的缓存是否存在所述第二目标数据块存储的数据;
若自身的缓存存在所述第二目标数据块存储的数据,则直接返回所述第二目标数据块存储的数据;
若自身的缓存不存在所述第二目标数据块存储的数据,则利用所述总线查询其他控制器的缓存是否存在所述第二目标数据块存储的数据;
若其他控制器的缓存存在所述第二目标数据块存储的数据,则从存在所述第二目标数据块存储的数据的缓存中读取并返回所述第二目标数据块存储的数据;
若其他控制器的缓存不存在所述第二目标数据块存储的数据,则从所述存储空间中读取并返回所述第二目标数据块存储的数据。
6.根据权利要求1所述缓存管理方法,其特征在于,所述利用所述总线查询其他控制器的缓存是否存在所述第二目标数据块存储的数据,包括:
查询所述一致性缓存表以便确定所述第二目标数据块对应的控制器;
利用所述总线查询所述第二目标数据块对应的控制器的缓存是否存在所述第二目标数据块存储的数据。
7.根据权利要求1至6中任一项所述缓存管理方法,其特征在于,还包括:
若检测到故障控制器,则确定所述故障控制器对应的冗余控制器;
从所有正常的控制器中选择接管控制器,并建立所述冗余控制器与所述接管控制器的镜像配对;
对所述冗余控制器的缓存中的数据进行落盘操作。
8.一种缓存管理装置,其特征在于,包括:
第一划分模块,用于按照预设粒度对存储空间进行划分得到多个存储块;
分配模块,用于为每个存储块分配对应的控制器;其中,所述控制器用于控制对应的数据块的数据读写操作;
连接模块,用于通过总线连接多个控制器的缓存,以使每个所述控制器利用所述总线访问其他控制器的缓存。
9.一种电子设备,其特征在于,包括:
存储器,用于存储计算机程序;
处理器,用于执行所述计算机程序时实现如权利要求1至7任一项所述缓存管理方法的步骤。
10.一种计算机可读存储介质,其特征在于,所述计算机可读存储介质上存储有计算机程序,所述计算机程序被处理器执行时实现如权利要求1至7任一项所述缓存管理方法的步骤。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202010850228.5A CN111984552A (zh) | 2020-08-21 | 2020-08-21 | 一种缓存管理方法、装置及电子设备和存储介质 |
PCT/CN2021/096211 WO2022037166A1 (zh) | 2020-08-21 | 2021-05-27 | 一种缓存管理方法、装置及电子设备和存储介质 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202010850228.5A CN111984552A (zh) | 2020-08-21 | 2020-08-21 | 一种缓存管理方法、装置及电子设备和存储介质 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN111984552A true CN111984552A (zh) | 2020-11-24 |
Family
ID=73442809
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202010850228.5A Pending CN111984552A (zh) | 2020-08-21 | 2020-08-21 | 一种缓存管理方法、装置及电子设备和存储介质 |
Country Status (2)
Country | Link |
---|---|
CN (1) | CN111984552A (zh) |
WO (1) | WO2022037166A1 (zh) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN112540933A (zh) * | 2020-11-26 | 2021-03-23 | 华云数据控股集团有限公司 | 缓存读写方法、装置及电子设备 |
WO2022037166A1 (zh) * | 2020-08-21 | 2022-02-24 | 苏州浪潮智能科技有限公司 | 一种缓存管理方法、装置及电子设备和存储介质 |
CN114356211A (zh) * | 2021-11-19 | 2022-04-15 | 苏州浪潮智能科技有限公司 | 一种存储空间的处理方法、装置、电子设备及存储介质 |
CN114442955A (zh) * | 2022-01-29 | 2022-05-06 | 苏州浪潮智能科技有限公司 | 全闪存储阵列的数据存储空间管理方法及装置 |
CN116340214A (zh) * | 2023-02-28 | 2023-06-27 | 中科驭数(北京)科技有限公司 | 缓存数据存读方法、装置、设备和介质 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN105354151A (zh) * | 2014-08-19 | 2016-02-24 | 阿里巴巴集团控股有限公司 | 一种缓存管理方法与设备 |
US20160344837A1 (en) * | 2012-12-31 | 2016-11-24 | Emc Corporation | System and method for cache management |
US20180121126A1 (en) * | 2015-06-02 | 2018-05-03 | Huawei Technologies Co., Ltd. | Memory access system and method |
CN110413228A (zh) * | 2019-07-09 | 2019-11-05 | 江苏芯盛智能科技有限公司 | 一种映射表管理方法、系统及电子设备和存储介质 |
CN111104066A (zh) * | 2019-12-17 | 2020-05-05 | 华中科技大学 | 数据写入方法、装置及存储服务器和计算机可读存储介质 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101840309B (zh) * | 2009-10-28 | 2011-10-26 | 创新科存储技术有限公司 | 多路径环境下双控磁盘阵列的访问控制方法及系统 |
CN103150267B (zh) * | 2013-02-21 | 2017-02-08 | 郑州云海信息技术有限公司 | 一种多控制器间的缓存同步方法 |
CN105573857A (zh) * | 2014-10-10 | 2016-05-11 | 北京计算机技术及应用研究所 | 一种多控磁盘阵列缓存镜像方法及系统 |
CN111984552A (zh) * | 2020-08-21 | 2020-11-24 | 苏州浪潮智能科技有限公司 | 一种缓存管理方法、装置及电子设备和存储介质 |
-
2020
- 2020-08-21 CN CN202010850228.5A patent/CN111984552A/zh active Pending
-
2021
- 2021-05-27 WO PCT/CN2021/096211 patent/WO2022037166A1/zh active Application Filing
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20160344837A1 (en) * | 2012-12-31 | 2016-11-24 | Emc Corporation | System and method for cache management |
CN105354151A (zh) * | 2014-08-19 | 2016-02-24 | 阿里巴巴集团控股有限公司 | 一种缓存管理方法与设备 |
US20180121126A1 (en) * | 2015-06-02 | 2018-05-03 | Huawei Technologies Co., Ltd. | Memory access system and method |
CN110413228A (zh) * | 2019-07-09 | 2019-11-05 | 江苏芯盛智能科技有限公司 | 一种映射表管理方法、系统及电子设备和存储介质 |
CN111104066A (zh) * | 2019-12-17 | 2020-05-05 | 华中科技大学 | 数据写入方法、装置及存储服务器和计算机可读存储介质 |
Non-Patent Citations (2)
Title |
---|
CBINEWS编辑: "如何实现多控缓存一致性?看浪潮浪潮AS18000高端存储", 《WWW.CBINEWS.COM/STORAGE/NEWS/2016-07-19/251407.HTM》 * |
IT168资讯: "实现多控缓存一致性?看浪潮高端存储的", 《ROLL.SHOU.COM/20160720/N460085265.SHTML》 * |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2022037166A1 (zh) * | 2020-08-21 | 2022-02-24 | 苏州浪潮智能科技有限公司 | 一种缓存管理方法、装置及电子设备和存储介质 |
CN112540933A (zh) * | 2020-11-26 | 2021-03-23 | 华云数据控股集团有限公司 | 缓存读写方法、装置及电子设备 |
CN114356211A (zh) * | 2021-11-19 | 2022-04-15 | 苏州浪潮智能科技有限公司 | 一种存储空间的处理方法、装置、电子设备及存储介质 |
CN114356211B (zh) * | 2021-11-19 | 2023-08-29 | 苏州浪潮智能科技有限公司 | 一种存储空间的处理方法、装置、电子设备及存储介质 |
CN114442955A (zh) * | 2022-01-29 | 2022-05-06 | 苏州浪潮智能科技有限公司 | 全闪存储阵列的数据存储空间管理方法及装置 |
CN114442955B (zh) * | 2022-01-29 | 2023-08-04 | 苏州浪潮智能科技有限公司 | 全闪存储阵列的数据存储空间管理方法及装置 |
CN116340214A (zh) * | 2023-02-28 | 2023-06-27 | 中科驭数(北京)科技有限公司 | 缓存数据存读方法、装置、设备和介质 |
CN116340214B (zh) * | 2023-02-28 | 2024-01-02 | 中科驭数(北京)科技有限公司 | 缓存数据存读方法、装置、设备和介质 |
Also Published As
Publication number | Publication date |
---|---|
WO2022037166A1 (zh) | 2022-02-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN111984552A (zh) | 一种缓存管理方法、装置及电子设备和存储介质 | |
TWI682278B (zh) | 記憶體系統及控制方法 | |
CN100592269C (zh) | 用于预测性选择预取操作的范围的数据处理系统和方法 | |
TW202046116A (zh) | 儲存系統 | |
JP2019079464A (ja) | メモリシステムおよび制御方法 | |
CN107329704B (zh) | 一种缓存镜像方法及控制器 | |
CN103294612A (zh) | 一种在多级缓存一致性域系统局部域构造Share-F状态的方法 | |
CN103744799A (zh) | 一种内存数据访问方法、装置和系统 | |
CN114372007A (zh) | 存储器系统及控制非易失性存储器的控制方法 | |
EP3239847A1 (en) | Directory-based coherence method, node controller, and system | |
CN112214247B (zh) | 一种系统启动方法以及相关设备 | |
JP2022094705A (ja) | メモリシステムおよび制御方法 | |
US9208100B2 (en) | Directory replacement method and device | |
CN105094691A (zh) | 一种数据操作的方法、设备和系统 | |
CN110413228B (zh) | 一种映射表管理方法、系统及电子设备和存储介质 | |
JP2022042271A (ja) | メモリシステムおよび制御方法 | |
CN115114042A (zh) | 存储数据访问方法、装置、电子设备和存储介质 | |
CN108415873B (zh) | 转发对监听请求的响应 | |
CN106406745B (zh) | 根据目录信息维护Cache数据一致性的方法及装置 | |
CN115934002A (zh) | 固态硬盘的访问方法、固态硬盘、存储系统及云服务器 | |
US9274955B2 (en) | Reduced scalable cache directory | |
CN112130747A (zh) | 分布式对象存储系统及数据读写方法 | |
CN112612726B (zh) | 基于缓存一致性的数据存储方法、装置、处理芯片及服务器 | |
CN111158582A (zh) | 存储装置和电子装置 | |
CN110098945A (zh) | 应用于节点系统的数据处理方法及装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
RJ01 | Rejection of invention patent application after publication | ||
RJ01 | Rejection of invention patent application after publication |
Application publication date: 20201124 |