CN111968689A - 信号处理装置及信号处理方法 - Google Patents

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Abstract

提供了一种信号处理装置及信号处理方法。该信号处理装置包括忆阻器阵列、输入电路、第一开关电路、第二开关电路、输出电路和控制电路。忆阻器阵列包括多个忆阻器单元并连接到多条源线、多条字线和多条位线。控制电路，被配置为：控制第一开关电路来选择多条源线中的至少一条源线来分别多个第一信号中的至少一个第一信号施加到至少一条源线，控制第二开关电路来选择激活多条字线中的至少一条字线，以将至少一个第一信号施加到与至少一条字线相对应的忆阻器单元，以及控制输出电路以输出基于忆阻器阵列的忆阻器的电导值的多个第二信号。本发明提供的信号处理装置易于扩展并且面积小、功耗低。

Description

信号处理装置及信号处理方法
技术领域
本公开涉及信号处理技术领域，特别地，涉及信号处理装置及信号处理方法。
背景技术
通过神经探针记录大脑的电学活动无论是在神经系统的疾病如癫痫和帕金森疾病的诊断和控制还是在探究大脑的工作机理的方面都有重要应用。处理记录到的神经电信号以便从中提取有用的信息是利用好它们的前提。近年来，在脑机接口(brain-computerinterface,BCI；brain-machine interface,BMI)或神经接口(neural interface)等应用领域，神经电信号的记录通道数呈现出了快速增长的趋势，这导致对多通道神经信号的处理成为了一大难点。
发明内容
本公开的至少一实施例提供了一种信号处理装置。该信号处理装置可以包括：忆阻器阵列，包括多个忆阻器单元并连接到多条源线、多条字线和多条位线，其中，所述多个忆阻器单元中的每一个包括忆阻器；输入电路，被配置为接收多通道上的多个第一信号；第一开关电路，与所述多条源线连接；第二开关电路，与所述多条字线连接；输出电路，与所述多条源线连接；和控制电路。该控制电路可以被配置为：控制第一开关电路来选择所述多条源线中的至少一条源线来分别将所述多个第一信号中的至少一个第一信号施加到所述至少一条源线，控制第二开关电路来选择激活所述多条字线中的至少一条字线，以将所述至少一个第一信号施加到与所述至少一条字线相对应的忆阻器单元，以及控制输出电路以输出基于忆阻器阵列的忆阻器的电导值的多个第二信号。
例如，在一些实施方式中，信号处理装置还可以包括第三开关电路，第三开关电路与所述多条位线连接。在所述至少一个第一信号被施加之前，在第一操作模式下，控制电路还可以被配置为：控制第二开关电路来选择所述多条字线以将第一电压施加到与所述多条字线相对应的忆阻器单元，以及控制第三开关电路来选择所述多条位线以将第二电压施加到与所述多条位线相对应的忆阻器单元。
例如，在一些实施方式中，在第二操作模式下，控制电路还可以被配置为控制第二开关电路依次选择激活所述至少一条字线中的每一条以将所述至少一个第一信号的分段分别施加到与所述至少一条字线相对应的忆阻器单元，以及控制向所述多条位线施加接地电压。
例如，在一些实施方式中，在第三操作模式下，控制电路还可以被配置为控制第二开关电路依次选择激活所述多条字线中的至少一条，使得输出电路通过所述至少一条源线输出所述多个第二信号，以及控制向所述多条位线施加接地电压。
例如，在一些实施方式中，在第四操作模式下，控制电路还被配置为：控制第二开关电路来选择所述多条字线以将第一电压施加到与所述多条字线相对应的忆阻器单元，以及控制第三开关电路来选择所述多条位线以将第二电压施加到与所述多条位线相对应的忆阻器单元。
例如，在一些实施方式中，所述至少一个第一信号的数量大于或等于2。控制电路被配置为：控制第一开关电路来选择所述多条源线中的至少一条源线，以分别将所述至少一个第一信号中的每个第一信号施加到相应的源线，以及控制第二开关电路来选择激活所述多条字线中的至少一条字线，以将所述至少一个第一信号中的每个第一信号施加到与相应字线相对应的忆阻器单元。
例如，在一些实施方式中，信号处理装置还可以包括预处理电路，其中，预处理电路被配置为对多个原始信号中的每个原始信号进行预处理，以形成幅值在预定范围内的所述多个第一信号，并将所述多个第一信号传送到输入电路。
例如，在一些实施方式中，预定范围可以为忆阻器的阻变电压区间或读电压区间。
例如，在一些实施方式中，预处理电路可以包括放大电路和偏置电路。偏置电路被配置为提供偏置信号，并且放大电路被配置为基于偏置信号对原始信号进行处理，以形成幅值在预定范围内的所述多个第一信号。
例如，在一些实施方式中，信号处理装置还可以包括分类器或回归器，其中，分类器或回归器被配置为对第二信号进行分类或回归，以确定第一信号的类型或对应的连续物理量的大小。
例如，在一些实施方式中，第一开关电路可以包括多个第一选通器，并且第二开关电路包括多个第二选通器。
例如，在一些实施方式中，所述多个第一选通器中的每一个可以被配置为在控制电路的控制下选择所述多条源线中的相应的源线来将所述多个第一信号中的相应的第一信号施加到所述相应的源线。
例如，在一些实施方式中，所述多个第二选通器中的每一个可以被配置为在控制电路的控制下选择激活所述多条字线中的相应的字线，以将所述至少一个第一信号中的相应的第一信号施加到与所述相应的字线相对应的忆阻器单元。
例如，在一些实施方式中，输出电路可以包括多个电流型灵敏放大器，所述多个电流型灵敏放大器中的每一个被配置为基于参考电流和从相应的源线读取的信号确定所述多个第二信号中的相应的第二信号。
本公开的至少一实施例还提供一种信号处理方法，适用于信号处理装置，信号处理装置包括忆阻器阵列，忆阻器阵列包括多个忆阻器单元并连接到多条源线、多条字线和多条位线，所述多个忆阻器单元中的每一个包括忆阻器。该方法可以包括：接收多通道上的多个第一信号；由与所述多条源线连接的第一开关电路选择所述多条源线中的至少一条源线来分别将多个第一信号中的至少一个第一信号施加到所述至少一条源线；由与所述多条字线连接的第二开关电路选择所述多条字线中的至少一条字线来将所述至少一个第一信号施加到与所述至少一条字线相对应的忆阻器单元；以及输出基于忆阻器阵列的忆阻器的电导值的多个第二信号。
例如，在一些实施方式中，该信号处理方法可以适用于以上描述的信号处理装置中的任何一个。
例如，在一些实施方式中，该信号处理方法还可以包括：在所述至少一个第一信号被施加之前，响应于第一控制信号：由第二开关电路选择所述多条字线以将第一电压施加到与所述多条字线相对应的忆阻器单元，以及由第三开关电路选择所述多条位线以将第二电压施加到与所述多条位线相对应的忆阻器单元，以及向所述多条位线施加接地电压。
例如，在一些实施方式中，将所述至少一个第一信号施加到与所述至少一条字线相对应的忆阻器单元可以包括：响应于第二控制信号，由第二开关电路依次选择激活所述至少一条字线中的每一条以将所述至少一个第一信号的分段分别施加到与所述至少一条字线相对应的忆阻器单元，以及向所述多条位线施加接地电压。
例如，在一些实施方式中，所述至少一个第一信号的数量大于或等于2。由与所述多条源线连接的第一开关电路选择所述多条源线中的至少一条源线来分别将多个第一信号中的至少一个第一信号施加到所述至少一条源线包括，控制第一开关电路来选择所述多条源线中的至少一条源线，以分别将所述至少一个第一信号中的每个第一信号施加到相应的源线。由与所述多条字线连接的第二开关电路选择所述多条字线中的至少一条字线来将所述至少一个第一信号施加到与所述至少一条字线相对应的忆阻器单元包括，控制第二开关电路来选择激活所述多条字线中的至少一条字线，以将所述至少一个第一信号中的每个第一信号施加到与相应字线相对应的忆阻器单元。
例如，在一些实施方式中，输出基于忆阻器阵列的忆阻器的电导值的多个第二信号可以包括：由第二开关电路响应于第三控制信号依次选择激活所述多条字线中的至少一条，使得通过所述至少一条源线输出所述多个第二信号。
例如，在一些实施方式中，在由输入电路接收多个第一信号之前包括：由预处理电路对多个原始信号中的每个原始信号进行预处理，以形成幅值在预定范围内的所述多个第一信号，并将所述多个第一信号传送到输入电路。
例如，在一些实施方式中，预定范围为忆阻器的阻变电压区间或读电压区间。
例如，在一些实施方式中，该信号处理方法还可以包括：由分类器或回归器被配置为对所述第二信号进行分类或回归，以确定所述第一信号的类型或对应的连续物理量的大小。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对本公开实施例的附图作简单地介绍。明显地，下面描述的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。
图1示出了根据本公开的示例性实施例的忆阻器的器件特性的示意图；
图2A示出了根据本公开的示例性实施例的忆阻器阵列的结构示意图；
图2B示出了根据本公开的其它示例性实施例的忆阻器阵列的结构示意图；
图3A示出了根据本公开的示例性实施例的信号处理装置的结构的框图；
图3B示出了根据本公开的示例性实施例的信号处理装置的结构的框图；
图4示出了根据本公开的示例性实施例的信号处理装置的结构的框图；
图5A和图5B示出了根据本公开的实施例的选通器的结构图；
图6A示出了根据本公开的实施例的在第一操作模式(例如，FORM操作模式)或第四操作模式(SET操作模式)下的信号处理装置的操作的原理图；
图6B示出了根据本公开的实施例的在第二操作模式(例如，处理(PROCESS)操作模式)下的信号处理装置的操作的原理图；
图6C示出了根据本公开的实施例的在第三操作模式(例如，读取(READ)操作模式)下的信号处理装置的操作的原理图；
图7示出了根据本公开的示例性实施例的各种操作模式切换的方法的流程图；
图8示出了根据本公开的示例性实施例的信号处理方法的流程图；
图9分别示出了根据本公开的示例性实施例的要被处理的具有第一类型的第一信号(用S1表示)和具有第二类型的第一信号(用S2表示)的示意图；
图10示出了根据本公开的示例性实施例的在处理时对第一信号进行分段的示意图；
图11示出了根据本公开的示例性实施例的对第一信号进行处理后得到的基于忆阻器的电阻分布的第二信号的示意图；
图12A和12B分别示出了根据本公开的示例性实施例的输入的第一信号和输出的第二信号的分布的示意图；以及
图13示出了根据本公开的示例性实施例的分类结果的示意图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。明显地，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
这里用于描述本发明的实施例的术语并非旨在限制和/或限定本发明的范围。
例如，除非另外定义，本公开使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。
应该理解的是，本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。除非上下文另外清楚地指出，否则单数形式“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。
将进一步理解的是，术语“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
通过神经探针记录大脑的电学活动无论是在神经系统的疾病诊断还是在探究大脑的工作机理方面都有重要应用。处理记录到的神经电信号以便从中提取有用的信息是利用好它们的前提。
近年来，在脑机接口等应用领域，神经电信号的记录通道数呈现出了快速增长的趋势，这导致对多通道神经信号的处理成为了一大难点。
例如，多通道神经信号处理的硬件可以使用多路选通器依次选通各个通道的放大后的神经信号，再用模数转换器将其转换为数字信号，接着在单个数字信号处理单元中做处理。然而，这样的处理方式在系统的扩展性、计算代价和功耗等方面具有较大的局限性。
忆阻器通过施加电流或电压改变器件的电导值(或电阻值)进而改变其状态，其中电导值是电阻值的倒数。具体而言，不同幅值/频率的电脉冲激励会造成忆阻器内离子再分布，进而表现为不同的电导值。例如，忆阻器的电导值可以随着施加的电压或电流的变化而变化。最近，基于忆阻器的存算一体计算系统得到了广泛关注。忆阻器的结构简单，扩展性强，可以在数据存储的位置做运算，并且计算功耗低，因此忆阻器阵列可能很适合适用于并行处理多通道神经信号的场景。
本公开的实施例提供了一种信号处理装置和信号处理方法。下面，将参考附图详细地说明本公开的实施例。应当注意的是，不同的附图中相同的附图标记将用于指代已描述的相同的元件。图1示出了根据本公开的示例性实施例的忆阻器的器件特性的示意图。
参考图1，分别对忆阻器施加幅值为1.3伏特(V)、1.4V、1.5V、1.6V、1.7V和1.8V的电脉冲(例如，参考图2A，该电脉冲被施加到源线端，位线端接地，字线端被施加5V电压)，各个电脉冲的脉宽均为50纳秒(ns)，可以得到具有相近初始电导态的器件在不同电压条件下的电导调制效应的平均结果，其中菱形连线表示施加幅值为1.3V的电压得到的结果，方形连线表示施加幅值为1.4V的电压得到的结果，圆形连线表示施加幅值为1.5V的电压得到的结果，右三角形连线表示施加幅值为1.6V的电压得到的结果，三角形连线表示施加幅值为1.7V的电压得到的结果，左三角形连线表示施加幅值为1.8V的电压得到的结果。从图1可以看出，在施加的忆阻器的电压的幅值较小时，忆阻器的电导值的变化幅度小，而在施加到忆阻器的电压的幅值较大时，忆阻器的电导值的变化幅度大。因此，忆阻器可以具有记忆在其中的电导值，该电导值根据输入信号的电压和电流中的至少一个而变化。
由于忆阻器的这种特性，可以将其应用于信号处理装置或信号处理方法以用于处理不同类型的信号。
图2A示出了根据本公开的示例性实施例的忆阻器阵列的结构示意图。
参考图2A，根据本公开的示例性实施例的忆阻器阵列可以为N*M忆阻器阵列，其中N和M均为大于或等于1的整数，例如N和M均为大于或等于10的整数，或者均为大于或等于100的整数。如图2A所示，忆阻器阵列可以包括从字线WL1到WLN的N条字线、从位线BL1到BLN的N条位线、从源线SL1到SLM的M条源线以及N*M个忆阻器单元。例如，N*M个忆阻器单元中的每个忆阻器单元可以包括晶体管(T)和忆阻器(R)，即1T1R结构，但是本公开的实施例不限于此。例如，包括在忆阻器单元中的忆阻器为多组态连续可调忆阻器。以第n行的第m个忆阻器单元Mnm为例，其中n为大于等于1且小于等于N的整数，m为大于等于1且小于等于M的整数，忆阻器单元Mnm可以包括晶体管Tnm和忆阻器Rnm。例如，晶体管Tnm可以为MOS晶体管。例如，晶体管Tnm的栅极与字线WLn连接，晶体管Tnm的源极与源线WLn连接，晶体管Tnm的漏极与忆阻器Rnm的一端连接，忆阻器Rnm的另一端与位线BLn连接。其它忆阻器单元与字线、位线和源线的连接与忆阻器单元Mnm类似，因此这里不再赘述。
图2B示出了根据本公开的其它示例性实施例的忆阻器阵列的结构示意图。
参考图2B，根据本公开的示例性实施例的忆阻器阵列可以为N*M忆阻器阵列，其中N和M均为大于或等于1的整数，例如N和M均为大于或等于10的整数，或者均为大于或等于100的整数。如图2B所示，忆阻器阵列可以包括从字线WL1到WLN的N条字线、从位线BL1到BLM的M条位线、从源线SL1到SLN的N条源线以及N*M个忆阻器单元。例如，N*M个忆阻器单元中的每个忆阻器单元可以包括晶体管(T)和忆阻器(R)，即1T1R结构，但是本公开的实施例不限于此。例如，包括在忆阻器单元中的忆阻器为多组态连续可调忆阻器。以第n行的第m个忆阻器单元Mnm为例，其中n为大于等于1且小于等于N的整数，忆阻器单元Mnm可以包括晶体管Tnm和忆阻器Rnm。例如，晶体管Tnm可以为MOS晶体管。例如，晶体管Tnm的栅极与字线WLn连接，晶体管Tnm的源极与源线WLn连接，晶体管Tnm的漏极与忆阻器Rnm的一端连接，忆阻器Rnm的另一端与位线BLn连接。其它忆阻器单元与字线、位线和源线的连接与忆阻器单元Mnm类似，因此这里不再赘述。
为了描述的方便，以下将以图2A中示出的忆阻器的结构为例来说明本公开的实施例。本领域技术人员应当清楚，也可以将本公开的实施例应用于图2B中示出的忆阻器的结构。
图3A和3B示出了根据本公开的示例性实施例的信号处理装置的结构的框图。
参考图3A，信号处理装置可以包括忆阻器阵列310、输入电路320、第一开关电路330、第二开关电路340、输出电路350和控制电路360。
在一些实施方式中，忆阻器阵列310可以包括多个忆阻器单元并连接到多条源线、多条字线和多条位线，其中，所述多个忆阻器单元中的每一个包括忆阻器。例如，忆阻器阵列310可以采用图2A或图2B中忆阻器阵列的结构。为了描述的方便，下面将采用图2A中的忆阻器阵列的结构进行说明。
在一些实施方式中，输入电路320可以被配置为接收多通道上的多个第一信号。
例如，多通道上的多个第一信号可以是通过多通道信号采集装置获得的多通道信号，诸如多通道神经信号(例如，多通道脑电信号)。另外，第一信号可以是电压信号。
在一些实施方式中，第一开关电路330可以与输入电路320连接，并且可以与所述多条源线连接。例如，第一开关电路330可以用于控制是否将所述多个第一信号中的一个或多个第一信号施加到所述多条源线中的相应源线。
例如，第一开关电路330可以取决于操作模式来将源线电压施加到所述多条源线中的相应的源线。源线电压可以包括第一电压或第二电压。第一电压可以大于第二电压。第一电压例如可以大于或等于1V且小于或等于5V，诸如5V或4V。第二电压例如可以包括接地(GND)电压。
例如，第一开关电路330可以接通与相应源线的连接，以将输入电路320接收到的相应的第一信号输入(例如，施加)到与第一开关电路330连接的相应源线。
在一些示例中，第一开关电路330可以包括多个第一选通器。所述多个第一选通器中的每一个可以选择所述多条源线中的相应的源线来将所述多个第一信号中的相应的第一信号施加到所述相应的源线。关于第一开关电路330的配置可以参考图4的实施例。
在一些实施方式中，第二开关电路340可以与所述多条字线连接。例如，第二开关电路340可以取决于操作模式来将字线电压或接地电压施加到所述多条字线中的相应的字线。字线电压可以包括第一电压。第一电压例如可以包括诸如5V或4V的电压。
在一些示例中，第二开关可以包括多个第二选通器，所述多个第二选通器中的每一个可以被配置为在所述控制电路360的控制下选择激活(例如，打开)所述多条字线中的相应的字线，以将所述至少一个第一信号中的相应的第一信号施加到与所述相应的字线相对应的忆阻器单元。关于第二开关电路340的配置可以参考图4的实施例。
在一些实施方式中，信号处理装置还可以包括第三开关电路(例如，图4中的第三开关电路470)。第三开关电路可以与所述多条位线连接。例如，第三开关电路可以取决于操作模式来将位线电压或接地电压施加到所述多条位线中的相应的位线。位线电压可以包括第一电压。第一电压例如可以包括诸如5V或4V的电压。
在一些示例中，第三开关电路可以包括多个第三选通器。所述多个第三选通器中的每一个可以被配置为在控制电路360的控制下将位线电压或接地电压施加到所述多条位线中的相应的位线。关于第三开关电路的配置可以参考图4的实施例。
在一些实施方式中，输出电路350与所述多条源线连接。例如，输出电路350可以输出基于所述忆阻器阵列的忆阻器的电导值的多个第二信号。
例如，输出电路350可以包括多个电流型灵敏放大器，所述多个电流型灵敏放大器中的每一个可以被配置为基于参考电流和从相应的源线读取的信号确定所述多个第二信号中的相应的第二信号。
在一些实施方式中，控制电路360可以控制输入电路320、第一开关电路330、第二开关电路340、第三开关电路和输出电路350中的一个或多个的操作。
在一些示例中，控制电路360可以在不同的操作模式(例如，响应于不同的模式状态信号)下控制输入电路320、第一开关电路330、第二开关电路340、第三开关电路和输出电路350中的一个或多个的操作。例如，操作模式可以包括第一操作模式(例如，形成(FORM)操作模式)、第二操作模式(例如，处理(PROCESS)操作模式)、第三操作模式(例如，读取(READ)操作模式)和第四操作模式(例如，置位(SET)操作模式)。例如，在FORM或SET操作模式下，可以对忆阻器阵列310进行初始化以使得忆阻器阵列310中的各个忆阻器达到相同(或，相似)的状态(例如，高电导态或低阻态)。在PROCESS操作模式下，可以将多个第一信号施加到相应的忆阻器单元，并且在PROCESS操作模式后，多个第一信号被编码成忆阻器单元中的忆阻器的电导值(或电阻值)并被存储。在READ操作模式下，可以读出基于忆阻器的电导值的第二信号。之后将结合图6A、6B和6C描述各种操作模式下的控制电路360的配置和操作。
需要说明的是，虽然本公开描述了控制电路360可以控制输入电路320、第一开关电路330、第二开关电路340、第三开关电路和输出电路350中的一个或多个的操作，然而本公开的实施例不限于此。例如，控制电路360可以被实施为分离的多个控制器，所述多个控制器中的每一个分别控制输入电路320、第一开关电路330、第二开关电路340、第三开关电路和输出电路350中相应的一个。
在一些实施方式中，控制电路360可以被配置为：控制第一开关电路330来选择所述多条源线中的至少一条源线来分别将所述多个第一信号中的至少一个第一信号施加到所述至少一条源线；控制第二开关电路340来选择激活所述多条字线中的至少一条字线，以将所述至少一个第一信号施加到与所述至少一条字线相对应的忆阻器单元；以及控制输出电路350以输出基于所述忆阻器阵列310的忆阻器的电导值的多个第二信号。
在一些实施方式中，在所述至少一个第一信号被施加之前，在第一操作模式(例如，形成(FORM)操作模式)或第四操作模式(置位(SET)操作模式)下，控制电路360可以被配置为：控制第二开关电路340来选择所述多条字线以将第一电压施加到与所述多条字线相对应的忆阻器单元；以及控制第三开关电路来选择所述多条位线以将第二电压施加到与所述多条位线相对应的忆阻器单元。例如，第一电压可以包括诸如5V的电压，第二电压可以包括接地(GND)电压。
在一些实施方式中，在第二操作模式(例如，处理(PROCESS)操作模式)下，控制电路360还被配置为控制第二开关电路340依次选择激活所述至少一条字线中的每一条以将所述至少一个第一信号的分段分别施加到与所述至少一条字线相对应的忆阻器单元。
在一些实施方式中，在第三操作模式(例如，读取(READ)操作模式)下，所述控制电路360还被配置为控制所述第二开关电路340依次选择激活所述多条字线中的至少一条，使得所述输出电路350通过所述至少一条源线输出所述多个第二信号。
参考图3B，在一些实施方式中，信号处理装置还可以包括预处理电路370，其中，该预处理电路370被配置为对多个原始信号中的每个原始信号进行预处理，以形成幅值在预定范围内的所述多个第一信号，并将所述多个第一信号传送到输入电路320。
例如，预定范围可以为忆阻器的阻变电压区间或读电压区间。例如，忆阻器的阻变电压区间可以为0.8～2V，忆阻器的读电压区间可以为0.1～0.5V。
在一些示例中，预处理电路370可以包括放大电路和偏置电路。例如，偏置电路可以被配置为提供偏置信号，并且放大电路可以被配置为基于偏置信号对原始信号进行处理，以形成幅值在预定范围内的所述多个第一信号。
例如，多个原始信号可以是通过多通道信号采集装置获得的多通道信号，诸如多通道神经信号。在一个示例中，可以通过采用多通道信号采集装置从大脑采集多通道信号(即，多通道神经信号)。
参考图3B，在一些实施方式中，信号处理装置还可以包括分类器或回归器380，其中，分类器或回归器380被配置为对所述第二信号进行分类，以确定所述第一信号的类型。
例如，分类器或回归器380可以包括机器学习分类器或回归器。例如，分类器或回归器380还可以被配置为：通过使用传统机器学习方法来对输出电路350输出的第二信号进行分类或回归，以获得第一信号的类型或第一信号对应的连续物理量的大小。例如，机器学习分类或回归方法可以包括线性判别分析(linear discriminant analysis,LDA)方法、决策树(decision tree)方法、树随机森林(Random forest,RF)方法等。由于第二信号基于忆阻器阵列310的忆阻器电导值分布，因此通过分类器或回归器380可以容易地对第二信号进行分类或回归。进一步，通过对第二信号进行分类或回归，可以得到第一信号的类型或第一信号对应的连续物理量的大小。
例如，分类器或回归器380可以包括神经网络分类器或回归器。例如，分类器或回归器380还可以被配置为：通过使用神经网络分类方法来对输出电路350输出的第二信号进行分类或回归，以获得第一信号的类型或第一信号对应的连续物理量的大小。例如，神经网络分类或回归方法可以包括BP(Back Propagation，反向传播)神经网络方法、RBF(RadialBasis Function，径向基函数)神经网络方法、卷积神经网络方法等。由于第二信号基于忆阻器阵列310的忆阻器电导值分布，因此通过分类器或回归器380可以容易地对第二信号进行分类或回归。进一步，通过对第二信号进行分类或回归，可以得到第一信号的类型或第一信号对应的连续物理量的大小。
例如，分类器或回归器380可以通过ASIC(Application Specific IntegratedCircuit，专用集成电路)、FPGA(Field Programmable Gate Array，现场可编程门阵列)和GPU(Graphics Processing Unit，图像处理单元)，CPU(Central Processing Unit，图像处理单元)中的至少一个来实现，或者分类器可以通过硬件、固件或软件以及它们的任意组合实现。并且，这些分类器采用大量训练样本集进行训练，这些训练样本集包括针对不同情形下得到的历史数据。待训练到一定程度之后，分类器可以对输入的新的第二信号进行分类。
在本公开的实施例中，由于忆阻器体积小、功耗低且易于高密度集成，因此根据本公开的实施例的信号处理装置具有体积小、功耗低和易于集成的优点。另外，忆阻器阵列将作为模拟信号的多通道第一信号转换为基于忆阻器的电阻值的第二信号以便于进一步处理(例如，分类)，而无需额外的模数转换部件来对第一信号进行处理。因此根据本公开的实施例的信号处理装置进一步缩小了体积并减少了成本。
需要说明，以上描述的根据本公开的实施例的信号处理装置仅是一种示例性结构。然而，本公开不限于此。例如，可以省略其中的某些部件，也可以添加额外的部件。
图4示出了根据本公开的示例性实施例的信号处理装置的结构的框图。
参考图4，信号处理装置可以包括忆阻器阵列410、输入电路420、第一开关电路430、第二开关电路440、输出电路450和控制电路460。
例如，忆阻器阵列410、输入电路420、第一开关电路430、第二开关电路440、输出电路450和控制电路460的配置可以分别与图3A中的信号处理装置中的忆阻器阵列310、输入电路320、第一开关电路330、第二开关电路340、输出电路350和控制电路360的配置相同或类似。
在一些实施方式中，忆阻器阵列410可以包括多个忆阻器单元并连接到多条源线、多条字线和多条位线，其中，所述多个忆阻器单元中的每一个包括忆阻器。例如，忆阻器阵列410可以采用图2A或图2B中忆阻器阵列的结构。参考图4，忆阻器阵列410可以为大小为N*M的忆阻器阵列，其中N和M均为大于或等于1的整数，例如N和M均为大于或等于10的整数，或者均为大于或等于100的整数。如图4所示，忆阻器阵列410可以包括从字线WL1到WLN的N条字线、从位线BL1到BLN的N条位线、从源线SL1到SLM的M条源线以及N*M个忆阻器单元。例如，N*M个忆阻器单元中的每个忆阻器单元可以包括晶体管(T)和忆阻器(R)，即1T1R结构。然而，本公开的实施例不限于此，可以采用任何合适的忆阻器单元结构。
在一些实施方式中，参考图4，输入电路420可以被配置为接收多通道上的N个第一信号，第一信号Sin1至SinN。也就是说，第一信号的通道数可以为N。应当理解，虽然第一信号的数量(即，通道数)被描述为与忆阻器阵列的行数相同，然而本公开的实施例不限于此，第一信号的数量可以大于或小于忆阻器阵列的行数。
例如，第一信号Sin1至SinN可以是通过多通道信号采集装置获得的多通道信号，诸如多通道神经信号(例如，多通道脑电信号)。另外，第一信号Sin1至SinN可以是电压信号。
在一些实施方式中，第一开关电路430可以与输入电路420连接，并且可以与多条源线SL1至SLN连接。例如，第一开关电路430可以用于控制是否将所述多个第一信号中的一个或多个第一信号施加到源线SL1至SLN中的相应源线。
参考图4，第一开关电路430可以包括多个第一选通器(例如，N个第一选通器430-1至430-N。应当理解，虽然第一选通器的数量被描述为与忆阻器阵列410的行数相同，然而本公开的实施例不限于此，第一选通器的数量可以大于或小于忆阻器阵列410的行数。图5A和图5B示出了根据本公开的实施例的选通器的结构图。
参考图5A，选通器可以包括第一输入端501、第二输入端502、第三输入端503、输出端504和控制端505。在控制端505有效的情况下，可以将第一输入端501、第二输入端502、第三输入端503中的一个连接到输出端505。
参考图5B，选通器可以包括第一输入端510、第二输入端520、输出端530和控制端540。在控制端540有效的情况下，可以将第一输入端510、第二输入端520中的一个连接到输出端530。
在一些实施方式中，图5A的结构可以应用于第一选通器430-1至430-N中的每一个。在下面的描述中，假定第一选通器430-1至430-N中的每一个采用图5A的结构。
继续参考图4，N个第一选通器430-1至430-N中的每一个可以分别连接到输入电路420的相应的通道。例如，第一信号Sin1可以被连接到第一选通器430-1的第三输入端，第一信号Sin2可以被连接到第一选通器430-2的第三输入端，第一信号SinN可以被连接到第一选通器430-N的第三输入端。
继续参考图4，N个第一选通器430-1至430-N中的每一个可以分别连接到相应的源线。例如，第一选通器430-1的输出端连接到源线SL1，第二选通器430-2的输出端连接到源线SL2，第二选通器430-N的输出端连接到源线SLN。
在一些示例中，第一选通器430-1至430-N中的每一个可以选择源线SL1至SLN中的相应的源线来将第一信号Sin1至SinN中的相应的第一信号施加到所述相应的源线。
例如，在控制电路460的控制下(例如，响应于第一控制信号CTRL1)第一选通器430-1至430-N可以取决于操作模式接通与相应源线的连接，以将输入电路420接收到的相应的第一信号输入(例如，施加)到与第一选通器430-1至430-N连接的相应源线。
在一些示例中，第一选通器430-1至430-N可以取决于操作模式来将源线电压VSL施加到源线SL1至SLN中的相应的源线。源线电压VSL可以包括第一电压。第一电压例如可以包括诸如5V或4V的电压。
例如，在控制电路460的控制下(例如，响应于第一控制信号CTRL1)第一选通器430-1至430-N可以取决于操作模式接通第一选通器430-1至430-N中的每一个的第二输入端与相应源线的连接，其中第二输入端被输入源线电压VSL。
在一些实施方式中，第二开关电路440可以与字线WL1至WLM连接。
参考图4，第二开关电路440可以包括多个第二选通器(例如，M个第二选通器440-1至440-M和信号生成电路。应当理解，虽然第二选通器的数量被描述为与忆阻器阵列410的列数相同，然而本公开的实施例不限于此，第二选通器的数量可以大于或小于忆阻器阵列410的列数。
在一些实施方式中，图5B的结构可以应用于第二选通器440-1至440-M中的每一个。在下面的描述中，假定第二选通器440-1至440-N中的每一个采用图5B的结构。
参考图4，第二选通器440-1至440-N中的每一个的第一输入端可以输入接地电压，第二选通器440-1至440-N中的每一个的第二输入端可以输入字线电压VWL，第二选通器440-1至440-N中的每一个的输出端可以连接字线WL1至WLM中的相应的字线。
在一些实施方式中，信号生成电路被配置为生成用于控制第二选通器440-1至440-M中的每一个的控制信号。例如，信号生成电路可以包括移位寄存器4410和多个与门4420(与门4420-1至4420-M)。然而，本公开的实施例不限于此。例如，可以采用其它合适的信号生成电路(诸如M序列发生器)来生成用于控制第二选通器440-1至440-M中的每一个的控制信号。
参考图4，移位寄存器4410的多个输出端(例如，M个输出端)中的每一个连接到多个与门4420中的相应的一个与门的一个输入端，所述多个与门4420中的相应的一个与门的另一个输入端连接脉冲信号，并且所述多个与门4420中的相应的一个与门的输出端连接到相应的第二选通器的控制端。
在一些示例中，第二选通器440-1至440-M中的每一个可以取决于操作模式来将字线电压VWL施加到字线WL1至WLM中的相应的字线，以激活相应的字线。字线电压VWL可以包括第一电压。第一电压例如可以包括诸如5V或4V的电压。
例如，在控制电路460的控制下(例如，响应于第二控制信号CTRL2)，信号生成电路可以生成控制信号以控制第二选通器440-1至440-M中的每一个来将字线电压VWL施加到字线WL1至WLM中的相应的字线。
在一些实施方式中，信号处理装置还可以包括第三开关电路470。第三开关电路470可以与位线BL1至BLM连接。
参考图4，第三开关电路470可以包括多个第三选通器(例如，M个第三选通器470-1至470-M。应当理解，虽然第三选通器的数量被描述为与忆阻器阵列410的列数相同，然而本公开的实施例不限于此，第三选通器的数量可以大于或小于忆阻器阵列410的列数。
在一些实施方式中，图5B的结构可以应用于第三选通器470-1至470-M中的每一个。在下面的描述中，假定第三选通器470-1至470-M中的每一个采用图5B的结构。
参考图4，第三选通器470-1至470-M中的每一个的第一输入端可以输入接地电压，第三选通器470-1至470-M中的每一个的第二输入端可以输入位线电压VBL，第二选通器440-1至440-N中的每一个的输出端可以连接位线BL1至BLM中的相应的位线。
例如，第三选通器470-1至470-M中的每一个可以取决于操作模式来将位线电压VBL或接地电压施加到位线BL1至BLM中的相应的位线。位线电压可以包括第一电压。第一电压例如可以包括诸如5V或4V的电压。
在一些示例中，第三选通器470-1至470-M中的每一个可以被配置为在控制电路460的控制下(例如，响应于第三控制信号CTRL3)，选择位线BL1至BLM的相应的位线来将位线电压VBL或接地电压施加到相应位线。
在一些实施方式中，输出电路450与源线SL1至SLN连接。例如，输出电路450可以输出基于忆阻器阵列410的忆阻器的电阻值的N个第二信号Sout1至SoutN。
在一些示例中，输出电路450可以包括多个电流型灵敏放大器450-1至450-N，所述多个电流型灵敏放大器450-1至450-N中的每一个可以在控制电路460的控制下(例如，响应于第四控制信号CTRL4)，基于参考电流Iref和(例如，通过相应的选通器)从相应的源线读取的信号确定第二信号Sout1至SoutN中的相应的第二信号。例如，可以将电流型灵敏放大器450-1至450-N中的每一个可以从源线读取(例如，通过产生读电压，并在该读电压下感测相应的源线的电流)读取信号，将从源线读取的读取信号与参考电流Iref进行比较以确定经量化的读取信号作为第二信号Sout1至SoutN。然而，本公开的实施例不限于此，可以采用任何合适的输出(或读出)电路。例如，可以采用诸如跨导放大器和模式转换器的其它装置来从源线读取的信号中确定经量化的读取信号作为第二信号Sout1至SoutN。在这种情况下，可以向位线BL1至BLM施加合适的位线电压VBL作为读电压。
在一些实施方式中，控制电路460可以控制输入电路420、第一开关电路430、第二开关电路440、第三开关电路和输出电路450中的一个或多个的操作。
在一些示例中，控制电路460可以在不同的操作模式(例如，响应于不同的模式状态信号)下控制输入电路420、第一开关电路430、第二开关电路440、第三开关电路470和输出电路450中的一个或多个的操作。例如，操作模式可以包括第一操作模式(例如，形成(FORM)操作模式)、第二操作模式(例如，处理(PROCESS)操作模式)、第三操作模式(例如，读取(READ)操作模式)和第四操作模式(例如，置位(SET)操作模式)。例如，在FORM或SET操作模式下，可以对忆阻器阵列410进行初始化以使得忆阻器阵列410中的各个忆阻器达到相同(或，相似)的状态(例如，高电导态或低阻态)。在PROCESS操作模式下，可以将第一信号Sin1至SinN施加到相应的忆阻器单元，并且在PROCESS操作模式后，第一信号Sin1至SinN被编码成忆阻器单元中的忆阻器的电导值(或电阻值)并被存储。在READ操作模式下，可以读出基于忆阻器的电阻值的第二信号。之后将结合图6A、6B和6C描述各种操作模式下的控制电路460的配置和操作。
需要说明的是，虽然本公开描述了控制电路460可以控制输入电路420、第一开关电路430、第二开关电路440、第三开关电路470和输出电路450中的一个或多个的操作，然而本公开的实施例不限于此。例如，控制电路460可以被实施为分离的多个控制器，所述多个控制器中的每一个分别控制输入电路420、第一开关电路430、第二开关电路440、第三开关电路470和输出电路450中相应的一个。
在一些实施方式中，控制电路460可以被配置为：控制第一开关电路430来选择源线SL1至SLN中的至少一条源线来分别将第一信号Sin1至SinN中的至少一个第一信号施加到所述至少一条源线；控制第二开关电路440来选择激活字线WL1至WLM中的至少一条字线，以将所述至少一个第一信号施加到与所述至少一条字线相对应的忆阻器单元；以及控制输出电路450以输出基于所述忆阻器阵列410的忆阻器的电阻值的多个第二信号。例如，在第一信号Sin1至SinN分别被施加到源线SL1至SLN的情况下，输出的第二信号为第二信号Sout1至SoutN。
在一些实施方式中，在所述至少一个第一信号被施加之前，在第一操作模式(例如，形成(FORM)操作模式)或第四操作模式(置位(SET)操作模式)下，控制电路460可以被配置为：控制第二开关电路440来选择字线WL1至WLM以将第一电压施加到与字线WL1至WLM相对应的忆阻器单元；以及控制第三开关电路来选择位线BL1至BLM以将第二电压施加到与位线BL1至BLM相对应的忆阻器单元。例如，第一电压可以包括诸如5V电压的电压，第二电压可以包括接地(GND)电压。
在一些实施方式中，在第二操作模式(例如，处理(PROCESS)操作模式)下，控制电路460还被配置为控制第二开关电路440依次选择激活所述至少一条字线中的每一条以将所述至少一个第一信号的分段分别施加到与所述至少一条字线相对应的忆阻器单元。
在一些实施方式中，在第三操作模式(例如，读取(READ)操作模式)下，所述控制电路460还被配置为控制所述第二开关电路440依次选择激活字线WL1至WLM，使得所述输出电路450通过源线SL1至SLN输出多个第二信号Sout1至SoutN。
下面将结合图6A-6C描述各种操作模式下的图4中的信号处理装置的操作的原理图。
图6A示出了根据本公开的实施例的在第一操作模式(例如，FORM操作模式)或第四操作模式(SET操作模式)下的信号处理装置的操作的原理图。下面将参考图4和图6A描述FORM操作模式或SET操作模式下信号处理装置的操作。
在FORM操作模式下，对忆阻器阵列410进行电学初始化(称为FORM操作)。经过初始化，忆阻器阵列中410的忆阻器可以在高电导态和低电导态之间切换。例如，可以在第一信号Sin1至SinN被施加前执行FORM操作。例如，在FORM操作模式下，位线电压可以为3-5V；源线电压可以为接地电压(例如，0V)；字线电压可以为1-3V。
在SET操作模式下，对忆阻器阵列410进行置位操作(称为SET操作)。通过置位操作，忆阻器阵列410中的忆阻器从低电导态变化为高电导态。例如，在SET操作模式下，位线电压可以为1-3V；源线电压可以为接地电压(例如，0V)；字线电压可以为1-3V。
在本公开的实施例中，通过控制电路460控制第一开关电路430、第二开关电路440和第三开关电路470了，以选择忆阻器阵列410中需要进行FORM操作或SET操作的忆阻器单元。例如，在忆阻器单元被施加了适当的源线电压VSL、字线电压VWL和位线电压VBL后，该忆阻器单元被激活以执行相应的操作(例如，FORM操作或SET操作)。
在本公开的实施例中，可以通过第一开关电路430将源线电压VSL分别施加到源线SL1至SLN中的至少一条源线。源线电压VSL可以包括第一电压。第一电压例如可以大于或等于1V且小于或等于5V，诸如5V或4V。
例如，在控制电路460的控制下，响应于第一控制信号CTRL1，第一选通器430-1至430-M中的每一个将源线电压VSL被施加到的第二输入端与输出端连接，以将源线电压VSL施加到源线SL1至SLN中的相应源线。
在本公开的实施例中，可以通过第二开关电路440将字线电压VWL分别施加到字线WL1至WLM。字线电压VWL可以包括第一电压。第一电压例如可以大于或等于1V且小于或等于5V，诸如5V或4V。
例如，在控制电路460的控制下，响应于第二控制信号CTRL2，由包括移位寄存器4410和多个与门4420的信号生成电路生成控制多个选通器4430中的每一个的控制信号。基于所生成的控制信号，选通器4430-1至4430-M中每一个将字线电压VWL被施加到的第一输入端连接到字线WL1至WLM中的相应的字线。
在本公开的实施例中，可以通过第三开关电路470将位线电压VBL分别施加到位线BL1至BLM。位线电压VBL可以包括第一电压。第一电压例如可以大于或等于1V且小于或等于5V，诸如5V或4V。
例如，在控制电路460的控制下，响应于第三控制信号CTRL3，第一选通器430-1至430-M中的每一个将位线电压VBL被施加到的第二输入端与输出端连接，以将位线电压VBL施加到位线BL1至BLM中的相应位线。
经过FORM操作模式或SET操作模式的操作后，忆阻器阵列中的忆阻器可以处于相似的高电导态。
图6B示出了根据本公开的实施例的在第二操作模式(例如，处理(PROCESS)操作模式)下的信号处理装置的操作的原理图。
在PROCESS操作模式下，将第一信号Sin1至SinN分别施加(例如，写入)到忆阻器阵列410的相应的忆阻器单元，从而调制忆阻器单元中的忆阻器的电导。例如，通过施加第一信号Sin1至SinN，忆阻器单元中的忆阻器被重置(RESET)。
在一些实施方式中，对于第一信号Sin1至SinN中的每一个，可以将每个第一信号分段施加到与该第一信号被施加到的源线相对应的忆阻器单元。
在本公开的实施例中，可以通过第二开关电路440顺序(例如，逐列)激活(例如，打开)WL1至WLN以将字线电压(例如，5V)施加到相应的字线，并且可以通过第三开关电路470将接地电压施加到相应的位线，以便顺序激活相应列的忆阻器单元。在这种情况下，可以将每个第一信号的分段施加到相应的忆阻器单元。
在一些示例中，在PROCESS操作模式下，移位寄存器4410可以输出循环移位的数据。例如，在第一时间，移位寄存器4410可以输出“1000...000”，在第二时间，移位寄存器可以输出“0100...000”，在第三时间(图6B对应的时间)，移位寄存器可以输出“0010...000”，并且在第M时间，移位寄存器可以输出“0000...001”。在每个时间，移位寄存器4410生成数据信号，使得多个选通器4430中的一个被选通。假设第一信号Sin1可以被分成K个数据段(第一数据段至第K数据段)，K可以大于或等于1且小于或等于M，为了描述的方便，这里进一步假设M大于3且K等于M。在这种情况下，在第一时间，字线电压VWL被施加到字线WL1，从而激活字线WL1以及第一列忆阻器单元，并且第一信号Sin1的第一数据段被施加到忆阻器单元M11。在第二时间，字线电压VWL被施加到字线WL2，从而激活字线WL2以及第二列忆阻器单元，并且第一信号Sin1的第二数据段被施加到忆阻器单元M12。在第三时间，字线电压VWL被施加到字线WL3，从而激活字线WL3以及第三列忆阻器单元，并且第一信号Sin1的第三数据段被施加到忆阻器单元M11。类似的，在第M时间，字线电压被施加到字线WLM，从而激活字线WLM以及第M列忆阻器单元，并且第一信号Sin1的第K数据段被施加到忆阻器单元M1M。由此，第一信号Sin1的分段按顺序分别施加到忆阻器单元M11至M1M。
经过PROCESS操作模式，第一信号被编码成忆阻器单元中的忆阻器的电导值(或电阻值)并被存储，作为忆阻器阵列410处理第一信号Sin1至SinN的结果。在本公开的实施例，忆阻器阵列410编码、压缩并保留了第一信号的信息，因此，能够从忆阻器阵列410输出反映第一信号的特性(例如，类型)的第二信号。
图6C示出了根据本公开的实施例的在第三操作模式(例如，读取(READ)操作模式)下的信号处理装置的操作的原理图。
在READ操作模式下，从忆阻器阵列410读出(例如，输出)反映第一信号的特性(例如，类型)的第二信号Sout1至SoutN。
在READ操作模式下，可以首先选择需要被读取的忆阻器阵列中的忆阻器单元。
在本公开的实施例中，可以通过将第二开关电路440顺序(例如，逐列)激活(例如，打开)WL1至WLN以将字线电压(例如，4V)施加到相应的字线，并且可以通过第三开关电路470将接地电压施加到相应的位线，以便顺序激活相应列的忆阻器单元。在这种情况下，可以从相应的源线顺序读取与各个忆阻器单元的电导状态相对应的读取信号。
在本公开的实施例中，READ操作模式的字线电压(例如，4V)可以小于PROCESS操作模式的字线电压(例如，5V)。
在一些示例中，在READ操作模式下，移位寄存器4410可以输出循环移位的数据。例如，在第一时间，移位寄存器4410可以输出“1000...000”，在第二时间，移位寄存器4410可以输出“0100...000”(图6C对应的时间)，在第三时间，移位寄存器4410可以输出“0010...000”，并且在第M时间，移位寄存器4410可以输出“0000...001”。在每个时间，移位寄存器4410生成数据信号，使得多个选通器4430中的一个被选通，从而激活相应列的忆阻器单元。
在一些实施方式中，在READ操作模式下，在控制电路400的控制下，响应于第四控制信号CTRL4，可以通过输出电路450读取与被激活的忆阻器单元相对应的读取信号。例如，对于源线SL1，可以顺序地读取与第一行的忆阻器单元(例如，M11、M12、M13、...、M1M)相对应的读取信号。被读取的读取信号然后可以通过第一开关电路430(例如，在第一控制信号CTRL1的控制下)被传送到输出电路450。
在一个示例中，输出电路450可以直接输出从源线读取的读取信号作为第二信号。例如，对于源线SL1，输出电路可以直接输出从源线SL1读取的读取信号作为第二信号Sout1。
在另一个示例中，在输出电路450包括多个电流型灵敏放大器450-1至450-N的情况下，可以通过相应的电流型灵敏放大器从相应的源线读取(例如，通过产生读电压，并在该读电压下感测相应的源线的电流)读取信号，将读取信号与参考电流Iref进行比较以确定经量化的读取信号，并将经量化的读取信号作为第二信号。例如，对于源线SL1，输出电路450可以将从源线SL1读取的读取信号转换为电流信号并与参考电流Iref进行比较以确定经量化的读取信号，并将经量化的读取信号作为第二信号Sout1。
以上描述了各种操作模式下的图4中的信号处理装置的操作的原理。下面将结合图7描述各种操作模式切换的方法的实施例。
图7示出了根据本公开的实施例的各种操作模式切换的方法的流程图。
参考图7，在步骤S710，在FORM操作模式或SET操作模式下进行操作。例如，在FORM操作模式下，对忆阻器阵列进行电学初始化(称为FORM操作)。经过初始化，忆阻器阵列中的忆阻器可以在高电导态和低电导态之间切换。在SET操作模式下，对忆阻器阵列进行置位操作(称为SET操作)。通过置位操作，忆阻器阵列中的忆阻器从低电导态变化为高电导态。
然后，在步骤S720，在PROCESS操作模式操作。在PROCESS操作模式下，将多个第一信号分别施加(例如，写入)到忆阻器阵列的相应的忆阻器单元，从而调制忆阻器单元中的忆阻器的电导。例如，通过施加第一信号，忆阻器单元中的忆阻器被重置(RESET)。
经过PROCESS操作模式，第一信号被编码成忆阻器单元中的忆阻器的电导值(或电阻值)并被存储，作为忆阻器阵列处理第一信号的结果。在本公开的实施例，忆阻器阵列编码、压缩并保留了第一信号的信息，因此，能够从忆阻器阵列输出反映第一信号的特性(例如，对应的类型或对应的连续物理量)的第二信号。
接下来，在步骤S730，在READ操作模式下操作。在READ操作模式下，从忆阻器阵列读出(例如，输出)反映第一信号的特性(例如，对应的类型或对应的连续物理量)的第二信号。
然后，在步骤S740，判断是否还有其他要处理的信号。例如，可以首先判断第一信号的分段是否都已经被施加到相应的忆阻器单元。在第一信号的处理已经完成后，然后可以继续判断是否还有要处理的其他信号。如果存在要处理的其他信号，则在步骤S750，切换到SET操作模式进行操作。在SET操作模式下，对忆阻器阵列进行置位操作(称为SET操作)。通过置位操作，忆阻器阵列中的忆阻器从低电导态变化为高电导态。之后，返回到步骤S720，切换到PROCESS模式进行操作，以与第一信号类似地对该其他信号进行处理。
通过以上描述的根据本公开的实施例的操作模式和操作模式切换方法，能够快速有效地对第一信号进行处理以获得基于忆阻器的电导值的第二信号以便于进一步处理(例如，分类或回归)，而无需额外的模数转换部件来对第一信号进行处理。因此，根据本公开的实施例的处理方式具有较强的可扩展性，计算成本较低，并且功耗较低。
如本领域技术人员将理解的，以上各种实施例描述的忆阻器阵列、控制电路、第一开关电路、第二开关电路、第三开关电路、输入电路和输出电路、以及公开的任何其他元件可以使用中央处理单元(central processing unit，CPU)、算术逻辑单元(arithmeticlogic unit，ALU)、数字信号处理器、微型计算机、现场可编程门阵列(field programmablegate array，FPGA)、片上系统(System-on-Chip，SoC)、可编程逻辑单元、微处理器、专用集成电路(application-specific integrated circuit，ASIC)中的一个或多个来实现。例如，以上描述的忆阻器阵列、控制电路、第一开关电路、第二开关电路、第三开关电路、输入电路和输出电路、以及公开的任何其他元件可以包括处理电路，诸如：包括逻辑电路的硬件；硬件/软件组合，诸如执行软件的处理器；或者它们的组合。例如，处理电路更具体地可以包括但不限于中央处理单元(CPU)、算术逻辑单元(ALU)、数字信号处理器、微型计算机、现场可编程门阵列(FPGA)、片上系统(SoC)、可编程逻辑单元、微处理器、专用集成电路(ASIC)等。
图8示出了根据本公开的示例性实施例的信号处理方法的流程图。例如，该信号处理方法可以适用于以上描述的各种实施例中的信号处理装置中的任何一个。将参考图2A至图8来进行以下的描述。
在一些实施方式中，信号处理装置包括忆阻器阵列，忆阻器阵列包括多个忆阻器单元并连接到多条源线、多条字线和多条位线，所述多个忆阻器单元中的每一个包括忆阻器。
参考图8，在步骤S810，接收多通道上的多个第一信号。
在步骤S820，由与多条源线连接的第一开关电路选择所述多条源线中的至少一条源线来分别将多个第一信号中的至少一个第一信号施加到所述至少一条源线。
在步骤S830，由与多条字线连接的第二开关电路选择所述多条字线中的至少一条字线来将所述至少一个第一信号施加到与所述至少一条字线相对应的忆阻器单元。
在步骤S840，输出基于所述忆阻器阵列的忆阻器的电导值的多个第二信号。
在一些实施方式中，在所述至少一个第一信号被施加之前，响应于第一控制信号：由所述第二开关电路选择所述多条字线以将第一电压施加到与所述多条字线相对应的忆阻器单元，以及由所述第三开关电路选择所述多条位线以将第二电压施加到与所述多条位线相对应的忆阻器单元。
在一些实施方式中，在步骤S830中的将所述至少一个第一信号施加到与所述至少一条字线相对应的忆阻器单元包括：响应于第二控制信号，由第二开关电路依次选择激活所述至少一条字线中的每一条以将所述至少一个第一信号的分段分别施加到与所述至少一条字线相对应的忆阻器单元，以及控制向所述多条位线施加接地电压。
在一些实施方式中，步骤S840可以包括：由所述第二开关电路响应于第三控制信号依次选择激活所述多条字线中的至少一条，使得通过所述至少一条源线输出所述多个第二信号，以及控制向所述多条位线施加接地电压。
在一些实施方式中，在步骤S810之前可以包括：由预处理电路对多个原始信号中的每个原始信号进行预处理，以形成幅值在预定范围内的所述多个第一信号，并将所述多个第一信号传送到所述输入电路。
在一些实施方式中，预定范围为忆阻器的阻变电压区间或读电压区间。
在一些实施方式中，步骤S840之后还包括：由分类器对所述第二信号进行分类，以确定所述第一信号的类型。
关于以上各个步骤的实施方式，可以参考以上对根据各种实施的信号处理装置的详细描述。
通过以上描述的根据本公开的实施例的信号处理方法，能够快速有效地对第一信号进行处理以获得基于忆阻器的电阻值的第二信号以便于进一步处理(例如，分类或回归)，而无需额外的模数转换部件来对第一信号进行处理。因此，根据本公开的实施例的处理方式具有较强的可扩展性，计算成本较低，并且功耗较低。
下面结合图9-图13描述本公开的实施例的示例性应用。
在一些实施方式中，如上所述，多通道上的多个第一信号可以是通过多通道信号采集装置获得的多通道信号，诸如多通道神经信号(例如，多通道脑电信号)。另外，第一信号可以是电压信号。
当第一信号为神经信号时，取决于特定的应用(例如，在癫痫预测方面)，可能需要判断第一信号的类型是第一类型(例如，发作间期(Interictal)类型)还是与第一类型不同的第二类型(预发作(Preictal)类型)。
在一些实施方式中，可以通过本公开的实施例的信号处理装置或信号处理方法来对第一信号进行处理以获得第二信号，并对第二信号进行分类以获得第一信号的类型。
图9分别示出了要被处理的具有第一类型的第一信号(用S1表示)和具有第二类型的第一信号(用S2表示)的示意图。参考图9，具有第一类型的第一信号和具有第二类型的第一信号均为16通道信号。为了处理第一信号，在示例性应用中采用具有大小为16*64的忆阻器阵列的信号处理装置。图10示出了在处理时对第一信号进行分段的示意图。图11示出了对第一信号进行处理后得到的基于忆阻器的电阻分布的第二信号的示意图。图11中，△G表示与某个第二信号相对应的忆阻器单元中的忆阻器的电导值的变化量。图12A和12B分别示出了输入的第一信号和输出的第二信号(基于忆阻器的电导值)的分布的示意图。图12A中，纵轴表示对一个(16通道，每通道960个采样点)输入电压脉冲幅度个数的统计计数，1k表示1000。图12B中，纵轴表示相应的1024个△G的个数的统计计数(16通道*64，每通道64个器件，共1024个器件。每个器件对应15个采样点)。参考图12A，对于具有第一类型的第一信号(S1)的分布，均值μ为1.5V，方差σ为0.24V。参考图12B，对于具有第二类型的第一信号(S2)的分布，均值μ为1.5V，方差σ为0.15V。
在获得第二信号后，可以对第二信号进行分类以获得第一信号的类型。对于图12A和图12B中的分布的第一信号和第二信号，采用例如线性分类器，可以获得如图13所示的分类结果。图13中，F1表示电导值的变化量△G处于区间[-25μS(微西门子)，-15μS]的忆阻器单元的数量，F2表示电导值的变化量△G处于区间[-10μS，0μS]的忆阻器单元的数量。基于处于相应区间的忆阻器单元的数量可以确定分类的结果。需要说明的是，可以选择其他更合适的区间来实现更好的分类效果。通过采用根据本公开的实施例的信号处理装置或信号处理方法，在不需要模数转换器的情况下，对第一信号进行处理而获得能够被分类的第二信号。从图12A和12B可以看出，能够有效地对第二信号进行分类，以获得第一信号的类型。
对于本公开，还有以下几点需要说明：
(1)本公开的实施例的附图只涉及到与本公开的实施例涉及到的结构，其他结构可参考通常设计。
(2)在不冲突的情况下，本公开的实施例及实施例中的特征可以相互组合以得到新的实施例。
以上所述仅是本发明的示范性实施方式，而非用于限制本发明的保护范围，本发明的保护范围由所附的权利要求确定。

Claims (10)

1.一种信号处理装置，包括：
忆阻器阵列，包括多个忆阻器单元并连接到多条源线、多条字线和多条位线，其中，所述多个忆阻器单元中的每一个包括忆阻器；
输入电路，被配置为接收多通道上的多个第一信号；
第一开关电路，与所述多条源线连接；
第二开关电路，与所述多条字线连接；
输出电路，与所述多条源线连接；和
控制电路，被配置为：
控制所述第一开关电路来选择所述多条源线中的至少一条源线来分别将所述多个第一信号中的至少一个第一信号施加到所述至少一条源线，
控制所述第二开关电路来选择激活所述多条字线中的至少一条字线，以将所述至少一个第一信号施加到与所述至少一条字线相对应的忆阻器单元，以及
控制所述输出电路以输出基于所述忆阻器阵列的忆阻器的电导值的多个第二信号。
2.根据权利要求1所述的信号处理装置，还包括第三开关电路，所述第三开关电路与所述多条位线连接，
其中，在所述至少一个第一信号被施加之前，所述控制电路还被配置为，在第一操作模式下：
控制所述第二开关电路来选择所述多条字线以将第一电压施加到与所述多条字线相对应的忆阻器单元，以及
控制所述第三开关电路来选择所述多条位线以将第二电压施加到与所述多条位线相对应的忆阻器单元。
3.根据权利要求1所述的信号处理装置，其中，所述控制电路还被配置为，在第二操作模式下，控制所述第二开关电路依次选择激活所述至少一条字线中的每一条，以将所述至少一个第一信号的分段分别施加到与所述至少一条字线相对应的忆阻器单元，以及控制向所述多条位线施加接地电压。
4.根据权利要求1所述的信号处理装置，其中，所述控制电路还被配置为，在第三操作模式下，控制所述第二开关电路依次选择激活所述多条字线中的至少一条，使得所述输出电路通过所述至少一条源线输出所述多个第二信号，以及控制向所述多条位线施加接地电压。
5.根据权利要求1所述的信号处理装置，其中，在第四操作模式下，所述控制电路还被配置为：
控制所述第二开关电路来选择所述多条字线以将第一电压施加到与所述多条字线相对应的忆阻器单元，以及
控制所述第三开关电路来选择所述多条位线以将第二电压施加到与所述多条位线相对应的忆阻器单元。
6.根据权利要求1所述的信号处理装置，其中，所述至少一个第一信号的数量大于或等于2，并且
其中，所述控制电路被配置为：
控制第一开关电路来选择所述多条源线中的至少一条源线，以分别将所述至少一个第一信号中的每个第一信号施加到相应的源线，以及
控制第二开关电路来选择激活所述多条字线中的至少一条字线，以将所述至少一个第一信号中的每个第一信号施加到与相应字线相对应的忆阻器单元。
7.根据权利要求1所述的信号处理装置，还包括预处理电路，其中，所述预处理电路被配置为对多个原始信号中的每个原始信号进行预处理，以形成幅值在预定范围内的所述多个第一信号，并将所述多个第一信号传送到所述输入电路。
8.根据权利要求7所述的信号处理装置，其中，所述预定范围为忆阻器的阻变电压区间或读电压区间。
9.根据权利要求7所述的信号处理装置，其中，所述预处理电路包括放大电路和偏置电路，
其中，所述偏置电路被配置为提供偏置信号，并且所述放大电路被配置为基于所述偏置信号对所述原始信号进行处理，以形成幅值在所述预定范围内的所述多个第一信号。
10.根据权利要求1所述的信号处理装置，还包括分类器或回归器，其中，所述分类器或回归器被配置为对所述第二信号进行分类或回归，以确定所述第一信号的类型或对应的连续物理量的大小。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113129967A (zh) * 2021-04-27 2021-07-16 中国科学院微电子研究所 忆阻器、汉明距离计算方法及存算一体集成应用
WO2024159624A1 (zh) * 2023-01-31 2024-08-08 清华大学 信号处理装置及其操作方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109800729B (zh) * 2019-01-28 2020-12-08 清华大学 信号处理装置及信号处理方法
CN115553789B (zh) * 2022-09-09 2024-06-21 清华大学 信号采集处理装置、电子设备以及信号采集处理方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103198860A (zh) * 2013-03-15 2013-07-10 清华大学 一种rram写电路
CN108921290A (zh) * 2018-06-29 2018-11-30 清华大学 神经突触单元电路、神经网络电路和信息处理系统
US20190079731A1 (en) * 2017-09-08 2019-03-14 Board Of Regents, The University Of Texas System Memristor-based multipliers using memristors-as-drivers (mad) gates
CN109524039A (zh) * 2018-11-21 2019-03-26 复旦大学 一种忆阻器阻态数目扩展的结构及相关方法
CN109800729A (zh) * 2019-01-28 2019-05-24 清华大学 信号处理装置及信号处理方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10482929B2 (en) * 2017-07-13 2019-11-19 Qualcomm Incorporated Non-volative (NV) memory (NVM) matrix circuits employing NVM matrix circuits for performing matrix computations

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103198860A (zh) * 2013-03-15 2013-07-10 清华大学 一种rram写电路
US20190079731A1 (en) * 2017-09-08 2019-03-14 Board Of Regents, The University Of Texas System Memristor-based multipliers using memristors-as-drivers (mad) gates
CN108921290A (zh) * 2018-06-29 2018-11-30 清华大学 神经突触单元电路、神经网络电路和信息处理系统
CN109524039A (zh) * 2018-11-21 2019-03-26 复旦大学 一种忆阻器阻态数目扩展的结构及相关方法
CN109800729A (zh) * 2019-01-28 2019-05-24 清华大学 信号处理装置及信号处理方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
HUAQIANG WU等: "The Effect of Variation on Neuromorphic Network", 《IEEE》 *
高滨等: "基于新型忆阻器的存内计算", 《中国知网》 *

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113129967A (zh) * 2021-04-27 2021-07-16 中国科学院微电子研究所 忆阻器、汉明距离计算方法及存算一体集成应用
CN113129967B (zh) * 2021-04-27 2022-10-04 中国科学院微电子研究所 忆阻器、汉明距离计算方法及存算一体集成应用
WO2024159624A1 (zh) * 2023-01-31 2024-08-08 清华大学 信号处理装置及其操作方法

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