CN111884948A - 一种流水线调度方法与装置 - Google Patents
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Abstract
本发明公开了一种流水线调度装置，包括三条物理流水线、两个mix buffer以及总线pipe bus，其中：所述三条物理流水线在逻辑上分割为五条流水线，分别对应报文在芯片中处理的五个阶段：parse、bridge、router、post和egress；所述两个mix buffer，用来对不同业务进行调度之后，再送入对应的逻辑流水线；总线pipe bus上挂接各个流水线单元pipe、mix buffer和pdsrc，用来完成各个流水线单元之间的交互。本发明在流水线处理长度上对各种业务进行了优化，不同业务可以对应不同的处理长度，减少不必要的处理；用pipe bus替代原来在各个流水线成员之间的连接关系，使得流水线各成员之间连接更加灵活，具备很强的可扩展性，可以适应未来的新需求。本发明还提供了相应的流水线调度方法。
Description
技术领域
本发明属于半导体芯片技术领域，更具体地，涉及一种流水线调度方法与装置。
背景技术
NP(network processor,网络处理器)的流水线技术是网络处理器的核心技术，传统的NP流水线往往由芯片的物理流水线长度决定，且长度一般固定大小，与业务类型无关，不能做到灵活的适应业务处理需求，各种业务的转发时延基本相同，处理上的优化主要依靠微码应用开发人员。为应对5G网络海量连接，增强带宽的应用需求，传统分组业务处理流水线越来越复杂，主频设计要求越来越接近半导体物理实现摩尔定律的极限，其架构难以同时满足5G网络中超低延时的要求。
发明内容
针对现有技术的以上缺陷或改进需求，本发明提供了一种流水线调度方法与装置，保证流水线的灵活性的同时，业务处理需要做到低时延。
为实现上述目的，按照本发明的一个方面，提供了一种流水线调度装置，包括三条物理流水线、两个mix buffer以及总线pipe bus，其中：
所述三条物理流水线在逻辑上分割为五条流水线，分别对应报文在芯片中处理的五个阶段：parse、bridge、router、post和egress；
所述两个mix buffer，用来对不同业务进行调度之后，再送入对应的逻辑流水线；
总线pipe bus上挂接各个流水线单元pipe、mix buffer和pdsrc，用来完成各个流水线单元之间的交互。
本发明的一个实施例中，所述总线pipe bus上挂接的pdsrc、mix buffer和pipe，功能分别为：
所述pdsrc用于完成报文进入流水线的包描述符生成，报文描述符由此进入pipe处理；
所述两个mix buffer用于完成报文描述符在各pipe之间的处理指令跳转切换和调度；
所述pipe用于完成具体的报文处理。
本发明的一个实施例中，所述两个mix buffer包括第一mix buffer和第二mixbuffer，其中第一mix buffer包括高、中、低优先级队列，所述第二mix buffer包括高、中、低优先级队列。
本发明的一个实施例中，所述三条物理流水线在逻辑上分割为五条流水线，具体为：
第一物理流水线pipe0分割为parse和post两个逻辑处理流水线；
第二物理流水线pipe1分割为bridge和router两个逻辑处理流水线；
第三物理流水线Pipe2对应egress逻辑理流水线。
按照本发明的另一方面，还提供了一种基于上述流水线调度装置的流水线调度方法，包括：
报文从面板端口进入芯片，进入pdsrc生成报文描述符；
描述符之后进入parse的处理模块，进行报文的分析；
在报文做完分析之后，业务分为五种需要处理的类型：
过站报文，需要做纯三层转发的报文，需要做纯二层转发的报文，需要做二层桥接三层转发的报文，和需要做三层桥接二层转发的报文；
对五种不同类型的报文进行优先级调试后送入post流水线。
本发明的一个实施例中，对过站报文的优先级调度方式为：
对于过站报文，直接送到第一mix buffer的高优先级队列，完成调度之后送入post逻辑流水线。
本发明的一个实施例中，对需要做纯三层转发的报文的优先级调度方式为：
对于需要做纯三层转发的报文，送到第二mix buffer的高优先级队列，完成调度之后送入router逻辑流水线，router逻辑流水线处理完之后，再次送入第一mix buffer的中优先级队列，完成调度之后进入post流水线。
本发明的一个实施例中，对需要做纯二层转发的报文的优先级调度方式为：
对于需要做纯二层转发的报文，送到第二mix buffer的高优先级队列，完成调度之后送入bridge逻辑流水线，bridge逻辑流水线处理完之后，再次送入第一mix buffer的中优先级队列，完成调度之后进入post流水线。
本发明的一个实施例中，对需要做二层桥接三层转发的报文的优先级调度方式为：
对于需要做二层桥接三层转发的报文，送到第二mix buffer的高优先级队列，完成调度之后送入bridge逻辑流水线，bridge逻辑流水线处理完之后，再次送入第二mixbuffer的中优先级队列，完成调度之后进入router流水线，处理完成进入第一mix buffer的低优先级队列，完成调度之后进入post流水线。
本发明的一个实施例中，对需要做三层桥接二层转发的报文的优先级调度方式为：
对于需要做三层桥接二层转发的报文，送到第二mix buffer的高优先级队列，完成调度之后送入router逻辑流水线，router逻辑流水线处理完之后，再次送入第二mixbuffer的中优先级队列，完成调度之后进入bridge流水线，处理完成进入第一mix buffer的低优先级队列，完成调度之后进入post流水线。
总体而言，通过本发明所构思的以上技术方案与现有技术相比，具有如下有益效果：
(1)本发明在流水线处理长度上对各种业务进行了优化，不同业务可以对应不同的处理长度，减少不必要的处理，优化传输时延，降低了特定业务处理的时延(过站业务处理10us以内)，满足特定场景下低延时的要求；
(2)用pipe bus替代原来在各个流水线成员之间的连接关系，使得流水线各成员之间连接更加灵活，且可以随时加入新的流水线单元，因此具备很强的可扩展性，可以适应未来的新需求。
附图说明
图1为本发明实施例中pipe bus和各个pipe unit的挂接示意图；
图2为本发明实施例中各不同优先级业务的逻辑流水线调度方法的示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。此外，下面所描述的本发明各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。
与现有技术相比，本发明在流水线处理长度上对各种业务进行了优化，不同业务可以对应不同的处理长度，减少不必要的处理，优化传输时延。
另外，用pipe bus替代原来在各个流水线成员之间的连接关系，使得流水线个成员之间连接更加灵活，且可以随时加入新的流水线单元。
实施例1
本发明实施例提供了一种流水线调度装置，包括三条物理流水线、两个mixbuffer以及总线pipe bus，其中：
所述三条物理流水线在逻辑上分割为五条流水线，分别对应报文在芯片中处理的五个阶段：parse、bridge、router、post和egress；
所述两个mix buffer，用来对不同业务进行调度之后，再送入对应的逻辑流水线；
总线pipe bus上挂接各个流水线单元pipe、mix buffer和pdsrc，用来完成各个流水线单元之间的交互。
具体地，新流水线调度装置，将传统两条物理流水线变为三条物理流水线，且在逻辑上分割为五条流水线，分别对应报文在芯片中处理的五个阶段：parse，bridge，router，post，egress。
由于报文在流水线之间存在跳转，本发明新设计了一种流水线单元mix buffer，用来对不同业务进行调度之后，再送入对应的逻辑流水线。
为了流水线设计的可扩展性，本发明在流水线各个成员(pipe，mix buffer，pdsrc)之间，设计一条总线pipe bus，用来完成各个流水线单元之间的交互，必要时候可以沿用这种设计，加入新的流水线成员。此pipe bus虽然增加了逻辑设计，但是在架构的灵活度上给芯片以大大提升。
实施例2
如图1所示，本发明实施例提供的总线pipe bus上挂接各种流水线单元，包括pdsrc、两个mix buffer和pipe，其中：
Pdsrc主要完成报文进入流水线的包描述符生成，报文描述符由此进入pipe处理；
Mix buffer完成报文描述符在各pipe之间的处理指令跳转切换和调度；
Pipe完成具体的报文处理，处理具体过程由开发者使用微码填充。
进一步地，在本发明实施例中，所述两个mix buffer包括第一mix buffer和第二mix buffer，其中第一mix buffer包括高、中、低优先级队列，所述第二mix buffer包括高、中、低优先级队列。
实施例3
本发明实施例提供一种物理流水线的逻辑划分方法，将三条物理流水线在逻辑上分割为五条流水线，具体为：
第一物理流水线pipe0分割为parse和post两个逻辑处理流水线；
第二物理流水线pipe1分割为bridge和router两个逻辑处理流水线；
第三物理流水线Pipe2对应egress逻辑理流水线。
实施例4
如图2所示，本发明实施例描述了在完成上述划分和pipe bus总线上各pipe unit的挂接之后，报文的处理过程，分为以下几个过程：
首先报文从面板端口进入芯片，进入pdsrc生成报文描述符。
描述符之后进入parse的处理模块，进行报文的分析。
在报文做完分析之后，业务分为五种需要处理的类型：
1过站报文；
2需要做纯三层转发的报文；
3需要做纯二层转发的报文；
4需要做二层桥接三层转发的报文；
5需要做三层桥接二层转发的报文；
本发明实施例中，第一mix buffer用mix buffer0表示，第二mix buffer用mixbuffer1表示。
对于1类型的报文，直接送到mix buffer0的高优先级队列，完成调度之后送入post逻辑流水线。
对于2类型的报文，送到mix buffer1的高优先级队列，完成调度之后送入router逻辑流水线，router逻辑流水线处理玩之后，再次送入mix buffer0的中优先级队列，完成调度之后进入post流水线。
对于3类型的报文，送到mix buffer1的高优先级队列，完成调度之后送入bridge逻辑流水线，bridge逻辑流水线处理玩之后，再次送入mix buffer0的中优先级队列，完成调度之后进入post流水线。
对于4类型的报文，送到mix buffer1的高优先级队列，完成调度之后送入bridge逻辑流水线，bridge逻辑流水线处理玩之后，再次送入mix buffer1的中优先级队列，完成调度之后进入router流水线，处理完成进入mix buffer0的低优先级队列，完成调度之后进入post流水线。
对于5类型的报文，送到mix buffer1的高优先级队列，完成调度之后送入router逻辑流水线，router逻辑流水线处理玩之后，再次送入mix buffer1的中优先级队列，完成调度之后进入bridge流水线，处理完成进入mix buffer0的低优先级队列，完成调度之后进入post流水线。
本发明实施例中，由于egress不参与调度，所以并未对其进行业务流程描述。
上述处理完成，造成的效果是：
过站业务处理流水线最短，纯二层和纯三层业务处理居中，桥接业务处理流水线最长。Mix buffer中过站业务优先级最高，二层和三层业务居中，桥接业务优先级最低。
经过仿真环境测试，最短的业务处理时延可控制在10us以内，大大改善了过站业务的时延。
本发明方法还包括相应编译器的支持，在编译微码的工具中识别微码跳转处理指令及其参数，把业务送到指定的mix buffer的优先级处理队列。
本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种流水线调度装置，其特征在于，包括三条物理流水线、两个mix buffer以及总线pipe bus，其中：
所述三条物理流水线在逻辑上分割为五条流水线，分别对应报文在芯片中处理的五个阶段：parse、bridge、router、post和egress；
所述两个mix buffer，用来对不同业务进行调度之后，再送入对应的逻辑流水线；
总线pipe bus上挂接各个流水线单元pipe、mix buffer和pdsrc，用来完成各个流水线单元之间的交互。
2.如权利要求1所述的流水线调度装置，其特征在于，总线pipe bus上挂接的pdsrc、mix buffer和pipe，功能分别为：
所述pdsrc用于完成报文进入流水线的包描述符生成，报文描述符由此进入pipe处理；
所述两个mix buffer用于完成报文描述符在各pipe之间的处理指令跳转切换和调度；
所述pipe用于完成具体的报文处理。
3.如权利要求1所述的流水线调度装置，其特征在于，所述两个mix buffer包括第一mix buffer和第二mix buffer，其中第一mix buffer包括高、中、低优先级队列，所述第二mix buffer包括高、中、低优先级队列。
4.如权利要求1或2所述的流水线调度装置，其特征在于，所述三条物理流水线在逻辑上分割为五条流水线，具体为：
第一物理流水线pipe0分割为parse和post两个逻辑处理流水线；
第二物理流水线pipe1分割为bridge和router两个逻辑处理流水线；
第三物理流水线Pipe2对应egress逻辑理流水线。
5.一种基于权利要求1至4任一项所述流水线调度装置的流水线调度方法，其特征在于，包括：
报文从面板端口进入芯片，进入pdsrc生成报文描述符；
描述符之后进入parse的处理模块，进行报文的分析；
在报文做完分析之后，业务分为五种需要处理的类型：
过站报文，需要做纯三层转发的报文，需要做纯二层转发的报文，需要做二层桥接三层转发的报文，和需要做三层桥接二层转发的报文；
对五种不同类型的报文进行优先级调试后送入post流水线。
6.如权利要求5所述的流水线调度方法，其特征在于，对过站报文的优先级调度方式为：
对于过站报文，直接送到第一mix buffer的高优先级队列，完成调度之后送入post逻辑流水线。
7.如权利要求5或6所述的流水线调度方法，其特征在于，对需要做纯三层转发的报文的优先级调度方式为：
对于需要做纯三层转发的报文，送到第二mix buffer的高优先级队列，完成调度之后送入router逻辑流水线，router逻辑流水线处理完之后，再次送入第一mix buffer的中优先级队列，完成调度之后进入post流水线。
8.如权利要求5或6所述的流水线调度方法，其特征在于，对需要做纯二层转发的报文的优先级调度方式为：
对于需要做纯二层转发的报文，送到第二mix buffer的高优先级队列，完成调度之后送入bridge逻辑流水线，bridge逻辑流水线处理完之后，再次送入第一mix buffer的中优先级队列，完成调度之后进入post流水线。
9.如权利要求5或6所述的流水线调度方法，其特征在于，对需要做二层桥接三层转发的报文的优先级调度方式为：
对于需要做二层桥接三层转发的报文，送到第二mix buffer的高优先级队列，完成调度之后送入bridge逻辑流水线，bridge逻辑流水线处理完之后，再次送入第二mix buffer的中优先级队列，完成调度之后进入router流水线，处理完成进入第一mix buffer的低优先级队列，完成调度之后进入post流水线。
10.如权利要求5或6所述的流水线调度方法，其特征在于，对需要做三层桥接二层转发的报文的优先级调度方式为：
对于需要做三层桥接二层转发的报文，送到第二mix buffer的高优先级队列，完成调度之后送入router逻辑流水线，router逻辑流水线处理完之后，再次送入第二mix buffer的中优先级队列，完成调度之后进入bridge流水线，处理完成进入第一mix buffer的低优先级队列，完成调度之后进入post流水线。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023124660A1 (zh) * | 2021-12-31 | 2023-07-06 | 中兴通讯股份有限公司 | 报文的调度方法、装置、电子设备及存储介质 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1885822A (zh) * | 2005-06-25 | 2006-12-27 | 华为技术有限公司 | 一种网络处理器 |
| CN102331923A (zh) * | 2011-10-13 | 2012-01-25 | 西安电子科技大学 | 一种基于多核多线程处理器的功能宏流水线实现方法 |
| CN103200084A (zh) * | 2013-03-18 | 2013-07-10 | 中兴通讯股份有限公司 | 基于网络处理器的报文预处理方法、装置及网络处理器 |
| CN105075204A (zh) * | 2013-03-12 | 2015-11-18 | 高通股份有限公司 | 可配置的多核网络处理器 |
| US20190303198A1 (en) * | 2018-04-03 | 2019-10-03 | FuriosaAI Co. | Neural network processor |
-
2020
- 2020-07-09 CN CN202010654664.5A patent/CN111884948B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1885822A (zh) * | 2005-06-25 | 2006-12-27 | 华为技术有限公司 | 一种网络处理器 |
| CN102331923A (zh) * | 2011-10-13 | 2012-01-25 | 西安电子科技大学 | 一种基于多核多线程处理器的功能宏流水线实现方法 |
| CN105075204A (zh) * | 2013-03-12 | 2015-11-18 | 高通股份有限公司 | 可配置的多核网络处理器 |
| CN103200084A (zh) * | 2013-03-18 | 2013-07-10 | 中兴通讯股份有限公司 | 基于网络处理器的报文预处理方法、装置及网络处理器 |
| US20190303198A1 (en) * | 2018-04-03 | 2019-10-03 | FuriosaAI Co. | Neural network processor |
Non-Patent Citations (2)
| Title |
|---|
| LI LANJUN: "A modular DSP system for use in embedded electro-optical applications", 《PROCEEDINGS OF THE 3RD WORLD CONGRESS ON INTELLIGENT CONTROL AND AUTOMATION (CAT. NO.00EX393)》 * |
| 李明哲等: "基于网络处理器的流媒体应用架构模型", 《吉林大学学报（工学版）》 * |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023124660A1 (zh) * | 2021-12-31 | 2023-07-06 | 中兴通讯股份有限公司 | 报文的调度方法、装置、电子设备及存储介质 |
Also Published As
| Publication number | Publication date |
|---|---|
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Legal Events
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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