CN111862284A - 存储器映射的虚拟门铃机制 - Google Patents

Abstract

公开了一种用于促进门铃通知的装置。该装置包括：存储器映射的I/O(MMIO)基址寄存器，其包括物理功能(PF)和多个虚拟功能(VF)，其中，每个功能的基址寄存器包括多个门铃页面；以及包括门铃寄存器的门铃硬件，每个门铃寄存器具有能够分配的功能标识符(ID)和偏移，并且包括多个门铃，以在检测到访问请求时响应于从相关联的门铃页面集合接收到门铃触发器而激活门铃通知。

Description

存储器映射的虚拟门铃机制

技术领域

概括而言本发明涉及图形处理，更具体而言涉及设备内事件通知。

背景技术

图形处理单元(GPU)是高线程机器，其中并行执行程序的数百个线程以实现高吞吐量。GPU线程组在网格着色应用中实现，以执行三维(3D)渲染。为了执行这样的渲染，GPU可以由中央处理单元(CPU)驱动器来访问作为输入/输出(I/O)设备以调度待执行的工作。在这种情况下，GPU可能需要通知(例如，门铃)，该通知指示何时新工作被准备好进行调度。然而，常规的架构要求GPU经由一致性结构与CPU通信此类通知。例如，通知将不会在GPU是基于PCIe的设备(例如，图形卡)的架构中操作。此外，如果将GPU附接到CPU管芯非一致性结构，则通知将不起作用。

附图说明

为了可以更详细地理解本发明的上述特征的方式，可以通过参考实施例来对以上简要概括的本发明进行更特定的描述，其中一些实施例在附图中示出。然而，应注意，附图仅示出了本发明的典型实施例，并且因此不应视为对本发明范围的限制，因为本发明可允许其它等效实施例。

图1是根据实施例的处理系统的框图；

图2是根据实施例的处理器的框图；

图3是根据实施例的图形处理器的框图；

图4是根据一些实施例的图形处理器的图形处理引擎的框图；

图5是由附加实施例提供的图形处理器的框图；

图6A和图6B示出了线程执行逻辑，该线程执行逻辑包括在一些实施例中采用的处理元件的阵列；

图7是示出根据一些实施例的图形处理器指令格式的框图；

图8是根据另一实施例的图形处理器的框图；

图9A和图9B示出了根据一些实施例的图形处理器命令格式和命令序列；

图10示出了根据一些实施例的用于数据处理系统的示例性图形软件架构；

图11A和图11B是示出根据实施例的IP核心开发系统的框图；

图12是示出根据实施例的在芯片集成电路上的示例性系统的框图；

图13A和图13B是示出了附加的示例性图形处理器的框图；

图14A和图14B是示出根据实施例的片上系统集成电路的附加的示例性图形处理器的框图；

图15示出了计算设备的一个实施例；

图16示出了图形处理单元的一个实施例；

图17示出了节点元件的一个实施例；

图18示出了图形逻辑的一个实施例；

图19示出了门铃逻辑的一个实施例；以及

图20是示出用于处理通知的方法的一个实施例的流程图。

具体实施方式

在下面的描述中，阐述了许多具体细节以提供对本发明的更透彻的理解。然而，对于本领域的技术人员显而易见的是，可以在没有这些具体细节中的一个或多个细节的情况下实践本发明。在其它情况下，没有描述公知的特征，以免模糊本发明。

在实施例中，提供了硬件以在存储器映射的I/O(MMIO)环境中支持虚拟门铃。

图1是根据实施例的处理系统100的框图。在各种实施例中，系统100包括一个或多个处理器102以及一个或多个图形处理器108，并且可以是单处理器台式机系统、多处理器工作站系统或具有大量处理器102或处理器核心107的服务器系统。在一个实施例中，系统100是集成在片上系统(SoC)集成电路内的处理平台，以用于移动、手持或嵌入式设备。

在一个实施例中，系统100可以包括或集成在基于服务器的游戏平台、游戏控制台内，包括游戏和媒体控制台、移动游戏控制台、手持游戏控制台或在线游戏控制台。在一些实施例中，系统100是移动电话、智能电话、平板计算设备或移动互联网设备。处理系统100还可以包括可穿戴设备、与可穿戴设备耦合或集成在可穿戴设备内，所述可穿戴设备例如智能手表可穿戴设备、智能眼镜设备、增强现实设备或虚拟现实设备。在一些实施例中，处理系统100是电视或机顶盒设备，其具有一个或多个处理器102以及由一个或多个图形处理器108生成的图形界面。

在一些实施例中，一个或多个处理器102均包括一个或多个处理器核心107以处理指令，该指令在被执行时执行用于系统和用户软件的操作。在一些实施例中，一个或多个处理器核心107中的每一个核心被配置为处理特定指令集109。在一些实施例中，指令集109可以促进复杂指令集计算(CISC)、精简指令集计算(RISC)或经由超长指令字(VLIW)的计算。多个处理器核心107均可处理不同的指令集109，该不同的指令集109可以包括用于促进仿真其它指令集的指令。处理器核心107还可以包括其它处理设备，例如数字信号处理器(DSP)。

在一些实施例中，处理器102包括高速缓冲存储器104。取决于架构，处理器102可以具有单个内部高速缓存或多级别内部高速缓存。在一些实施例中，高速缓冲存储器在处理器102的各个组件之间共享。在一些实施例中，处理器102还使用外部高速缓存(例如，三级(L3)高速缓存或最后一级高速缓存(LLC))(未示出)，其可以使用已知的高速缓存一致性技术在处理器核心107之间共享。处理器102中附加地包括寄存器文件106，该寄存器文件106可以包括用于存储不同类型的数据的不同类型的寄存器(例如，整数寄存器、浮点寄存器、状态寄存器和指令指针寄存器)。一些寄存器可以是通用寄存器，而其它寄存器可以特定于处理器102的设计。

在一些实施例中，一个或多个处理器102与一个或多个接口总线110耦合，以在处理器102与系统100中的其它组件之间发送通信信号，例如地址、数据或控制信号。在一个实施例中，接口总线110可以是处理器总线，例如直接媒体接口(DMI)总线的版本。然而，处理器总线不限于DMI总线，并且可以包括一个或多个外围组件互连总线(例如，PCI、快速PCI)、存储器总线或其它类型的接口总线。在一个实施例中，处理器102包括集成存储器控制器116和平台控制器中心130。存储器控制器116促进在存储器设备与系统100的其它组件之间的通信，而平台控制器中心(PCH)130提供经由本地I/O总线到I/O设备的连接。

存储器设备120可以是动态随机存取存储器(DRAM)设备、静态随机存取存储器(SRAM)设备、闪存设备、相变存储器设备、或具有适当性能以用作处理存储器的某个其它存储器设备。在一个实施例中，存储器设备120可以用作系统100的系统存储器，以存储数据122和指令121以用于在一个或多个处理器102执行应用或过程时使用。存储器控制器116还与可选的外部图形处理器112耦合，该外部图形处理器112可以与处理器102中的一个或多个图形处理器108通信以执行图形和媒体操作。在一些实施例中，显示设备111可以连接到处理器102。显示设备111可以是内部显示设备(如在移动电子设备或膝上型设备中)或者经由显示器接口(例如，DisplayPort等)的外部显示设备中的一个或多个。在一个实施例中，显示设备111可以是头戴式显示器(HMD)，例如用于虚拟现实(VR)应用或增强现实(AR)应用中的立体显示设备。

在一些实施例中，平台控制器中心130使得外围设备能够经由高速I/O总线连接到存储器设备120和处理器102。I/O外围设备包括但不限于音频控制器146、网络控制器134、固件接口128、无线收发器126、触摸传感器125、数据存储设备124(例如，硬盘驱动器、闪存等)。数据存储设备124可以经由存储接口(例如，SATA)或经由外围总线(例如，外围组件互连总线(例如，PCI、快速PCI))来连接。触摸传感器125可以包括触摸屏传感器、压力传感器或指纹传感器。无线收发器126可以是Wi-Fi收发器、蓝牙收发器或诸如3G、4G或长期演进(LTE)收发器之类的移动网络收发器。固件接口128实现与系统固件的通信，并且可以是例如统一的可扩展固件接口(UEFI)。网络控制器134可以实现到有线网络的网络连接。在一些实施例中，高性能网络控制器(未示出)与接口总线110耦合。在一个实施例中，音频控制器146是多通道高清音频控制器。在一个实施例中，系统100包括可选的传统I/O控制器140，以用于将传统(例如，个人系统2(PS/2))设备耦合到系统。平台控制器中心130还可以连接到一个或多个通用串行总线(USB)控制器142，该USB控制器142连接输入设备，例如键盘和鼠标143组合、相机144或其它USB输入设备。

可以理解，所示的系统100是示例性的而不是限制性的，因为还可以使用被不同配置的其它类型的数据处理系统。例如，存储器控制器116和平台控制器中心130的实例可以被集成到分立的外部图形处理器中，例如外部图形处理器112。在一个实施例中，平台控制器中心130和/或存储器控制器160可以在一个或多个处理器102的外部。例如，系统100可以包括外部存储器控制器116和平台控制器中心130，所述平台控制器中心130可以被配置为在与处理器102通信的系统芯片组内的存储器控制器中心和外围控制器中心。

图2是具有一个或多个处理器核心202A-202N、集成存储器控制器214和集成图形处理器208的处理器200的实施例的框图。图2中具有与本文任何其它图的元素相同的附图标记(或名称)的那些元素可以以类似于本文别处描述的任何方式操作或起作用，但不限于此。处理器200可以包括上至并包括由虚线框表示的附加核心202N的附加核心。每个处理器核心202A-202N包括一个或多个内部高速缓存单元204A-204N。在一些实施例中，每个处理器核心还可以具有对一个或多个共享的高速缓存单元206的访问。

内部高速缓存单元204A-204N和共享高速缓存单元206表示处理器200内的高速缓冲存储器层级。高速缓冲存储器层级可以包括每个处理器核心内的至少一个级别的指令和数据高速缓存以及一个或多个级别的共享的中级高速缓存，例如2级(L2)、3级(L3)、4级(L4)或其它级别的高速缓存，其中在外部存储器之前的最高级别的高速缓存被归类为LLC。在一些实施例中，高速缓存一致性逻辑维持各种高速缓存单元206和204A-204N之间的一致性。

在一些实施例中，处理器200还可以包括一个或多个总线控制器单元216的集合和系统代理核心210。一个或多个总线控制器单元216管理外围总线集合，例如一个或多个PCI或快速PCI总线。系统代理核心210为各种处理器组件提供管理功能。在一些实施例中，系统代理核心210包括一个或多个集成存储器控制器214，以管理对各种外部存储器设备(未示出)的访问。

在一些实施例中，一个或多个处理器核心202A-202N包括对同时多线程的支持。在这样的实施例中，系统代理核心210包括用于在多线程处理期间协调和操作核心202A-202N的组件。系统代理核心210可以附加地包括电力控制单元(PCU)，该电力控制单元包括逻辑和组件以调节处理器核心202A-202N和图形处理器208的电力状态。

在一些实施例中，处理器200附加地包括图形处理器208以执行图形处理操作。在一些实施例中，图形处理器208与共享高速缓存单元206集合和系统代理核心210耦合，所述系统代理核心210包括一个或多个集成存储器控制器214。在一些实施例中，系统代理核心210还包括显示控制器211，以驱动图形处理器输出到一个或多个耦合的显示器。在一些实施例中，显示控制器211也可以是经由至少一个互连与图形处理器耦合的独立模块，或者可以集成在图形处理器208内。

在一些实施例中，基于环的互连单元212用于耦合处理器200的内部组件。然而，可以使用替代的互连单元，例如点对点互连、交换的互连或其它技术，包括本领域公知的技术。在一些实施例中，图形处理器208经由I/O链路213与环形互连212耦合。

示例性I/O链路213代表多种I/O互连中的至少一种，包括促进各种处理器组件与高性能嵌入式存储器模块218(例如，eDRAM模块)之间的通信的封装上I/O互连。在一些实施例中，处理器核心202A-202N和图形处理器208中的每一个使用嵌入式存储器模块218作为共享的最后一级高速缓存。

在一些实施例中，处理器核心202A-202N是执行相同指令集架构的同质核心。在另一实施例中，处理器核心202A-202N在指令集架构(ISA)方面是异构的，其中一个或多个处理器核心202A-202N执行第一指令集，而至少一个其它核心执行第一指令集的子集或不同的指令集。在一个实施例中，处理器核心202A-202N在微架构方面是异构的，其中具有相对较高功耗的一个或多个核心与具有较低功耗的一个或多个功率核心耦合。另外，处理器200可以被实现在一个或多个芯片上，或者被实现为具有附加于其它组件的所示出的组件的SoC集成电路。

图3是图形处理器300的框图，该图形处理器300可以是分立的图形处理单元，或者可以是与多个处理核心集成的图形处理器。在一些实施例中，图形处理器经由存储器映射的I/O接口与图形处理器上的寄存器以及放置在处理器存储器中的命令通信。在一些实施例中，图形处理器300包括用于访问存储器的存储器接口314。存储器接口314可以是到本地存储器、一个或多个内部高速缓存、一个或多个共享的外部高速缓存和/或系统存储器的接口。

在一些实施例中，图形处理器300还包括显示控制器302，以将显示输出数据驱动到显示设备320。显示控制器302包括用于一个或多个覆盖平面的硬件，以用于显示和合成多层视频或用户界面元素。显示设备320可以是内部或外部显示设备。在一个实施例中，显示设备320是头戴式显示设备，例如虚拟现实(VR)显示设备或增强现实(AR)显示设备。在一些实施例中，图形处理器300包括视频编解码器引擎306，以将媒体编码到一种或多种媒体编码格式、从一种或多种媒体编码格式对媒体进行编码、或者在一种或多种媒体编码格式之间对媒体进行转码，所述媒体编码格式包括但不限于运动图像专家组(MPEG)格式(例如，MPEG-2)、高级视频编码(AVC)格式(例如，H.264/MPEG-4AVC)、电影电视工程师协会(SMPTE)421M/VC-1、以及联合图像专家组(JPEG)格式(例如，JPEG和运动JPEG(MJPEG)格式)。

在一些实施例中，图形处理器300包括块图像传送(BLIT)引擎304，以执行二维(2D)光栅化器操作，包括例如位边界块传送。然而，在一个实施例中，使用图形处理引擎(GPE)310的一个或多个组件来执行2D图形操作。在一些实施例中，GPE 310是用于执行图形操作的计算引擎，包括三维(3D)图形操作和媒体操作。

在一些实施例中，GPE 310包括用于执行3D操作的3D管线312，所述3D操作例如使用作用于3D图元形状(例如，矩形、三角形等)的处理功能来渲染三维图像和场景。3D管线312包括可编程和固定功能元件，其在元件内执行各种任务和/或产生到3D/媒体子系统315的执行线程。虽然3D管线312可用于执行媒体操作，但是GPE 310的实施例还包括媒体管线316，其专门用于执行媒体操作，例如视频后处理和图像增强。

在一些实施例中，媒体管线316包括固定功能或可编程逻辑单元，以执行一个或多个专用媒体操作，例如代替或代表视频编解码器引擎306的视频解码加速、视频解交织和视频编码加速。在一些实施例中，媒体管线316附加地包括线程产生单元，以产生线程以用于在3D/媒体子系统315上执行。所产生的线程对被包括在3D/媒体子系统315中的一个或多个图形执行单元上的媒体操作执行计算。

在一些实施例中，3D/媒体子系统315包括用于执行由3D管线312和媒体管线316产生的线程的逻辑。在一个实施例中，管线将线程执行请求发送到3D/媒体子系统315，其包括用于仲裁各种请求并将其分派给可用的线程执行资源的线程分派逻辑。执行资源包括图形执行单元的阵列，以处理3D和媒体线程。在一些实施例中，3D/媒体子系统315包括用于线程指令和数据的一个或多个内部高速缓存。在一些实施例中，子系统还包括共享存储器，包括寄存器和可寻址存储器，以在线程之间共享数据并存储输出数据。

图形处理引擎

图4是根据一些实施例的图形处理器的图形处理引擎410的框图。在一个实施例中，图形处理引擎(GPE)410是图3中示出的GPE 310的版本。图4中具有与本文任何其它图的元素相同的附图标记(或名称)的那些元素可以以类似于本文别处描述的任何方式操作或起作用，但不限于此。例如，示出了图3的3D管线312和媒体管线316。媒体管线316在GPE 410的一些实施例中是可选的，并且可以不明确地被包括在GPE 410内。例如并且在至少一个实施例中，单独的媒体和/或图像处理器耦合到GPE 410。

在一些实施例中，GPE 410耦合或包括命令流送器403，该命令流送器403向3D管线312和/或媒体管线316提供命令流。在一些实施例中，命令流送器403与存储器耦合，该存储器可以是系统存储器、或内部高速缓存和共享高速缓存中的一个或多个。在一些实施例中，命令流送器403从存储器接收命令，并将命令发送到3D管线312和/或媒体管线316。命令是从环形缓冲器取得的指令，该环形缓冲器存储用于3D管线312和媒体管线316的命令。在一个实施例中，环形缓冲器可以另外包括存储批量的多个命令的批量命令缓冲器。用于3D管线312的命令还可以包括对存储于存储器中的数据的引用，所述数据例如但不限于用于3D管线312的顶点和几何数据和/或用于媒体管线316的图像数据和存储器对象。3D管线312和媒体管线316通过经由相应管线中的逻辑执行操作或通过将一个或多个执行线程分派给图形核心阵列414来处理命令和数据。在一个实施例中，图形核心阵列414包括图形核心的一个或多个块(例如，图形核心415A、图形核心415B)，每个块包括一个或多个图形核心。每个图形核心包括图形执行资源集合，其包括用于执行图形和计算操作的通用和特定于图形的执行逻辑，以及固定功能纹理处理和/或机器学习以及人工智能加速逻辑。

在各个实施例中，3D管线312包括固定功能和可编程逻辑，以通过处理指令并将执行线程分派给图形核心阵列414来处理一个或多个着色器程序，例如顶点着色器、几何着色器、像素着色器、片段着色器、计算着色器或其它着色器程序。图形核心阵列414提供执行资源的统一块，以用于处理这些着色器程序。在图形核心阵列414的图形核心415A-414B内的多用途执行逻辑(例如，执行单元)包括对各种3D API着色器语言的支持，并且可以执行与多个着色器相关联的多个同时执行线程。

在一些实施例中，图形核心阵列414还包括执行逻辑以执行媒体功能，例如视频和/或图像处理。在一个实施例中，执行单元还包括通用逻辑，该通用逻辑附加于图形处理操作可编程以执行并行通用计算操作。通用逻辑可以与图1的处理器核心107或图2的核心202A-202N内的通用逻辑并行或与其结合执行逻辑处理。

由在图形核心阵列414上执行的线程生成的输出数据可以将数据输出到统一返回缓冲器(URB)418中的存储器。URB 418可以存储用于多个线程的数据。在一些实施例中，URB418可以用于在图形核心阵列414上执行的不同线程之间发送数据。在一些实施例中，URB418可以另外用于图形核心阵列上的线程与共享功能逻辑420内的固定功能逻辑之间的同步。

在一些实施例中，图形核心阵列414是可缩放的，使得该阵列包括可变数量的图形核心，每个图形核心基于GPE 410的目标功率和性能水平具有可变数量的执行单元。在一个实施例中，执行资源是动态可缩放的，使得可以根据需要启用或禁用执行资源。

图形核心阵列414与共享功能逻辑420耦合，该共享功能逻辑420包括在图形核心阵列中的图形核心之间共享的多个资源。共享功能逻辑420内的共享功能是向图形核心阵列414提供专门的补充功能的硬件逻辑单元。在各种实施例中，共享功能逻辑420包括但不限于采样器421、数学422和线程间通信(ITC)423逻辑。另外，一些实施例在共享功能逻辑420内实现一个或多个高速缓存425。

在对给定专用功能的需求不足以包括在图形核心阵列414内的情况下实现共享功能。相反，该专用功能的单个实例被实现为共享功能逻辑420中的独立实体，并在图形核心阵列414内的执行资源之间共享。在图形核心阵列414之间共享并被包括在图形核心阵列414内的精确功能集跨实施例而变化。在一些实施例中，由图形核心阵列414广泛使用的共享功能逻辑420内的特定共享功能可以被包括在图形核心阵列414内的共享功能逻辑416内。在各个实施例中，图形核心阵列414内的共享功能逻辑416可以包括共享功能逻辑420内的一些或全部逻辑。在一个实施例中，共享功能逻辑420内的所有逻辑元件可在图形核心阵列414的共享功能逻辑416内被复制。在一个实施例中，共享功能逻辑420被排除在外，以有利于图形核心阵列414内的共享功能逻辑416。

图5是根据本文所述的一些实施例的图形处理器核心500的硬件逻辑的框图。图5中具有与本文任何其它图的元素相同的附图标记(或名称)的那些元素可以以类似于本文别处描述的任何方式操作或起作用，但不限于此。在一些实施例中，所示的图形处理器核心500被包括在图4的图形核心阵列414内。图形处理器核心500(有时被称为核心切片)可以是模块化图形处理器内的一个或多个图形核心。图形处理器核心500是一个图形核心切片的示例，并且本文所述的图形处理器可以基于目标功率和性能包络包括多个图形核心切片。每个图形核心500可以包括与多个子核心501A-501F(也称为子切片)耦合的固定功能块530，其包括通用和固定功能逻辑的模块化块。

在一些实施例中，固定功能块530包括可以由图形处理器500中的所有子核心共享的几何/固定功能管线536，例如在较低性能和/或较低功率的图形处理器实施方式中。在各种实施例中，几何/固定功能管线536包括3D固定功能管线(例如，如图3和图4中的3D管线312)、视频前端单元、线程产生器和线程分配器以及统一返回缓冲器管理器，其管理统一返回缓冲器，例如图4的统一返回缓冲器418。

在一个实施例中，固定功能块530还包括图形SoC接口537、图形微控制器538和媒体管线539。图形SoC接口537在图形核心500和片上系统集成电路内的其它处理器核心之间提供接口。图形微控制器538是可编程子处理器，其可配置为管理图形处理器500的各种功能，包括线程分派、调度和抢占。媒体管线539(例如，图3和图4的媒体管线316)包括用于促进对包括图像和视频数据的多媒体数据进行解码、编码、预处理和/或后处理的逻辑。媒体管线539经由用于对子核心501-501F内的计算或采样逻辑的请求来实现媒体操作。

在一个实施例中，SoC接口537使图形核心500能够与通用应用处理器核心(例如，CPU)和/或SoC内的其它组件通信，包括存储器层级元件，例如共享的最后一级高速缓存、系统RAM和/或嵌入式片上或封装上DRAM。SoC接口537还可以实现与SoC内的固定功能设备(例如，相机成像管线)进行通信，并且实现使用和/或实现可以在图形核心500和SoC内的CPU之间共享的全局存储器原子。SoC接口537还可以实现用于图形核心500的电力管理控制，并且实现在图形核心500的时钟域与SoC内的其它时钟域之间的接口。在一个实施例中，SoC接口537实现从命令流送器和全局线程分派器接收命令缓冲器，所述命令流送器和全局线程分派器被配置为向图形处理器内的一个或多个图形核心中的每一个图形核心提供命令和指令。当要执行媒体操作时，可以将命令和指令分派给媒体管线539，或者当要执行图形处理操作时，可以将命令和指令分派给几何和固定功能管线(例如，几何和固定功能管线536、几何和固定功能管线514)。

图形微控制器538可以被配置为执行用于图形核心500的各种调度和管理任务。在一个实施例中，图形微控制器538可以在子核心501A-501F内的执行单元(EU)阵列502A-502F、504A-504F内的各种图形并行引擎上执行图形和/或计算工作负载调度。在该调度模型中，在包括图形核心500的SoC的CPU核心上执行的主机软件可以提交多个图形处理器门铃之一的工作负载，其在适当的图形引擎上调用调度操作。调度操作包括确定接下来要运行的工作负载，将工作负载提交给命令流送器，抢占引擎上正在运行的现有工作负载，监视工作负载的进度，以及在工作负载完成时通知主机软件。在一个实施例中，图形微控制器538还可以促进图形核心500的低功率或空闲状态，从而向图形核心500提供跨低功率状态转换在图形核心500内保存和恢复寄存器的能力，而与操作系统和/或系统上的图形驱动器软件无关。

图形核心500可以具有大于或小于所示的子核心501A-501F，上至N个模块化子核心。对于每个N个子核心的集合，图形核心500还可以包括共享功能逻辑510、共享和/或高速缓冲存储器512、几何/固定功能管线514以及用于加速各种图形和计算处理操作的附加固定功能逻辑516。共享功能逻辑510可以包括与图4的共享功能逻辑420相关联的逻辑单元(例如，采样器、数学和/或线程间通信逻辑)，其可以由图形核心500内的每N个子核心共享。共享和/或高速缓冲存储器512可以是用于图形核心500内的N个子核心501A-501F的集合的最后一级高速缓存，并且还可以用作可由多个子核心访问的共享存储器。可以在固定功能块530内包括几何/固定功能管线514而不是几何/固定功能管线536，并且可以包括相同或相似的逻辑单元。

在一个实施例中，图形核心500包括附加的固定功能逻辑516，其可以包括供图形核心500使用的各种固定功能加速逻辑。在一个实施例中，附加的固定功能逻辑516包括在仅位置着色中使用的附加的几何管线。在仅位置着色中，存在两个几何管线，在几何/固定功能管线516、536内的完整几何管线以及剔除(cull)管线，该剔除管线是可以被包括在附加的固定功能逻辑516内的附加几何管线。在一个实施例中，剔除管线是完整几何管线的修剪版。完整管线和剔除管线可以执行同一应用的不同实例，每个实例具有单独的上下文。仅位置着色可以隐藏长期剔除丢弃的三角形，从而使着色在一些情况下能够更早完成。例如并且在一个实施例中，在附加的固定功能逻辑516内的剔除管线逻辑可以与主应用并行地执行位置着色器，并且一般比完整管线更快地生成关键结果，因为剔除管线仅取得和着色顶点的位置属性，而不执行光栅化和将像素渲染到帧缓冲器。剔除管线可以使用所生成的临界结果来计算所有三角形的可见性信息，而与这些三角形是否被剔除无关。完整管线(在该场景中可以称为重放管线(replay pipeline))可以消费可见性信息来跳过剔除的三角形，以仅着色最终传递到光栅化阶段的可见三角形。

在一个实施例中，附加的固定功能逻辑516还可以包括机器学习加速逻辑，例如固定功能矩阵乘法逻辑，以用于包括针对机器学习训练或推理的优化的实施方式。

每个图形子核心501A-501F内包括执行资源集合，所述执行资源集合可用于响应于由图形管线、媒体管线或着色器程序请求来执行图形、媒体和计算操作。图形子核心501A-501F包括多个EU阵列502A-502F、504A-504F、线程分派和线程间通信(TD/IC)逻辑503A-503F、3D(例如，纹理)采样器505A-505F、媒体采样器506A-506F、着色器处理器507A-507F以及共享本地存储器(SLM)508A-508F。EU阵列502A-502F、504A-504F均包括多个执行单元，这些执行单元是通用图形处理单元，其能够执行浮点和整数/定点逻辑运算以服务于图形、媒体或计算操作，包括图形、媒体或计算着色器程序。TD/IC逻辑503A-503F对子核心内的执行单元执行本地线程分派和线程控制操作，并促进在子核心的执行单元上执行的线程之间的通信。3D采样器505A-505F可以将与纹理或其它3D图形相关的数据读取到存储器中。3D采样器可以基于配置的采样状态和与给定纹理相关联的纹理格式而不同地读取纹理数据。媒体采样器506A-506F可以基于与媒体数据相关联的类型和格式来执行类似的读取操作。在一个实施例中，每个图形子核心501A-501F可以替代地包括统一的3D和媒体采样器。在每个子核心501A-501F内的执行单元上执行的线程可以利用每个子核心内的共享本地存储器508A-508F，以使在线程组内执行的线程能够使用片上存储器的公共池来执行。

执行单元

图6A-6B示出了根据本文描述的实施例的线程执行逻辑600，其包括在图形处理器核心中采用的处理元件的阵列。图6A-6B中具有与本文中任何其它图的元素相同的附图标记(或名称)的元素可以以与本文中别处描述的任何类似方式来操作或起作用，但不限于此。图6A示出了线程执行逻辑600的概观，其可以包括用图5的每个子核心501A-501F示出的硬件逻辑的变型。图6B示出了执行单元的示例性内部细节。

如图6A所示，在一些实施例中，线程执行逻辑600包括着色器处理器602、线程分派器604、指令高速缓存606、包括多个执行单元608A-608N的可缩放执行单元阵列、采样器610、数据高速缓存612以及数据端口614。在一个实施例中，可缩放执行单元阵列可以基于工作负载的计算要求通过启用或禁用一个或多个执行单元(例如，执行单元608A、608B、608C、608D至608N-1和608N中的任何一个)来动态缩放。在一个实施例中，所包括的组件经由互连结构互连，该互连结构链接到每个组件。在一些实施例中，线程执行逻辑600包括通过指令高速缓存606、数据端口614、采样器610和执行单元608A-608N中的一个或多个到存储器(例如，系统存储器或高速缓冲存储器)的一个或多个连接。在一些实施例中，每个执行单元(例如，608A)是独立的可编程通用计算单元，其能够执行多个同时的硬件线程，同时针对每个线程并行处理多个数据元素。在各种实施例中，执行单元608A-608N的阵列是可缩放的以包括任何数量的个体执行单元。

在一些实施例中，执行单元608A-608N主要用于执行着色器程序。着色器处理器602可以处理各种着色器程序，并经由线程分派器604分派与着色器程序相关联的执行线程。在一个实施例中，线程分派器包括逻辑，所述逻辑用于对来自图形和媒体管线的线程发起请求进行仲裁并在执行单元608A-608N中的一个或多个执行单元上实例化所请求的线程。例如，几何管线可以将顶点、曲面细分或几何着色器分派到线程执行逻辑以进行处理。在一些实施例中，线程分派器604还可以处理来自正在执行的着色器程序的运行时线程产生请求。

在一些实施例中，执行单元608A-608N支持包括对许多标准3D图形着色器指令的本地支持的指令集，使得以最小的转换来执行来自图形库(例如，Direct 3D和OpenGL)的着色器程序。执行单元支持顶点和几何处理(例如，顶点程序、几何程序、顶点着色器)、像素处理(例如，像素着色器、片段着色器)和通用处理(例如，计算和媒体着色器)。执行单元608A-608N中的每一个能够进行多发出(multi-issue)单指令多数据(SIMD)，并且面对更高延时的存储器访问，多线程操作实现高效的执行环境。每个执行单元内的每个硬件线程都具有专用的高带宽寄存器文件和相关联的独立线程状态。执行是到管线的每时钟多发出，所述管线能够进行整数、单精度和双精度浮点运算、SIMD分支功能、逻辑运算、超越运算和其它杂项运算。在等待来自存储器或共享功能之一的数据的同时，执行单元608A-608N内的依赖性逻辑使等待线程休眠直到已经返回了所请求的数据。在等待线程在休眠的同时，硬件资源可能专用于处理其它线程。例如，在与顶点着色器操作相关联的延迟期间，执行单元可以对像素着色器、片段着色器或另一类型的着色器程序(包括不同的顶点着色器)执行操作。

在执行单元608A-608N中的每个执行单元对数据元素的阵列进行操作。数据元素的数量是“执行大小”或指令的通道数量。执行通道是指令内数据元素访问、掩蔽和流控制的逻辑执行单元。通道的数量可以独立于特定图形处理器的物理算术逻辑单元(ALU)或浮点单元(FPU)的数量。在一些实施例中，执行单元608A-608N支持整数和浮点数据类型。

执行单元指令集包括SIMD指令。各种数据元素可以作为打包数据类型存储在寄存器中，并且执行单元将基于元素的数据大小处理各种元素。例如，当在256位宽的向量上操作时，向量的256位存储在寄存器中，并且执行单元在向量上作为四个单独的64位打包数据元素(四字(QW)大小数据)、八个单独的32位打包数据元素(双字(DW)大小数据元素)、十六个单独的16位打包数据元素(字(W)大小数据元素)或三十二个单独的8位数据元素(字节(B)大小的数据元素)进行操作。然而，不同的向量宽度和寄存器大小是可能的。

在一个实施例中，一个或多个执行单元可以被组合到具有对融合EU共有的线程控制逻辑(607A-607N)的融合执行单元609A-609N。可以将多个EU融合为EU组。可以将融合的EU组中的每个EU配置为执行单独的SIMD硬件线程。在融合的EU组中的EU的数量可以根据实施例而变化。此外，每EU可以执行各种SIMD宽度，包括但不限于SIMD8、SIMD16和SIMD32。每个融合图形执行单元609A-609N包括至少两个执行单元。例如，融合执行单元609A包括第一EU 608A、第二EU 608B以及对第一EU 608A和第二EU 608B共有的线程控制逻辑607A。线程控制逻辑607A控制在融合的图形执行单元609A上执行的线程，以允许在融合的执行单元609A-609N内的每个EU使用共有指令指针寄存器来执行。

线程执行逻辑600中包括一个或多个内部指令高速缓存(例如606)，以高速缓存用于执行单元的线程指令。在一些实施例中，包括一个或多个数据高速缓存(例如，612)以在线程执行期间高速缓存线程数据。在一些实施例中，包括采样器610以提供用于3D操作的纹理采样和用于媒体操作的媒体采样。在一些实施例中，采样器610包括专门的纹理或媒体采样功能，以在将采样数据提供给执行单元之前在采样过程期间处理纹理或媒体数据。

在执行期间，图形和媒体管线经由线程产生和分派逻辑将线程发起请求发送到线程执行逻辑600。一旦一组几何对象已被处理并光栅化为像素数据，则调用着色器处理器602内的像素处理器逻辑(例如，像素着色器逻辑、片段着色器逻辑等)来进一步计算输出信息并使结果被写入到输出表面(例如，颜色缓冲器、深度缓冲器、模板缓冲器等)。在一些实施例中，像素着色器或片段着色器计算将跨光栅化对象而被插值的各种顶点属性的值。在一些实施例中，在着色器处理器602内的像素处理器逻辑然后执行应用编程接口(API)供应的像素或片段着色器程序。为了执行着色器程序，着色器处理器602经由线程分派器604将线程分派给执行单元(例如，608A)。在一些实施例中，着色器处理器602使用在采样器610中的纹理采样逻辑来访问存储于存储器中的纹理映射(texture map)中的纹理数据。对纹理数据和输入几何数据的算术运算为每个几何片段计算像素颜色数据，或丢弃一个或多个像素以不进行进一步处理。

在一些实施例中，数据端口614提供了用于线程执行逻辑600的存储器访问机制，以将处理后的数据输出到存储器以在图形处理器输出管线上进行进一步处理。在一些实施例中，数据端口614包括或耦合到一个或多个高速缓冲存储器(例如，数据高速缓存612)，以高速缓存数据以经由数据端口进行存储器访问。

如图6B所示，图形执行单元608可以包括指令取得单元637、通用寄存器文件阵列(GRF)624、架构寄存器文件阵列(ARF)626、线程仲裁器622、发送单元630、分支单元632、SIMD浮点单元(FPU)634集合，以及在一个实施例中专用整数SIMD ALU 635集合。GRF 624和ARF 626包括通用寄存器文件集合以及与在图形执行单元608中活动的每个同时硬件线程相关联的架构寄存器文件。在一个实施例中，每线程架构状态维持在ARF 626中，而在线程执行期间使用的数据存储在GRF 624中。每个线程的执行状态(包括每个线程的指令指针)可以保存在ARF 626中特定于线程的寄存器中。

在一个实施例中，图形执行单元608具有这样的架构：该架构是同时多线程(SMT)和细粒度交错多线程(IMT)的组合。该架构具有模块化配置，其可以在设计时基于每执行单元的同时线程的目标数量和寄存器数量对其进行微调，其中执行单元资源跨用于执行多个同时线程的逻辑而被划分。

在一个实施例中，图形执行单元608可以共同发布多个指令，每个指令可以是不同的指令。图形执行单元线程608的线程仲裁器622可以将指令分派给发送单元630、分支单元642或SIMD FPU 634之一以供执行。每个执行线程可以访问GRF 624内的128个通用寄存器，其中每个寄存器可以存储32个字节，可作为32位数据元素的SIMD 8元素向量进行访问。在一个实施例中，每个执行单元线程具有对GRF 624内的4KB的访问，但是实施例不限于此，并且在其它实施例中可以提供更多或更少的寄存器资源。在一个实施例中，可以同时执行上至七个线程，但是每执行单元的线程数量也可以根据实施例而变化。在其中七个线程可以访问4KB的实施例中，GRF 624可以存储总共28KB。灵活的寻址模式可以允许将寄存器一起寻址，以有效地构建更宽的寄存器或表示跨步矩形块数据结构。

在一个实施例中，经由由消息传递发送单元630执行的“发送”指令来分派存储器操作、采样器操作以及其它更长延时的系统通信。在一个实施例中，将分支指令分派到专用分支单元632以促进SIMD发散和最终收敛。

在一个实施例中，图形执行单元608包括一个或多个SIMD浮点单元(FPU)634以执行浮点运算。在一个实施例中，FPU 634也支持整数计算。在一个实施例中，FPU 634可以SIMD执行上至M个32位浮点(或整数)运算，或者SIMD执行上至2M个16位整数或16位浮点运算。在一个实施例中，FPU中的至少一个提供扩展的数学能力以支持高吞吐量的超越数学函数和双精度64位浮点。在一些实施例中，还存在8位整数SIMD ALU 635集合，并且可以被专门优化以执行与机器学习计算相关联的操作。

在一个实施例中，可以在图形子核心分组(例如，子切片)中实例化图形执行单元608的多个实例的阵列。针对可缩放性，产品架构师可以为每子核心分组选择确切数量的执行单元。在一个实施例中，执行单元608可跨多个执行通道执行指令。在另一实施例中，在图形执行单元608上执行的每个线程在不同的通道上执行。

图7是示出根据一些实施例的图形处理器指令格式700的框图。在一个或多个实施例中，图形处理器执行单元支持具有采用多种格式的指令的指令集。实线框示出了通常被包括在执行单元指令中的组件，而虚线包括可选的组件或仅被包括在指令的子集中的组件。在一些实施例中，所描述和示出的指令格式700是宏指令，因为它们是供应给执行单元的指令，与一旦处理指令后就由指令解码产生的微操作相反。

在一些实施例中，图形处理器执行单元本机地支持128位指令格式710的指令。基于所选指令、指令选项和操作数的数量，64位压缩指令格式730对于一些指令可用。本机128位指令格式710提供对所有指令选项的访问，而一些选项和操作则受64位格式730的限制。64位格式730的可用的本机指令因实施例而异。在一些实施例中，使用索引字段713中的索引值集合来部分压缩指令。执行单元硬件基于索引值来引用压缩表集合，并使用压缩表输出来重构128位指令格式710的本机指令。

对于每种格式，指令操作码712定义执行单元要执行的操作。执行单元跨每个操作数的多个数据元素并行执行每个指令。例如，响应于相加指令，执行单元跨表示纹理元素或图片元素的每个颜色通道执行同时相加操作。默认情况下，执行单元跨操作数的所有数据通道执行每个指令。在一些实施例中，指令控制字段714实现对某些执行选项的控制，所述选项例如通道选择(例如，预测)和数据通道次序(例如，混乱)。对于128位指令格式710的指令，执行大小(exec-size)字段716限制将并行执行的数据通道的数量。在一些实施例中，执行大小字段716不可用于64位紧凑指令格式730。

一些执行单元指令具有上至三个操作数，包括两个源操作数src0 720、src1 722和一个目的地718。在一些实施例中，执行单元支持双目的地指令，其中目的地之一是隐式的。数据操纵指令可以具有第三源操作数(例如，SRC2 724)，其中指令操作码712确定源操作数的数量。指令的最后一个源操作数可以是随指令传递的立即(例如，硬编码)值。

在一些实施例中，128位指令格式710包括访问/地址模式字段726，其指定例如使用直接寄存器寻址模式还是间接寄存器寻址模式。当使用直接寄存器寻址模式时，一个或多个操作数的寄存器地址直接由指令中的位提供。

在一些实施例中，128位指令格式710包括访问/地址模式字段726，其指定用于指令的地址模式和/或访问模式。在一个实施例中，访问模式用于为指令定义数据访问对齐。一些实施例支持访问模式，包括16字节对齐的访问模式和1字节对齐的访问模式，其中访问模式的字节对齐确定指令操作数的访问对齐。例如，当在第一模式下时，指令可将字节对齐的寻址用于源和目的地操作数，而当在第二模式下时，指令可将16字节对齐的寻址用于所有源和目的地操作数。

在一个实施例中，访问/地址模式字段726的地址模式部分确定指令将使用直接寻址还是间接寻址。当使用直接寄存器寻址模式时，指令中的位直接提供一个或多个操作数的寄存器地址。当使用间接寄存器寻址模式时，可基于指令中的地址寄存器值和地址立即数字段来计算一个或多个操作数的寄存器地址。

在一些实施例中，基于操作码712位字段对指令进行分组，以简化操作码解码740。对于8位操作码，位4、5和6允许执行单元确定操作码的类型。所示的精确操作码分组仅是示例。在一些实施例中，移动和逻辑操作码组742包括数据移动和逻辑指令(例如，移动(mov)、比较(cmp))。在一些实施例中，移动和逻辑组742共享五个最高有效位(MSB)，其中移动(mov)指令的形式为0000xxxxb，而逻辑指令的形式为0001xxxxb。流控制指令组744(例如，调用、跳转(jmp))包括0010xxxxb(例如，0x20)形式的指令。杂项指令组746包括指令的混合，包括0011xxxxb(例如，0x30)形式的同步指令(例如，等待、发送)。并行数学指令组748包括形式为0100xxxxb(例如，0x40)的逐分量算术指令(例如，加、乘(mul))。并行数学组748跨数据通道并行执行算术运算。向量数学组750包括形式为0101xxxxb(例如，0x50)的算术指令(例如，dp4)。向量数学组对向量操作数执行算术运算，例如点积计算。

图形管线

图8是图形处理器800的另一实施例的框图。图8中具有与本文中任何其它图的元素相同的附图标记(或名称)的元素可以以与本文别处所描述的任何类似方式操作或起作用，但不限于此。

在一些实施例中，图形处理器800包括几何管线820、媒体管线830、显示引擎840、线程执行逻辑850和渲染输出管线870。在一些实施例中，图形处理器800是在包括一个或多个通用处理核心的多核心处理系统内的图形处理器。通过对一个或多个控制寄存器(未示出)的寄存器写入或通过经由环形互连802发布给图形处理器800的命令来控制图形处理器。在一些实施例中，环形互连802将图形处理器800耦合到其它处理组件，例如其它图形处理器或通用处理器。来自环形互连802的命令由命令流送器803解释，该命令流送器803将指令提供给几何管线820或媒体管线830的各个组件。

在一些实施例中，命令流送器803指导顶点取得器805的操作，该操作从存储器读取顶点数据并执行由命令流送器803提供的顶点处理命令。在一些实施例中，顶点取得器805将顶点数据提供给顶点着色器807，该顶点着色器807对每个顶点执行坐标空间变换和照明(lighting)操作。在一些实施例中，顶点取得器805和顶点着色器807通过经由线程分派器831将执行线程分派给执行单元852A-852B来执行顶点处理指令。

在一些实施例中，执行单元852A-852B是向量处理器的阵列，其具有用于执行图形和媒体操作的指令集。在一些实施例中，执行单元852A-852B具有专用于每个阵列或在阵列之间共享的附接的L1高速缓存851。可以将高速缓存配置为数据高速缓存、指令高速缓存或单个高速缓存，该单个高速缓存被分区为包含不同分区中的数据和指令。

在一些实施例中，几何管线820包括曲面细分组件，以执行3D对象的硬件加速的曲面细分。在一些实施例中，可编程外壳着色器811配置曲面细分操作。可编程域着色器817提供曲面细分输出的后端评估。曲面细分器813在外壳着色器811的方向上操作，并包含特殊用途的逻辑，以基于作为几何管线820输入提供的粗略几何模型来生成详细的几何对象集合。在一些实施例中，如果未使用曲面细分，则曲面细分组件(例如，外壳着色器811、曲面细分器813和域着色器817)可以被绕过。

在一些实施例中，完整的几何对象可以经由被分派给执行单元852A-852B的一个或多个线程通过几何着色器819来处理，或者可以直接进行到剪切器829。在一些实施例中，几何着色器对整个集合对象进行操作，而不是对图形管线的先前阶段中的顶点或顶点补丁进行操作。如果禁用曲面细分，则几何着色器819从顶点着色器807接收输入。在一些实施例中，如果禁用了曲面细分单元，则几何着色器819可由几何着色器程序编程以执行几何曲面细分。

在光栅化之前，剪切器829处理顶点数据。剪切器829可以是具有剪切和几何着色器功能的固定功能剪切器或可编程剪切器。在一些实施例中，渲染输出管线870中的光栅化器和深度测试组件873分派像素着色器，以将几何对象转换为每像素表示。在一些实施例中，像素着色器逻辑被包括在线程执行逻辑850中。在一些实施例中，应用可以绕过光栅化器和深度测试组件873，并且经由流输出单元823访问未光栅化的顶点数据。

图形处理器800具有互连总线、互连结构或某种其它互连机制，所述互连机制允许数据和消息在处理器的主要组件之间传递。在一些实施例中，执行单元852A-852B和相关联的逻辑单元(例如，L1高速缓存851、采样器854、纹理高速缓存858等)经由数据端口856互连以执行存储器访问并与处理器的渲染输出管线组件通信。在一些实施例中，采样器854、高速缓存851、858和执行单元852A-852B均具有单独的存储器访问路径。在一个实施例中，纹理高速缓存858也可以被配置为采样器高速缓存。

在一些实施例中，渲染输出管线870包括光栅化器和深度测试组件873，该深度测试组件873将基于顶点的对象转换为相关联的基于像素的表示。在一些实施例中，光栅化器逻辑包括窗口化器(windower)/掩蔽器单元以执行固定功能的三角形和线光栅化。在一些实施例中，相关联的渲染高速缓存878和深度高速缓存879也是可用的。像素运算组件877对数据执行基于像素的运算，但是在一些实例中，与2D运算相关联的像素运算(例如，具有混合的位块图像传送)由2D引擎841执行，或在显示时由显示控制器843使用覆盖显示平面进行替代。在一些实施例中，共享的L3高速缓存875可用于所有图形组件，从而允许在不使用主系统存储器的情况下共享数据。

在一些实施例中，图形处理器媒体管线830包括媒体引擎837和视频前端834。在一些实施例中，视频前端834从命令流送器803接收管线命令。在一些实施例中，媒体管线830包括单独的命令流送器。在一些实施例中，视频前端834在将命令发送到媒体引擎837之前处理媒体命令。在一些实施例中，媒体引擎837包括线程产生功能以产生用于经由线程分派器831分派给线程执行逻辑850的线程。

在一些实施例中，图形处理器800包括显示引擎840。在一些实施例中，显示引擎840在处理器800的外部，并且经由环形互连802或某个其它互连总线或结构与图形处理器耦合。在一些实施例中，显示引擎840包括2D引擎841和显示控制器843。在一些实施例中，显示引擎840包含能够独立于3D管线操作的专用逻辑。在一些实施例中，显示控制器843与显示设备(未示出)耦合，该显示设备可以是如在膝上型计算机中的系统集成显示设备，或者是经由显示设备连接器附接的外部显示设备。

在一些实施例中，几何管线820和媒体管线830可配置为基于多个图形和媒体编程接口来执行操作，并且不特定于任何一个应用编程接口(API)。在一些实施例中，用于图形处理器的驱动器软件将特定于特定图形或媒体库的API调用转换为可由图形处理器处理的命令。在一些实施例中，提供对全部来自Khronos集团的开放图形库(OpenGL)、开放计算语言(OpenCL)和/或Vulkan图形和计算API的支持。在一些实施例中，也可以提供对来自Microsoft Corporation的Direct3D库的支持。在一些实施例中，可以支持这些库的组合。还可以为开源计算机视觉库(OpenCV)提供支持。如果可以从将来的API的管线到图形处理器的管线进行映射，则还将支持具有兼容3D管线的将来的API。

图形管线编程

图9A是示出根据一些实施例的图形处理器命令格式900的框图。图9B是示出根据实施例的图形处理器命令序列910的框图。图9A中的实线框示出了通常被包括在图形命令中的组件，而虚线包括可选的组件或仅被包括在图形命令的子集中的组件。图9A的示例性图形处理器命令格式900包括用于标识客户端902、命令操作代码(操作码)904和命令的数据906的数据字段。在一些命令中还包括子操作码905和命令大小908。

在一些实施例中，客户端902指定处理命令数据的图形设备的客户端单元。在一些实施例中，图形处理器命令解析器检查每个命令的客户端字段，以调节对命令的进一步处理并将命令数据路由到适当的客户端单元。在一些实施例中，图形处理器客户端单元包括存储器接口单元、渲染单元、2D单元、3D单元和媒体单元。每个客户单元具有处理命令的对应处理管线。一旦客户端单元接收到命令，则客户端单元读取操作码904以及子操作码905(如果存在的话)来确定待执行的操作。客户端单元使用数据字段906中的信息来执行命令。对于一些命令，期望显式的命令大小908来指定命令的大小。在一些实施例中，命令解析器基于命令操作码来自动确定至少一些命令的大小。在一些实施例中，命令是经由双字的倍数对齐的。

图9B中的流程图示出了示例性图形处理器命令序列910。在一些实施例中，以图形处理器的实施例为特征的数据处理系统的软件或固件使用所示的命令序列的版本来建立、执行并终止图形操作集合。仅出于示例目的示出和描述了样本命令序列，因为实施例不限于这些特定命令或该命令序列。此外，命令可以作为命令序列中的批量命令发布，使得图形处理器将至少部分地并发地处理命令序列。

在一些实施例中，图形处理器命令序列910可以以管线刷新命令912开始，以使任何活动的图形管线完成管线的当前挂起的命令。在一些实施例中，3D管线922和媒体管线924不同时操作。执行管线刷新以使活动的图形管线完成任何挂起的命令。响应于管线刷新，图形处理器的命令解析器将暂停命令处理，直到活动的绘图引擎完成挂起的操作并且相关的读取高速缓存无效为止。可选地，可以将渲染高速缓存中标记为“脏”的任何数据刷新到存储器。在一些实施例中，管线刷新命令912可用于管线同步或在将图形处理器置于低功率状态之前。

在一些实施例中，当命令序列要求图形处理器在管线之间显式切换时，使用管线选择命令913。在一些实施例中，在发布管线命令之前，在执行上下文内仅要求管线选择命令913一次，除非上下文要为两个管线发布命令。在一些实施例中，紧接在经由管线选择命令913进行管线切换之前要求管线刷新命令912。

在一些实施例中，管线控制命令914配置用于操作的图形管线，并用于对3D管线922和媒体管线924进行编程。在一些实施例中，管线控制命令914为活动管线配置管线状态。在一个实施例中，管线控制命令914用于管线同步，并在处理批量命令之前从活动的管线内的一个或多个高速缓冲存储器中清除数据。

在一些实施例中，返回缓冲器状态命令916用于为相应管线配置返回缓冲器集合以写入数据。一些管线操作需要分配、选择或配置在处理期间操作将中间数据写入其中的一个或多个返回缓冲器。在一些实施例中，图形处理器还使用一个或多个返回缓冲器来存储输出数据并执行跨线程通信。在一些实施例中，返回缓冲器状态916包括选择用于管线操作集合的返回缓冲器的大小和数量。

命令序列中的其余命令基于用于操作的活动管线而不同。基于管线确定920，针对以3D管线状态930开始的3D管线922或在媒体管线状态940开始的媒体管线924裁剪(tailor)命令序列。

用于配置3D管线状态930的命令包括用于顶点缓冲器状态、顶点元素状态、恒定颜色状态、深度缓冲器状态以及要在处理3D原语命令之前配置的其它状态变量的3D状态设置命令。这些命令的值至少部分地基于使用中的特定3D API来确定。在一些实施例中，如果将不使用某些管线元素，则3D管线状态930命令也能够选择性地禁用或绕过那些管线元素。

在一些实施例中，3D原语932命令用于提交待由3D管线处理的3D原语。经由3D原语932命令传递到图形处理器的命令和相关联的参数被转发到图形管线中的顶点取得函数。顶点取得函数使用3D原语932命令数据来生成顶点数据结构。顶点数据结构被存储在一个或多个返回缓冲器中。在一些实施例中，3D原语932命令用于经由顶点着色器对3D原语执行顶点操作。为了处理顶点着色器，3D管线922将着色器执行线程分派给图形处理器执行单元。

在一些实施例中，经由执行934命令或事件来触发3D管线922。在一些实施例中，寄存器写入触发命令执行。在一些实施例中，经由命令序列中的“进行(go)”或“踢(kick)”命令来触发执行。在一个实施例中，使用管线同步命令来触发命令执行以通过图形管线刷新命令序列。3D管线将针对3D原语执行几何处理。一旦操作完成，就对所得的几何对象进行光栅化，并且像素引擎对所得的像素进行着色。对于那些操作，还可以包括用于控制像素着色和像素后端操作的其它命令。

在一些实施例中，当执行媒体操作时，图形处理器命令序列910遵循媒体管线924路径。通常，针对媒体管线924的特定用途和编程方式取决于待执行的媒体或计算操作。在媒体解码期间，可以将特定的媒体解码操作卸载到媒体管线。在一些实施例中，还可以绕过媒体管线，并且可以使用由一个或多个通用处理核心提供的资源来全部或部分地执行媒体解码。在一个实施例中，媒体管线还包括用于通用图形处理器单元(GPGPU)操作的元件，其中图形处理器用于使用与渲染图元并不显式相关的计算着色器程序来执行SIMD向量操作。

在一些实施例中，以与3D管线922类似的方式配置媒体管线924。在媒体对象命令942之前，将用于配置媒体管线状态940的命令集合分派或放置到命令队列中。在一些实施例中，用于媒体管线状态940的命令包括用于配置将用于处理媒体对象的媒体管线元素的数据。这包括用于在媒体管线内配置视频解码和视频编码逻辑的数据，例如编码或解码格式。在一些实施例中，用于媒体管线状态940的命令还支持使用指向包含批量状态设置的“间接”状态元素的一个或多个指针。

在一些实施例中，媒体对象命令942将指针提供给媒体对象以供媒体管线处理。媒体对象包括包含待处理的视频数据的存储器缓冲器。在一些实施例中，在发布媒体对象命令942之前，所有媒体管线状态必须是有效的。一旦配置了管线状态并且将媒体对象命令942排队，则经由执行命令944或等效的执行事件(例如，寄存器写入)来触发媒体管线924。然后，可以通过由3D管线922或媒体管线924提供的操作对来自媒体管线924的输出进行后处理。在一些实施例中，以与媒体操作类似的方式配置和执行GPGPU操作。

图形软件架构

图10示出了根据一些实施例的用于数据处理系统1000的示例性图形软件架构。在一些实施例中，软件架构包括3D图形应用1010、操作系统1020和至少一个处理器1030。在一些实施例中，处理器1030包括图形处理器1032和一个或多个通用处理器核心1034。图形应用1010和操作系统1020均在数据处理系统的系统存储器1050中执行。

在一些实施例中，3D图形应用1010包括一个或多个着色器程序，包括着色器指令1012。着色器语言指令可以是高级着色器语言，例如高级着色器语言(HLSL)或OpenGL着色器语言(GLSL)。该应用还包括以适合于由通用处理器核心1034执行的机器语言的可执行指令1014。该应用还包括由顶点数据定义的图形对象1016。

在一些实施例中，操作系统1020是来自Microsoft Corporation的

操作系统、专有的类UNIX操作系统、或使用Linux内核的变型的开源的类UNIX操作系统。操作系统1020可以支持图形API1022，例如Direct3D API、OpenGLAPI或Vulkan API。当使用Direct3D API时，操作系统1020使用前端着色器编译器1024将HLSL中的任何着色器指令1012编译为较低级的着色器语言。该编译可以是即时(JIT)编译，或者应用可以执行着色器预编译。在一些实施例中，在3D图形应用1010的编译期间将高级着色器编译为低级着色器。在一些实施例中，以中间形式(例如，由Vulkan API使用的标准便携式中间表示(SPIR)的版本)提供着色器指令1012。

在一些实施例中，用户模式图形驱动器1026包含后端着色器编译器1027，以将着色器指令1012转换为硬件专用表示。当使用OpenGL API时，将采用GLSL高级语言的着色器指令1012传递给用户模式图形驱动器1026以进行编译。在一些实施例中，用户模式图形驱动器1026使用操作系统内核模式功能1028与内核模式图形驱动器1029进行通信。在一些实施例中，内核模式图形驱动器1029与图形处理器1032通信以分派命令和指令。

IP核心实施方式

至少一个实施例的一个或多个方面可以通过存储在机器可读介质上的代表代码来实现，该代表代码表示和/或定义在诸如处理器之类的集成电路内的逻辑。例如，机器可读介质可以包括代表处理器内的各种逻辑的指令。当由机器读取时，指令可以使机器制造逻辑以执行本文描述的技术。这样的表示(被称为“IP核心”)是用于集成电路的可重用逻辑单元，其可以作为描述集成电路结构的硬件模型存储在有形的机器可读介质中。可以将硬件模型供应给各种客户或制造设施，其将硬件模型加载到制造集成电路的制造机器上。可以制造集成电路，使得该电路执行结合本文描述的任何实施例描述的操作。

图11A是示出根据实施例的可用于制造集成电路以执行操作的IP核心开发系统1100的框图。IP核心开发系统1100可以用于生成模块化的、可重用的设计，该设计可以被并入更大的设计中或者用于构建整个集成电路(例如，SOC集成电路)。设计设施1130可以以高级编程语言(例如，C/C++)生成IP核心设计的软件仿真1110。软件仿真1110可以用于使用仿真模型1112来设计、测试和验证IP核心的行为。仿真模型1112可以包括功能、行为和/或定时仿真。然后可以根据仿真模型1112创建或合成寄存器传输级(RTL)设计1115。RTL设计1115是集成电路的对硬件寄存器之间的数字信号流进行建模的行为的抽象，包括使用建模的数字信号执行的相关联的逻辑。除了RTL设计1115之外，还可以创建、设计或合成逻辑级或晶体管级的较低级设计。因此，初始设计和仿真的特定细节可以不同。

RTL设计1115或等效物可以由设计设施进一步合成为硬件模型1120，其可以采用硬件描述语言(HDL)或物理设计数据的某种其它表示。可以进一步仿真或测试HDL以验证IP核心设计。可以使用非易失性存储器1140(例如，硬盘、闪存或任何非易失性存储介质)来存储IP核心设计，以用于输送给第三方制造设施1165。替代地，可以通过有线连接1150或无线连接1160(例如，经由互联网)来传输IP核心设计。然后，制造设施1165可以制造至少部分基于IP核心设计的集成电路。可以将所制造的集成电路配置为根据本文所述的至少一个实施例执行操作。

图11B示出了根据本文所述的一些实施例的集成电路封装组装件1170的截面侧视图。集成电路封装组装件1170示出了如本文所述的一个或多个处理器或加速器设备的实施方式。封装组装件1170包括连接到衬底1180的多个硬件逻辑单元1172、1174。逻辑1172、1174可以至少部分地以可配置逻辑或固定功能逻辑硬件来实现，并且可以包括本文描述的处理器核心、图形处理器或其它加速器设备中任一个的一个或多个部分。每个逻辑单元1172、1174可以被实现在半导体管芯内并经由互连结构1173与衬底1180耦合。互连结构1173可以被配置为在逻辑1172、1174和衬底1180之间路由电信号，并且可以包括互连，例如但不限于凸块或立柱。在一些实施例中，互连结构1173可以被配置为路由电信号，例如与逻辑1172、1174的操作相关联的输入/输出(I/O)信号和/或功率或接地信号。在一些实施例中，衬底1180是基于环氧树脂的层压衬底。在其它实施例中，封装组装件1170可以包括其它合适类型的衬底。封装组装件1170可以经由封装互连1183连接到其它电子设备。封装互连1183可以耦合到衬底1180的表面，以将电信号路由到其它电子设备，例如母板、其它芯片组或多芯片模块。

在一些实施例中，逻辑单元1172、1174与桥1182电耦合，该桥1182被配置为在逻辑1172、1174之间路由电信号。桥1182可以是密集的互连结构，其提供用于电信号的路由。桥1182可以包括由玻璃或合适的半导体材料组成的桥衬底。可以在桥衬底上形成电布线特征，以在逻辑1172、1174之间提供芯片到芯片的连接。

虽然示出了两个逻辑单元1172、1174和桥1182，但是本文描述的实施例可以在一个或多个管芯上包括更多或更少的逻辑单元。一个或多个管芯可以通过零个或多个桥连接，因为当逻辑被被包括在单个管芯上时，可以不包括桥1182。替代地，可以通过一个或多个桥来连接多个管芯或逻辑单元。另外，多个逻辑单元、管芯和桥可以以其它可能的配置(包括三维配置)连接在一起。

示例性片上系统集成电路

图12-14示出了根据本文所述的各种实施例的可以使用一个或多个IP核心来制造的示例性集成电路和相关联的图形处理器。除了所示内容之外，还可以包括其它逻辑和电路，包括附加的图形处理器/核心、外围接口控制器或通用处理器核心。

图12是示出根据实施例的使用一个或多个IP核心制造的示例性片上系统集成电路1200的框图。示例性集成电路1200包括一个或多个应用处理器1205(例如，CPU)、至少一个图形处理器1210，并且可以附加地包括图像处理器1215和/或视频处理器1220，它们中的任何一个可以是来自相同或多个不同设计设施的模块化IP核心。集成电路1200包括外围或总线逻辑，所述外围或总线逻辑包括USB控制器1225、UART控制器1230、SPI/SDIO控制器1235和I²S/I²C控制器1240。另外，集成电路可以包括显示设备1245，其耦合到高清晰度多媒体接口(HDMI)控制器1250和移动工业处理器接口(MIPI)显示接口1255中的一个或多个。可以由包括闪存和闪存控制器的闪存子系统1260提供存储。可以经由存储器控制器1265提供存储器接口以用于访问SDRAM或SRAM存储器设备。一些集成电路附加地包括嵌入式安全引擎1270。

图13A-13B是示出根据本文描述的实施例的用于SoC内的示例性图形处理器的框图。图13A示出了根据实施例的可以使用一个或多个IP核心制造的片上系统集成电路的示例性图形处理器1310。图13B示出了根据实施例的可以使用一个或多个IP核心制造的片上系统集成电路的附加的示例性图形处理器1340。图13A的图形处理器1310是低功率图形处理器核心的示例。图13B的图形处理器1340是较高性能的图形处理器核心的示例。图形处理器1310、1340中的每一个可以是图12的图形处理器1210的变型。

如图13A所示，图形处理器1310包括顶点处理器1305以及一个或多个片段处理器1315A-1315N(例如，1315A、1315B、1315C、1315D到1315N-1和1315N)。图形处理器1310可以经由单独的逻辑来执行不同的着色器程序，使得顶点处理器1305被优化为执行用于顶点着色器程序的操作，而一个或多个片段处理器1315A-1315N执行片段或像素着色器程序的片段(例如，像素)着色操作。顶点处理器1305执行3D图形管线的顶点处理阶段，并生成原语和顶点数据。片段处理器1315A-1315N使用由顶点处理器1305生成的图元和顶点数据来产生在显示设备上显示的帧缓冲器。在一个实施例中，片段处理器1315A-1315N被优化以执行如在OpenGL API中提供的片段着色器程序，该片段着色器程序可以用于执行与在Direct 3DAPI中提供的像素着色器程序类似的操作。

图形处理器1310附加地包括一个或多个存储器管理单元(MMU)1320A-1320B、高速缓存1325A-1325B和电路互连1330A-1330B。一个或多个MMU 1320A-1320B为图形处理器1310提供虚拟到物理地址映射，包括为顶点处理器1305和/或片段处理器1315A-1315N提供，它们除了存储在一个或多个高速缓存1325A-1325B中的顶点或图像/纹理数据之外，还可以引用存储在存储器中的顶点或图像/纹理数据。在一个实施例中，一个或多个MMU1320A-1320B可以与系统内的其它MMU同步，包括与图12的一个或多个应用处理器1205、图像处理器1215和/或视频处理器1220相关联的一个或多个MMU，使得每个处理器1205-1220可以参与共享或统一的虚拟存储器系统。根据实施例，一个或多个电路互连1330A-1330B使图形处理器1310能够经由SoC的内部总线或经由直接连接而与SoC内的其它IP核心接合。

如图13B所示，图形处理器1340包括一个或多个MMU 1320A-1320B、高速缓存1325A-1325B以及图13A的图形处理器1310的电路互连1330A-1330B。图形处理器1340包括一个或多个着色器核心1355A-1355N(例如，1355A、1355B、1355C、1355D、1355E、1355F到1355N-1和1355N)，其提供了统一的着色器核心架构，其中单核心或单类型或单核心可以执行所有类型的可编程着色器代码，包括用于实现顶点着色器、片段着色器和/或计算着色器的着色器程序代码。存在的着色器核心的确切数量可以在实施例和实施方式之间变化。另外，图形处理器1340包括核心间任务管理器1345，其充当线程分派器以将执行线程分派给一个或多个着色器核心1355A-1355N，以及平铺(tiling)单元1358以加速用于基于瓦片的(tile-based)渲染的平铺操作，其中用于场景的渲染操作在图像空间中被细分，例如以利用场景内的局部空间一致性或优化内部高速缓存的使用。

图14A-14B示出了根据本文所述实施例的附加的示例性图形处理器逻辑。图14A示出了可以被包括在图12的图形处理器1210内的图形核心1400，并且可以是如图13B中的统一着色器核心1355A-1355N。图14B示出了适用于在多芯片模块上部署的高度并行的通用图形处理单元1430。

如图14A所示，图形核心1400包括对于图形核心1400内的执行资源共有的共享指令高速缓存1402、纹理单元1418和高速缓存/共享存储器1420。图形核心1400可以包括用于每个核心的多个切片1401A-1401N或分区，并且图形处理器可以包括图形核心1400的多个实例。切片1401A-1401N可以包括支持逻辑，该支持逻辑包括本地指令高速缓存1404A-1404N、线程调度器1406A-1406N、线程分派器1408A-1408N以及寄存器1410A集合。为了执行逻辑运算，切片1401A-1401N可以包括附加功能单元集合(AFU 1412A-1412N)、浮点单元(FPU 1414A-1414N)、整数算术逻辑单元(ALU 1416A-1416N)、地址计算单元(ACU 1413A-1413N)、双精度浮点单元(DPFPU 1415A-1415N)以及矩阵处理单元(MPU 1417A-1417N)。

一些计算单元以特定的精度操作。例如，FPU 1414A-1414N可以执行单精度(32位)和半精度(16位)浮点运算，而DPFPU 1415A-1415N执行双精度(64位)浮点运算。ALU 1416A-1416N可以以8位、16位和32位精度执行可变精度整数运算，并且可以被配置用于混合精度运算。MPU 1417A-1417N也可以被配置用于混合精度矩阵运算，包括半精度浮点运算和8位整数运算。MPU 1417-1417N可以执行各种矩阵操作以加速机器学习应用框架，包括实现对加速的通用矩阵到矩阵乘法(GEMM)的支持。AFU 1412A-1412N可以执行不由浮点或整数单元支持的附加逻辑运算，包括三角运算(例如，正弦、余弦等)。

如图14B所示，通用处理单元(GPGPU)1430可以被配置为使得高度并行的计算操作能够通过图像处理单元的阵列来执行。另外，GPGPU 1430可以直接链接到GPGPU的其它实例，以创建多GPU群集，从而提高针对特定深层神经网络的训练速度。GPGPU 1430包括主机接口1432，以实现与主机处理器的连接。在一个实施例中，主机接口1432是快速PCI接口。然而，主机接口也可以是供应商特定的通信接口或通信结构。GPGPU 1430从主机处理器接收命令，并使用全局调度器1434来将与那些命令相关联的执行线程分发给计算集群1436A-1436H集合。计算集群1436A-1436H共享高速缓冲存储器1438。高速缓冲存储器1438可以用作计算群集1436A-1436H内的高速缓冲存储器的更高级别的高速缓存。

GPGPU 1430包括经由存储器控制器1442A-1442B集合与计算集群1436A-1436H耦合的存储器1434A-1434B。在各种实施例中，存储器1434A-1434B可以包括各种类型的存储器设备，包括动态随机存取存储器(DRAM)或图形随机存取存储器，例如同步图形随机存取存储器(SGRAM)，包括图形双倍数据速率(GDDR)存储器。

在一个实施例中，计算集群1436A-1436H均包括图形核心集合(例如，图14A的图形核心1400)，所述图形核心集合可以包括多种类型的整数和浮点逻辑单元，所述整数和浮点逻辑单元可以以一定精度范围执行计算操作，包括适用于机器学习计算的精度。例如并且在一个实施例中，在每个计算集群1436A-1436H中的浮点单元的至少一个子集可以被配置为执行16位或32位浮点运算，而浮点单元的不同子集可以被配置为执行64位浮点运算。

GPGPU 1430的多个实例可以被配置为充当计算集群。由计算集群用于同步和数据交换的通信机制因实施例而不同。在一个实施例中，GPGPU 1430的多个实例在主机接口1432上通信。在一个实施例中，GPGPU 1430包括I/O中心1439，其将GPGPU 1430与GPU链路1440耦合，该GPU链路1440实现到GPUPU的其它实例的直接连接。在一个实施例中，GPU链路1440耦合到专用GPU到GPU桥，该桥实现GPGPU 1430的多个实例之间进行通信和同步。在一个实施例中，GPU链路1440与高速互连耦合以将数据发送和接收到其它GPGPU或并行处理器。在一个实施例中，GPGPU 1430的多个实例位于单独的数据处理系统中，并经由可经由主机接口1432访问的网络设备进行通信。在一个实施例中，GPU链路1440可被配置为实现到主机处理器的连接，附加于或作为主机接口1432的替代。

虽然可以将GPGPU 1430的所示配置配置为训练神经网络，但是一个实施例提供了可以被配置用于在高性能或低功率推理平台内部署的GPGPU 1430的替代配置。在推理配置中，相对于训练配置，GPGPU 1430包括更少的计算集群1436A-1436H。另外，与存储器1434A-1434B相关联的存储器技术可以在推理和训练配置之间不同，其中更高带宽的存储器技术专用于训练配置。在一个实施例中，GPGPU 1430的推理配置可以支持推理特定指令。例如，推理配置可以提供对一个或多个8位整数点乘积指令的支持，这些指令通常用于部署的神经网络的推理操作期间。

图15示出了计算设备1500的一个实施例。计算设备1500(例如，智能可穿戴设备、虚拟现实(VR)设备、头戴式显示器(HMD)、移动计算机、物联网(IoT)设备、膝上型计算机、台式计算机、服务器计算机等)可以与图1的处理系统100相同，并且因此，为了简洁、清楚和易于理解，以上参考图1-14陈述的许多细节在此后不再进一步讨论和重复。

计算设备1500可以包括任何数量和类型的通信设备，例如大型计算系统，例如服务器计算机、台式计算机等，并且还可以包括机顶盒(例如，基于互联网的有线电视机顶盒等)、基于全球定位系统(GPS)的设备等。计算设备1500可以包括充当通信设备的移动计算设备，例如包括智能电话的蜂窝电话、个人数字助理(PDA)、平板计算机、膝上型计算机、电子阅读器、智能电视、电视平台、可穿戴设备(例如，眼镜、手表、手镯、智能卡、珠宝、衣物等)、媒体播放器等。例如，在一个实施例中，计算设备1500可以包括采用计算机平台的移动计算设备，该计算机平台托管诸如片上系统(“SoC”或“SOC”)之类的集成电路(“IC”)，以在单个芯片上集成计算设备150的各种硬件和/或软件组件。

如图所示，在一个实施例中，计算设备1500可以包括任何数量和类型的硬件和/或软件组件，例如(但不限于)GPU 1514、图形驱动器(也称为“GPU驱动器”、“图形驱动器逻辑”、“驱动器逻辑”、用户模式驱动器(UMD)、UMD、用户模式驱动器框架(UMDF)、UMDF或简称为“驱动器”)1516、CPU 1512、存储器1508、网络设备、驱动器等，以及输入/输出(I/O)源1504，例如触摸屏、触摸面板、触摸板、虚拟或常规键盘、虚拟或常规鼠标、端口、连接器等。

计算设备1500可以包括充当计算机设备1500的硬件和/或物理资源与用户之间的接口的操作系统(OS)1506。可以预期，CPU 1512可以包括一个或多个处理器，而GPU 1514可以包括一个或多个图形处理器。

注意，诸如“节点”、“计算节点”、“服务器”、“服务器设备”、“云计算机”、“云服务器”、“云服务器计算机”、“机器”、“主机”、“设备”、“计算设备”、“计算机”、“计算系统”等的术语可以在整个文档中可互换使用。还应注意，诸如“应用”、“软件应用”、“程序”、“软件程序”、“包”、“软件包”等的术语可以在整个文档中可互换使用。同样，诸如“作业”、“输入”、“请求”、“消息”等的术语可以在整个文档中可互换使用。

可以想到并且如参考图1-14进一步描述的，如上所述的图形管线的一些过程以软件实现，而其余部分以硬件实现。图形管线可以在图形协处理器设计中实现，其中CPU 1512被设计为与GPU 1514一起工作，该GPU 1514可以被包括在CPU 1512中或与CPU 1512共置。在一个实施例中，GPU 1514可以采用任何数量和类型的常规软件和硬件逻辑来执行与图形渲染相关的常规功能、以及新颖的软件和硬件逻辑来执行任何数量和类型的指令。

如前所述，存储器1508可以包括随机存取存储器(RAM)，所述RAM包括具有对象信息的应用数据库。存储器控制器中心可以访问RAM中的数据并将其转发到GPU 1514以进行图形管线处理。RAM可以包括双倍数据速率RAM(DDR RAM)、扩展数据输出RAM(EDO RAM)等。CPU 1512与硬件图形管线交互以共享图形管线功能。

处理后的数据被存储在硬件图形管线中的缓冲器中，并且状态信息被存储在存储器1508中。然后，将所得的图像传输到I/O源1504，例如用于显示图像的显示组件。可以想到的是，显示设备可以是各种类型的，例如阴极射线管(CRT)、薄膜晶体管(TFT)、液晶显示器(LCD)、有机发光二极管(OLED)阵列等，以向用户显示信息。

存储器1508可以包括缓冲器(例如，帧缓冲器)的预分配区域；然而，本领域普通技术人员应该理解，实施例不限于此，并且可以使用可访问低级图形管线的任何存储器。计算设备1500还可以包括如图1所引用的平台控制器中心(PCH)130，如一个或多个I/O源1504等。

CPU 1512可以包括一个或多个处理器以执行指令以便执行计算系统实现的任何软件例程。指令经常涉及对数据执行的某种操作。数据和指令二者都可以存储在系统存储器1508和任何相关联的高速缓存中。高速缓存通常被设计为具有比系统存储器1508更短的延时；例如，高速缓存可以与处理器集成在相同的硅芯片上和/或以更快的静态RAM(SRAM)单元构建，而系统存储器1508可以由较慢的动态RAM(DRAM)单元构成。与系统存储器1508相反，通过倾向于将更频繁使用的指令和数据存储在高速缓存中，计算设备1500的总体性能效率得以提高。可以想到，在一些实施例中，GPU 1514可以作为CPU 1512的一部分(例如物理CPU封装的一部分)存在，在这种情况下，存储器1508可以由CPU 1512和GPU 1514共享或保持分离。

系统存储器1508可以对计算设备1500内的其它组件可用。例如，从到计算设备1500的各种接口(例如，键盘和鼠标、打印机端口、局域网(LAN)端口、调制解调器端口等)接收的或从计算机设备1500的内部存储元件(例如，硬盘驱动器)取回的任何数据(例如，输入图形数据)通常在被软件程序的实施方式中的一个或多个处理器操作之前被暂时排队到系统存储器1508中。类似地被软件程序确定为应通过计算系统接口之一从计算设备1500发送到外部实体或被存储在内部存储元件中数的据通常在被传输或存储之前暂时在系统存储器1508中排队。

此外，例如，PCH可以用于确保这样的数据在系统存储器1508和其适当的对应计算系统接口(以及当计算系统被如此设计时的内部存储设备)之间正确地传递，并且可以具有在自身与观察到的I/O源/设备1504之间的双向点对点链接。类似地，MCH可以用于管理在CPU 1512和GPU 1514、接口和内部存储元件之间对系统存储器1508访问的相对于彼此在时间上接近出现的各种竞争请求。

I/O源1504可以包括一个或多个I/O设备，其被实现用于向和/或从计算设备1500(例如，网络适配器)传输数据；或者，对于计算设备1500内的大规模非易失性存储(例如，硬盘驱动器)。包括字母数字和其它键的用户输入设备可以用于将信息和命令选择传送给GPU1514。另一种类型的用户输入设备是光标控件，例如鼠标、轨迹球、触摸屏、触摸板或光标方向键，以用于将方向信息和命令选择传送给GPU 1514，并控制光标在显示设备上移动。可以采用计算机设备1500的相机和麦克风阵列来观察手势、记录音频和视频以及接收和发送视觉和音频命令。

计算设备1500还可以包括网络接口，以提供对网络的访问，所述网络例如LAN、广域网(WAN)、城域网(MAN)、个域网(PAN)、蓝牙、云网络、移动网络(例如，第三代(3G)、第四代(4G)等)、内联网、互联网等。网络接口可以包括例如具有天线的无线网络接口，该天线可以代表一个或多个天线。网络接口还可以包括例如有线网络接口，以经由网络电缆与远程设备通信，该网络电缆可以是例如以太网电缆、同轴电缆、光纤电缆、串行电缆或并行电缆。

网络接口可以例如通过遵循IEEE 802.11b和/或IEEE 802.11g标准来提供对LAN的访问，和/或无线网络接口可以例如通过遵循蓝牙标准来提供对个域网的访问。还可以支持其它无线网络接口和/或协议，包括标准的先前和后续版本。附加于或代替经由无线LAN标准的通信，网络接口可以提供使用例如时分多址(TDMA)协议、全球移动通信系统(GSM)协议、码分多址(CDMA)协议和/或任何其它类型的无线通信协议的无线通信。

网络接口可以包括一个或多个通信接口，例如调制解调器、网络接口卡或其它公知的接口设备，例如用于耦合到以太网、令牌环(token ring)或其它类型的物理有线或无线附件以便提供通信链路以支持LAN或WAN的接口。以这种方式，计算机系统还可以经由常规的网络基础设施(例如，包括内联网或互联网)耦合到多个外围设备、客户端、控制表面、控制台或服务器。

应当理解，对于某些实施方式，比上述示例更少或更多装备的系统可能是优选的。因此，计算设备1500的配置可以取决于多种因素而因实施方式而不同，所述因素例如价格约束、性能要求、技术改进或其它情况。电子设备或计算机系统1500的示例可以包括(但不限于)移动设备、个人数字助理、移动计算设备、智能电话、蜂窝电话、手持机、单向寻呼机、双向寻呼机、消息传送设备、计算机、个人计算机(PC)、台式计算机、膝上型计算机、笔记本计算机、手持式计算机、平板计算机、服务器、服务器阵列或服务器场、web服务器、网络服务器、互联网服务器、工作站、小型计算机、大型计算机、超级计算机、网络设备、web设备、分布式计算系统、多处理器系统、基于处理器的系统、消费者电子件、可编程消费者电子件、电视、数字电视、机顶盒、无线接入点、基站、订户站、移动订户中心、无线电网络控制器、路由器、中心、网关、桥、交换机、机器或其组合。

实施例可以被实现为以下各项中的任一项或组合：使用母板互连的一个或多个微芯片或集成电路，硬连线逻辑，由存储器设备存储并由微处理器执行的软件，固件，专用集成电路(ASIC)，和/或现场可编程门阵列(FPGA)。术语“逻辑”可以包括例如软件或硬件和/或软件和硬件的组合。

例如，可以提供实施例作为计算机程序产品，该计算机程序产品可以包括其上存储有机器可执行指令的一个或多个机器可读介质，该机器可执行指令在由诸如计算机、计算机网络或其它电子设备之类的一台或多台机器执行时可能导致一台或多台机器执行根据本文描述的实施例的操作。机器可读介质可以包括但不限于软盘、光盘、CD-ROM(压缩盘只读存储器)和磁光盘、ROM、RAM、EPROM(可擦可编程只读存储器)、EEPROM(电可擦可编程只读存储器)、磁卡或光卡、闪存或适用于存储机器可执行指令的其它类型的介质/机器可读介质。

此外，可以将实施例作为计算机程序产品下载，其中可以通过一个或多个数据信号的方式将程序从远程计算机(例如，服务器)传输到请求计算机(例如，客户端)，所述数据信号体现在经由通信链路(例如，调制解调器和/或网络连接)的载波或其它传播介质中和/或由其调制。

图16示出了GPU 1514的一个实施例。如图16所示，GPU 1514包括执行单元1610，该执行单元1610具有经由结构架构耦合的多个节点(例如，Node0–Node7)。在一个实施例中，每个节点包括经由结构元件1605耦合到存储器1650的多个处理元件。在这样的实施例中，每个结构元件1605耦合到存储器1650中的两个节点和两个存储体。因此，结构元件1605A将节点0和1耦合到存储体0和1，结构元件1605b将节点2和3耦合到存储体2和3，结构元件1605c将节点4和5耦合到存储体4和5，并且结构元件1605d将节点6和7耦合到存储体6和7。

根据一个实施例，每个结构元件1605包括MMU 1620、控制高速缓存1630和仲裁器1640。MMU 1620执行存储器管理以管理在存储体0-7之间的虚拟地址空间。在一个实施例中，每个MMU 1620管理去往和来自存储器1650中的相关联的存储体的数据传输。仲裁器1640在每个相关联的节点之间进行仲裁以访问存储器1650。例如，仲裁器1640A在处理节点0和1之间进行仲裁以访问存储体0和1。

控制高速缓存(CC)1630执行存储器数据的压缩/解压缩。例如，CC 1630压缩从处理节点接收到的待写入存储器1650的数据(例如，主表面数据)，并在传输到处理节点之前对从存储器1650读取的数据进行解压缩。根据一个实施例，存储在存储器1650中的每个地址处的压缩的数据包括指示数据的压缩状态(例如，要如何对主表面数据进行压缩/解压缩)的相关联的元数据。在这样的实施例中，MMU 1620基于主表面数据的物理地址来直接计算元数据存储器位置。

图17示出了结构元件1605的另一实施例，其包括微控制器1710和图形逻辑1720。在一个实施例中，微控制器1710包括执行任务调度的调度器1715。在另一实施例中，调度器1715处理在图形逻辑1720处接收到的通知(例如，门铃)，如将在下面进一步详细讨论的。

图形逻辑1720包括配置(例如，PCI config)空间寄存器，以促进与软件(例如，设备驱动器和API)的通信。在另一实施例中，寄存器是存储器映射的I/O(MMIO)。在这样的实施例中，寄存器包括被实现以提供设备地址映射的基址寄存器(BAR)。图18示出了图形逻辑1710的一个实施例。

如图18所示，图形逻辑1710包括存储器映射的I/O(MMIO)BAR 1810和门铃逻辑1850。根据一个实施例，BAR 1810包括16MB的物理功能(PF)BAR，该PF BAR包括8MB的寄存器和8MB的转换表。在另一实施例中，图形设备支持单根输入/输出虚拟化(SR-IOV)。因此，BAR1811还包括虚拟功能(VF)BAR(例如，VF1-VFN)。在这样的实施例中，BAR 1811支持上至63个虚拟功能，从而产生VF1-VF63 BAR。因此，每个VF BAR都包括独立的16MB区域，去具有8MB的寄存器集合。

根据一个实施例，每个VF寄存器BAR包括门铃偏移范围(例如，4MB-8MB)，该范围被划分为4KB页面。因此，虚拟化提供上至256个门铃的容量，每个门铃可分配给任何功能。在一个实施例中，接收到的访问请求(例如，存储器读取)导致在每个VF BAR 1811处执行比较。在另一实施例中，在特定BAR内的门铃偏移页面(或门铃页面)处检测到的匹配指示与访问相关联的功能。结果，指示相关联的VF BAR的功能编号(Function#)和指示门铃页面的偏移被传递给门铃逻辑1850作为门铃触发器。类似于先前的实施例，PF寄存器BAR 1810包括门铃偏移范围(例如，4MB-8MB)，其被划分为4KB页面。PF BAR处理类似于先前实施例中描述的VF BAR处理。

门铃逻辑1850包括门铃寄存器1852，以接收门铃触发器。根据一个实施例，每个门铃寄存器1852包括可分配的功能标识符(或FunctionID)，其允许软件将特定的门铃寄存器分配给任何功能。此外，门铃寄存器1852包括虚拟地址偏移(或虚拟门铃)，该地址由4KB页面软件分配给门铃寄存器。门铃逻辑还包括状态向量寄存器1854。在一个实施例中，状态向量寄存器1854被分配给门铃寄存器1852，并记录哪个门铃寄存器已被激活(或响动)。

图19示出了门铃逻辑1850的另一实施例，其示出了门铃寄存器1852和相关联的状态向量寄存器1854。每个门铃寄存器包括可分配的FunctionID和偏移1851。如图19所示，门铃响动1850包括Function#和偏移。执行Function#和偏移的比较。在一个实施例中，将Function#与每个寄存器1852的FunctionID进行比较，并且将偏移与每个门铃寄存器偏移1852进行比较。在这样的实施例中，在确定了Function#匹配FunctionID并且偏移匹配门铃偏移时，在寄存器1852处出现门铃响动。结果，门铃响动被记录在状态向量寄存器1854处。

图20是示出用于处理门铃的方法的一个实施例的流程图。在处理框2010处，在门铃逻辑1850处检测到门铃触发器。如以上所讨论，门铃触发器导致从与访问相关联的BAR发送Function#和偏移。在处理框2020处，在每个门铃寄存器1852处执行比较以确定待响动的门铃。在处理框2030处，基于由比较产生的匹配，为该功能响动门铃。

在处理框2040处，将门铃记录在状态向量寄存器1854处。在处理框2050处，将门铃发送到微控制器1710内的调度器1715。在处理框2060处，调度器1715确定哪个门铃响动并调度与门铃相关联的动作。在一个实施例中，调度器1715访问每个状态向量寄存器1854以找到哪个门铃已经响动。在另一实施例中，调度器1715在门铃已被访问之后清除状态向量寄存器1854中的门铃。

以下条款和/或示例涉及其它实施例或示例。在一个或多个实施例中的任何地方都可以使用示例中的细节。可以将不同实施例或示例的各种特征与被包括的一些特征和不包括的其它特征进行各种组合，以适应各种不同的应用。示例可以包括诸如以下各项之类的主题：方法；用于执行该方法的动作的单元；包括指令的至少一种机器可读介质，所述指令在由机器执行时，使该机器执行方法或者装置或系统的动作，以用于根据本文描述的实施例和示例促进混合通信。

一些实施例涉及示例1，其包括一种用于促进门铃通知的装置，包括：存储器映射的I/O(MMIO)基址寄存器，其包括物理功能(PF)和多个虚拟功能(VF)寄存器集合，每个寄存器集合与一VF相关联，其中，每个寄存器集合包括多个门铃页面；以及门铃硬件，其包括门铃寄存器，每个门铃寄存器具有能够分配的功能标识符(ID)并且包括多个门铃，以用于在检测到访问请求时响应于从相关联的门铃页面集合接收到门铃触发器而激活门铃通知。

示例2包括示例1的主题，其中，门铃触发器包括偏移和指示相关联的VF的功能编号。

示例3包括示例1和2的主题，其中，将所述功能编号与所述功能ID进行比较，并且将所述偏移与所述多个门铃中的每个门铃进行比较。

示例4包括示例1-3的主题，其中，在确定了所述偏移与所述门铃匹配并且所述功能编号与所述功能ID匹配时，门铃通知在所述多个门铃中的第一门铃处被激活。

示例5包括示例1-4的主题，其中，所述门铃硬件还包括与每个门铃寄存器相关联的状态向量寄存器，所述状态向量寄存器用于记录哪个门铃已被激活。

示例6包括示例1-5的主题，其中，状态向量寄存器记录门铃通知。

示例7包括示例1-6的主题，还包括调度器，调度器用于接收门铃通知并且调度与门铃通知相关联的动作。

示例8包括示例1-7的主题，其中，所述调度器访问状态向量寄存器以取回门铃通知。

示例9包括示例1-8的主题，其中，所述调度器在取回门铃通知之后清除状态向量寄存器。

一些实施例涉及示例10，其包括一种用于促进门铃通知的方法，包括：在具有能够分配的功能标识符的多个门铃寄存器中的第一门铃寄存器处接收门铃触发器；确定所述门铃触发器是否与相关联的功能以及多个门铃之一匹配；以及在确定了所述门铃触发器与所述功能和所述多个门铃之一匹配时激活门铃通知。

示例11包括示例10的主题，还包括：在与所述门铃寄存器相关联的状态向量寄存器处记录所述门铃通知；以及发送所述门铃通知。

示例12包括示例10和11的主题，还包括：在调度器处接收所述门铃通知；以及调度与所述门铃相关联的动作。

示例13包括示例10-12的主题，还包括：所述调度器在取回所述门铃通知之后清除所述状态向量寄存器。

一些实施例涉及示例14，其包括一种图形处理单元(GPU)，包括：图形硬件，包括：存储器映射的I/O(MMIO)基址寄存器，其包括物理功能(PF)和多个虚拟功能(VF)，其中，与每个功能相关联的基址包括多个门铃页面；以及门铃硬件，其包括门铃寄存器，每个门铃寄存器具有能够分配的功能标识符(ID)，并且包括多个门铃，以用于在检测到访问请求时响应于从相关联的门铃页面集合接收到门铃触发器而激活门铃通知；以及微控制器，其包括调度器，所述调度器用于接收所述门铃通知并且调度与所述门铃通知相关联的动作。

示例15包括示例14的主题，其中，门铃触发器包括偏移和指示相关联的VF的功能编号。

示例16包括示例14和15的主题，其中，将所述功能编号与所述功能ID进行比较，并且将所述偏移与所述多个门铃中的每个门铃进行比较。

示例17包括示例14-16的主题，其中，在确定了所述偏移与所述门铃寄存器偏移匹配并且所述功能编号与所述门铃寄存器功能ID匹配时，门铃通知由多个门铃激活。

示例18包括示例14-17的主题，其中，所述门铃硬件还包括与每个门铃寄存器相关联的状态向量寄存器，所述状态向量寄存器用于记录门铃寄存器内的哪个门铃已被激活。

示例19包括示例14-18的主题，其中，状态向量寄存器记录所述门铃通知，并且所述调度器访问所述状态向量寄存器以取回所述门铃通知。

示例20包括示例14-19的主题，其中，所述调度器在取回所述门铃通知之后清除所述状态向量寄存器。

上面已经参考特定实施例描述了本发明。然而，本领域技术人员将理解，可以对其做出各种修改和改变，而不背离如所附权利要求书中阐述的本发明的更广泛的精神和范围。因此，前述描述和附图应被认为是说明性的而不是限制性的。

Claims (20)

1.一种用于促进门铃通知的装置，包括：

存储器映射的I/O(MMIO)基址寄存器，其包括物理功能(PF)和多个虚拟功能(VF)寄存器集合，每个寄存器集合与一VF相关联，其中，每个寄存器集合包括多个门铃页面；以及

门铃硬件，其包括门铃寄存器，每个门铃寄存器具有能够分配的功能标识符(ID)并且包括多个门铃，以用于在检测到访问请求时响应于从相关联的门铃页面集合接收到门铃触发器而激活门铃通知。

2.根据权利要求1所述的装置，其中，门铃触发器包括偏移和功能编号。

3.根据权利要求2所述的装置，其中，将所述功能编号与所述功能ID进行比较，并且将所述偏移与所述多个门铃中的每个门铃进行比较。

4.根据权利要求3所述的装置，其中，在确定了所述偏移与所述门铃匹配并且所述功能编号与所述功能ID匹配时，门铃通知在所述多个门铃中的第一门铃处被激活。

5.根据权利要求4所述的装置，其中，所述门铃硬件还包括与每个门铃寄存器相关联的状态向量寄存器，所述状态向量寄存器用于记录哪个门铃已被激活。

6.根据权利要求5所述的装置，其中，状态向量寄存器记录门铃通知。

7.根据权利要求6所述的装置，还包括调度器，所述调度器用于接收门铃通知并且调度与门铃通知相关联的动作。

8.根据权利要求7所述的装置，其中，所述调度器访问状态向量寄存器以取回门铃通知。

9.根据权利要求8所述的装置，其中，所述调度器在取回门铃通知之后清除状态向量寄存器。

10.一种用于促进门铃通知的方法，包括：

在具有能够分配的功能标识符的多个门铃寄存器中的第一门铃寄存器处接收门铃触发器；

确定所述门铃触发器是否与相关联的功能以及多个门铃之一匹配；以及

在确定了所述门铃触发器与所述功能和所述多个门铃之一匹配时激活门铃通知。

11.根据权利要求10所述的方法，还包括：

在与所述门铃寄存器相关联的状态向量寄存器处记录所述门铃通知；以及

发送所述门铃通知。

12.根据权利要求11所述的方法，还包括：

在调度器处接收所述门铃通知；以及

调度与所述门铃相关联的动作。

13.根据权利要求11所述的方法，还包括所述调度器在取回所述门铃通知之后清除所述状态向量寄存器。

14.一种图形处理单元(GPU)，包括：

图形硬件，包括：

存储器映射的I/O(MMIO)基址寄存器，其包括物理功能(PF)和多个虚拟功能(VF)，其中，与每个功能相关联的基址包括多个门铃页面；以及

门铃硬件，其包括门铃寄存器，每个门铃寄存器具有能够分配的功能标识符(ID)，并且包括多个门铃，以用于在检测到访问请求时响应于从相关联的门铃页面集合接收到门铃触发器而激活门铃通知；以及

微控制器，其包括调度器，所述调度器用于接收所述门铃通知并且调度与所述门铃通知相关联的动作。

15.根据权利要求14所述的GPU，其中，门铃触发器包括偏移和指示相关联的VF的功能编号。

16.根据权利要求15所述的GPU，其中，将所述功能编号与所述功能ID进行比较，并且将所述偏移与所述多个门铃中的每个门铃进行比较。

17.根据权利要求16所述的GPU，其中，在确定了所述偏移与所述门铃寄存器偏移匹配并且所述功能编号与所述门铃寄存器功能ID匹配时，门铃通知由多个门铃激活。

18.根据权利要求17所述的GPU，其中，所述门铃硬件还包括与每个门铃寄存器相关联的状态向量寄存器，所述状态向量寄存器用于记录门铃寄存器内的哪个门铃已被激活。

19.根据权利要求18所述的GPU，其中，状态向量寄存器记录所述门铃通知，并且所述调度器访问所述状态向量寄存器以取回所述门铃通知。

20.根据权利要求19所述的GPU，其中，所述调度器在取回所述门铃通知之后清除所述状态向量寄存器。

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