CN111832048B - 一种基于双端口ram的数据包排序方法和系统 - Google Patents

一种基于双端口ram的数据包排序方法和系统 Download PDF

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Abstract

本发明提出了一种基于双端口RAM的数据包排序方法和系统，所述系统包括输入状态机、双端口RAM、寄存器组以及输出状态机；所述双端口RAM分别与所述输入状态机和所述输出状态机进行数据通信连接，所述寄存器组分别与所述输入状态机和所述输出状态机进行数据通信连接，用以实现所述的基于双端口RAM的数据包排序方法。本发明通过输入状态机和寄存器组的配合，能够将乱序的数据包按序存储到双端口RAM，再通过输出状态机和寄存器组的配合，将数据包按序从双端口RAM读出，从而有效解决了算法模块的多个算法核并行运算后导致的输出数据包顺序乱序的问题。

Description

一种基于双端口RAM的数据包排序方法和系统
技术领域
本发明涉及数据传输领域，尤其涉及一种基于双端口RAM的数据包排序方法和系统。
背景技术
FPGA对数据包进行加解密的计算，一般通过多个加解密运算核对输入数据包进行并行处理，然而由于各个数据包的长度大小不一样，从而导致各个加解密运算核处理相应数据包耗时不同，最终将可能导致运算后数据包出现乱序现象。当前，急需要提出一种排序方法，以解决多个加解密运算核并行运算导致运算后输出数据包顺序乱序的问题。
发明内容
为了解决上述问题，有必要提供一种基于双端口RAM的数据包排序方法和系统。
本发明第一方面提出一种基于双端口RAM的数据包排序方法，预设包括n个地址单元的双端口RAM，以及包括n个标志寄存器的寄存器组，其中，n个标志寄存器分别与n个地址单元一一对应，每个标志寄存器用于标识对应的地址单元是否有有效数据包，如果有有效数据包，则标志寄存器的值等于1，如果没有有效数据包，则标志寄存器的值等于0，n为正整数；
数据包读入阶段：
步骤11，由输入状态机接收数据包aj，获取所述数据包aj的序列号j，其中，1≤j≤n；
步骤12，所述输入状态机基于所述序列号j确定所述双端口RAM的地址单元j后，查看所述地址单元j对应的标志寄存器j的值fj是否等于0，如果是，则进入步骤13，如果否，则等待直到标志寄存器j的值fj等于0；
步骤13，所述输入状态机将所述数据包aj通过所述双端口RAM的端口A写入地址单元j中，待写入完成后，将标志寄存器j的值fj修改为1；
数据包读出阶段：
步骤21，输出状态机确定是否按地址单元从小到大的顺序轮询读取到所述双端口RAM的地址单元j，如果是，则进入步骤22，如果否，则等待直到轮询读取到双端口RAM的地址单元j；
步骤22，所述输出状态机查看地址单元j对应的标志寄存器j的值fj是否等于1，如果是，则进入步骤23，如果否，则等待直到所述标志寄存器j的值fj等于1；
步骤23，所述输出状态机通过所述双端口RAM的端口B从地址单元j中读取数据包aj，待读取数据包aj完毕后，将标志寄存器j的值fj修改为0。
基于上述，在所述步骤23之后，所述输出状态机返回步骤21继续轮询，直至所述输出状态机依序接收所有的数据包完成排序。
基于上述，所述数据包aj是经过算法模块处理后的数据包，所述算法模块包括多个算法核，多个算法核分别接收不同序列号的数据包，进行并行运算处理。
本发明第二方面提出一种基于双端口RAM的数据包排序方法，预设包括N个地址单元的双端口RAM，以及包括N个标志寄存器的寄存器组，其中，N个标志寄存器分别与N个地址单元一一对应，每个标志寄存器用于标识对应的地址单元是否有有效数据包，如果有有效数据包，则标志寄存器的值等于1，如果没有有效数据包，则标志寄存器的值等于0，N为正整数；
数据包读入阶段：
步骤11，由输入状态机接收数据包akN+i，获取所述数据包akN+i的序列号i，其中，k=1、2、……、m，1≤i≤N；设所述输入状态机已接收到连续序列号的最后一个数据包为数据包ap，所述输入状态机限制接收指定序列号范围内的数据包aq，则p+1≤q≤p+N；
步骤12，所述输入状态机基于所述序列号i确定所述双端口RAM的地址单元i后，查看所述地址单元i对应的标志寄存器i的值fi是否等于0，如果是，则进入步骤13，如果否，则等待直到标志寄存器i的值fi等于0；
步骤13，所述输入状态机将所述数据包akN+i通过所述双端口RAM的端口A写入地址单元i中，待写入完成后，将标志寄存器i的值fi修改为1；
数据包读出阶段：
步骤21，输出状态机确定是否按地址单元从小到大的顺序轮询读取到所述双端口RAM的地址单元i，如果是，则进入步骤22，如果否，则等待直到轮询读取到双端口RAM的地址单元i；
步骤22，所述输出状态机查看地址单元i对应的标志寄存器i的值fi是否等于1，如果是，则进入步骤23，如果否，则等待直到所述标志寄存器的值f等于1；
步骤23，所述输出状态机通过所述双端口RAM的端口B从地址单元i中读取数据包akN+i，待读取数据包akN+i完毕后，将标志寄存器i的值fi修改为0。
基于上述，在所述步骤23之后，所述输出状态机返回步骤21继续轮询，直至所述输出状态机依序接收所有的数据包完成排序。
基于上述，所述数据包akN+i是经过算法模块处理后的数据包，所述算法模块包括多个算法核，多个算法核分别接收不同序列号的数据包，进行并行运算处理。
基于上述，每个算法核支持SM3、SM4、SHA-1、AES算法中任意一种。
基于上述，所述N为10的倍数。
本发明第三方面提出一种基于双端口RAM的数据包排序系统，包括输入状态机、双端口RAM、寄存器组以及输出状态机；所述双端口RAM分别与所述输入状态机和所述输出状态机进行数据通信连接，所述寄存器组分别与所述输入状态机和所述输出状态机进行数据通信连接，用以实现权利要求1至8任意一项所述的基于双端口RAM的数据包排序方法。
基于上述，所述输入状态机通过AXIS数据接口与算法模块进行数据通信连接。
本发明通过输入状态机和寄存器组的配合，能够将乱序的数据包按序存储到双端口RAM，再通过输出状态机和寄存器组的配合，将数据包按序从双端口RAM读出，从而有效解决了算法模块的多个算法核并行运算后导致的输出数据包顺序乱序的问题；而且本发明输入状态机和输出状态机完成排序工作时，二者是相互独立的，可实现流水式工作，不影响系统带宽。
本发明的附加方面和优点将在下面的描述部分中变得明显，或通过本发明的实践了解到。
附图说明
本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解。
图1示出了本发明排序系统的应用示意图。
图2示出了本发明排序系统的架构图。
图3示出了本发明实施例1排序方法的流程图。
图4示出了本发明实施例2排序方法的流程图。
图5示出了本发明实施例2输出状态机与双端口RAM的交互流程图。
具体实施方式
为了能够更清楚地理解本发明的上述目的、特征和优点，下面结合附图和具体实施方式对本发明进行进一步的详细描述。需要说明的是，在不冲突的情况下，本申请的实施例及实施例中的特征可以相互组合。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是，本发明还可以采用其他不同于在此描述的其他方式来实施，因此，本发明的保护范围并不受下面公开的具体实施例的限制。
实施例1
请同时参阅图1和图2，在具体应用中，由于算法模块的多个算法核运算输出的结果可能是乱序的，本发明采用排序系统对乱序的数据包进行排序处理，且所述排序系统包括输入状态机、双端口RAM、寄存器组以及输出状态机。所述双端口RAM分别与所述输入状态机和所述输出状态机进行数据通信连接；所述双端口RAM包括n个地址单元1、2、3、…、n，分别用于接收对应序列号的有效数据包；所述寄存器组，包括n个标志寄存器1、2、3、…、n，且n个标志寄存器分别与n个地址单元一一对应，每一个标志寄存器用于标识对应的地址单元是否有有效数据包，如果有有效数据包，则标志寄存器的值等于1，如果没有有效数据包，则标志寄存器的值等于0。优选的，所述n为10的倍数。但不限于此。
可以理解，在系统初始化时，寄存器组中的各个标志寄存器的值全部初始化为0。
参阅图3，本实施例提出一种基于双端口RAM的数据包排序方法，所述方法包括：
数据包读入阶段：
步骤11，由输入状态机接收数据包aj，获取所述数据包aj的序列号j，其中，1≤j≤n；
步骤12，所述输入状态机基于所述序列号j确定所述双端口RAM的地址单元j后，查看所述地址单元j对应的标志寄存器j的值fj是否等于0，如果是，则进入步骤13，如果否，则等待直到标志寄存器j的值fj等于0；
步骤13，所述输入状态机将所述数据包aj通过所述双端口RAM的端口A写入地址单元j中，待写入完成后，将标志寄存器j的值fj修改为1；
数据包读出阶段：
步骤21，输出状态机确定是否按地址单元从小到大的顺序轮询读取到所述双端口RAM的地址单元j，如果是，则进入步骤22，如果否，则等待直到轮询读取到双端口RAM的地址单元j；
步骤22，所述输出状态机查看地址单元j对应的标志寄存器j的值fj是否等于1，如果是，则进入步骤23，如果否，则等待直到所述标志寄存器j的值fj等于1；
步骤23，所述输出状态机通过所述双端口RAM的端口B从地址单元j中读取数据包aj，待读取数据包aj完毕后，将标志寄存器j的值fj修改为0。
在所述步骤23之后，所述输出状态机返回步骤21继续轮询，直至所述输出状态机依序接收所有的数据包完成排序。
本实施例中，所述数据包aj是经过算法模块处理后的数据包，所述算法模块包括多个算法核，多个算法核分别接收不同序列号的数据包，进行并行运算处理。数据包aj的数量小于地址单元的数量，通过输入状态机和寄存器组的配合，将乱序的数据包按序存储到双端口RAM，再通过输出状态机和寄存器组的配合，将数据包按序从双端口RAM读出，从而有效解决了算法模块的多个算法核并行运算后导致的输出数据包顺序乱序的问题。
实施例2
参阅图4本实施例与实施例1的区别在于，提出了另一种基于双端口RAM的数据包排序方法，所述方法包括以下步骤：
数据包读入阶段：
步骤11，由输入状态机接收数据包akn+i，获取所述数据包akn+i的序列号i，其中，k=1、2、……、m，1≤i≤n；设所述输入状态机已接收到连续序列号的最后一个数据包为数据包ap，所述输入状态机限制接收指定序列号范围内的数据包aq，则p+1≤q≤p+n；
步骤12，所述输入状态机基于所述序列号i确定所述双端口RAM的地址单元i后，查看所述地址单元i对应的标志寄存器i的值fi是否等于0，如果是，则进入步骤13，如果否，则等待直到标志寄存器i的值fi等于0；
步骤13，所述输入状态机将所述数据包akn+i通过所述双端口RAM的端口A写入地址单元i中，待写入完成后，将标志寄存器i的值fi修改为1；
数据包读出阶段：
步骤21，输出状态机确定是否按地址单元从小到大的顺序轮询读取到所述双端口RAM的地址单元i，如果是，则进入步骤22，如果否，则等待直到轮询读取到双端口RAM的地址单元i；
步骤22，所述输出状态机查看地址单元i对应的标志寄存器i的值fi是否等于1，如果是，则进入步骤23，如果否，则等待直到所述标志寄存器的值f等于1；
步骤23，所述输出状态机通过所述双端口RAM的端口B从地址单元i中读取数据包akn+i，待读取数据包akn+i完毕后，将标志寄存器i的值fi修改为0。
具体的，在步骤23之后，所述排序方法还包括：所述输出状态机返回步骤21继续轮询，直至输出状态机依序接收所有的数据包完成排序工作。
如图5所示，在实际应用中，首先输出状态机查看标志寄存器1的值f1是否等于1，如果是，则通过端口B从双端口RAM的地址单元1中读取数据包akn+1，并将标志寄存器1的值f1修改为0；如果否，则等待直到标志寄存器1的值f1等于1。然后输出状态机继续查看标志寄存器2的值f2是否等于1，如果是，则通过端口B从双端口RAM的地址单元2中读取数据包akn+2，并将标志寄存器2的值f2修改为0；如果否，则等待直到标志寄存器2的值f2等于1；以上述方式陆续读取地址单元3至地址单元n-1的数据包，然后输出状态机继续查看标志寄存器n的值fn是否等于1，如果是，则通过端口B从双端口RAM的地址单元n中读取数据包a(k+1)n，并将标志寄存器n的值fn修改为0，同时轮询返回读取地址单元1的数据包。
本实施例的排序方法适用于数据包的数量远大于双端口RAM的地址单元的数量的场景，k的每次递增，双端口RAM的地址单元需要循环复用一次。每次复用，通过限制输入状态机接收的数据包的序列号范围，防止重复使用的序列号造成的误排序问题。
本实施例中，所述数据包akN+i是经过算法模块处理后的数据包，所述算法模块包括多个算法核，多个算法核分别接收不同序列号的数据包，进行并行运算处理。
具体的，所述N优选为10的倍数。
在实际应用中，预设n等于10，首先输入状态机接收到数据包a2，则输入状态机可以将数据包a2写入双端口RAM中的地址单元2中，输出状态机因查看标志寄存器1的值f1为0，则会继续等待直至标志寄存器1的值f1为1，对于输入状态机来说，只允许接收到序列号为1-10之内的数据包；其次输入状态机接收到数据包a5，则输入状态机可以将数据包a5写入双端口RAM中的地址单元5中，输出状态机因查看标志寄存器1的值f1为0，则会继续等待直至标志寄存器1的值f1为1，对于输入状态机来说，仍只允许接收到序列号为1-10之内的数据包；然后输入状态机接收到数据包a1，则输入状态机可以将数据包a1写入双端口RAM中的地址单元1中，标志寄存器1的值f1由0修改为1，则输出状态机因查看标志寄存器1的值f1为1，则会读取出数据包a1，在读取出数据包a1之后，将标志寄存器1的值f1由1修改为0，对于输入状态机来说，已将连续序列号1、2的数据包a1和数据包a2写入双端口RAM，则输入状态机接收数据包的限制由原先的只会允许接收到序列号为1-10之内的数据包更新为只允许接收序列号为3-12之内的数据包。
实施例3
本实施例提供一种基于双端口RAM的数据包排序系统，包括输入状态机、双端口RAM、寄存器组以及输出状态机；所述双端口RAM分别与所述输入状态机和所述输出状态机进行数据通信连接，所述寄存器组分别与所述输入状态机和所述输出状态机进行数据通信连接，用以实现实施例1或实施例2所述的基于双端口RAM的数据包排序方法。
本实施例的基于双端口RAM的数据包排序系统中，所述输入状态机接收的数据包是经过算法模块处理后的数据包，其中，所述算法模块与所述输入状态机进行数据通信连接，所述算法模块包括多个算法核，多个算法核能够分别接收不同序列号的数据包，进行并行运算处理，并将处理完成的数据包传输给所述输入状态机。
优选的，所述算法模块与所述输入状态机之间可以采用AXIS数据接口进行数据通信连接。但不限于此。
优选的，每个算法核支持SM3、SM4、SHA-1、AES算法中任意一种。但不限于此。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种基于双端口RAM的数据包排序方法，其特征在于，预设包括n个地址单元的双端口RAM，以及包括n个标志寄存器的寄存器组，其中，n个标志寄存器分别与n个地址单元一一对应，每个标志寄存器用于标识对应的地址单元是否有有效数据包，如果有有效数据包，则标志寄存器的值等于1，如果没有有效数据包，则标志寄存器的值等于0，n为正整数；
数据包读入阶段：
步骤11，由输入状态机接收数据包aj，获取所述数据包aj的序列号j，其中，1≤j≤n；
步骤12，所述输入状态机基于所述序列号j确定所述双端口RAM的地址单元j后，查看所述地址单元j对应的标志寄存器j的值fj是否等于0，如果是，则进入步骤13，如果否，则等待直到标志寄存器j的值fj等于0；
步骤13，所述输入状态机将所述数据包aj通过所述双端口RAM的端口A写入地址单元j中，待写入完成后，将标志寄存器j的值fj修改为1；
数据包读出阶段：
步骤21，输出状态机确定是否按地址单元从小到大的顺序轮询读取到所述双端口RAM的地址单元j，如果是，则进入步骤22，如果否，则等待直到轮询读取到双端口RAM的地址单元j；
步骤22，所述输出状态机查看地址单元j对应的标志寄存器j的值fj是否等于1，如果是，则进入步骤23，如果否，则等待直到所述标志寄存器j的值fj等于1；
步骤23，所述输出状态机通过所述双端口RAM的端口B从地址单元j中读取数据包aj，待读取数据包aj完毕后，将标志寄存器j的值fj修改为0。
2.根据权利要求1所述的基于双端口RAM的数据包排序方法，其特征在于：在所述步骤23之后，所述输出状态机返回步骤21继续轮询，直至所述输出状态机依序接收所有的数据包完成排序。
3.根据权利要求1或2所述的基于双端口RAM的数据包排序方法，其特征在于：所述数据包aj是经过算法模块处理后的数据包，所述算法模块包括多个算法核，多个算法核分别接收不同序列号的数据包，进行并行运算处理。
4.一种基于双端口RAM的数据包排序方法，其特征在于，预设包括N个地址单元的双端口RAM，以及包括N个标志寄存器的寄存器组，其中，N个标志寄存器分别与N个地址单元一一对应，每个标志寄存器用于标识对应的地址单元是否有有效数据包，如果有有效数据包，则标志寄存器的值等于1，如果没有有效数据包，则标志寄存器的值等于0，N为正整数；
数据包读入阶段：
步骤11，由输入状态机接收数据包akN+i，获取所述数据包akN+i的序列号i，其中，k=1、2、……、m，1≤i≤N；设所述输入状态机已接收到连续序列号的最后一个数据包为数据包ap，所述输入状态机限制接收指定序列号范围内的数据包aq，则p+1≤q≤p+N；
步骤12，所述输入状态机基于所述序列号i确定所述双端口RAM的地址单元i后，查看所述地址单元i对应的标志寄存器i的值fi是否等于0，如果是，则进入步骤13，如果否，则等待直到标志寄存器i的值fi等于0；
步骤13，所述输入状态机将所述数据包akN+i通过所述双端口RAM的端口A写入地址单元i中，待写入完成后，将标志寄存器i的值fi修改为1；
数据包读出阶段：
步骤21，输出状态机确定是否按地址单元从小到大的顺序轮询读取到所述双端口RAM的地址单元i，如果是，则进入步骤22，如果否，则等待直到轮询读取到双端口RAM的地址单元i；
步骤22，所述输出状态机查看地址单元i对应的标志寄存器i的值fi是否等于1，如果是，则进入步骤23，如果否，则等待直到所述标志寄存器的值f等于1；
步骤23，所述输出状态机通过所述双端口RAM的端口B从地址单元i中读取数据包akN+i，待读取数据包akN+i完毕后，将标志寄存器i的值fi修改为0。
5.根据权利要求4所述的基于双端口RAM的数据包排序方法，其特征在于：在所述步骤23之后，所述输出状态机返回步骤21继续轮询，直至所述输出状态机依序接收所有的数据包完成排序。
6.根据权利要求4或5所述的基于双端口RAM的数据包排序方法，其特征在于：所述数据包akN+i是经过算法模块处理后的数据包，所述算法模块包括多个算法核，多个算法核分别接收不同序列号的数据包，进行并行运算处理。
7.根据权利要求6所述的基于双端口RAM的数据包排序方法，其特征在于，每个算法核支持SM3、SM4、SHA-1、AES算法中任意一种。
8.根据权利要求4或5所述的基于双端口RAM的数据包排序方法，其特征在于，所述N为10的倍数。
9.一种基于双端口RAM的数据包排序系统，其特征在于：包括输入状态机、双端口RAM、寄存器组以及输出状态机；所述双端口RAM分别与所述输入状态机和所述输出状态机进行数据通信连接，所述寄存器组分别与所述输入状态机和所述输出状态机进行数据通信连接，用以实现权利要求1至8任意一项所述的基于双端口RAM的数据包排序方法。
10.根据权利要求9所述的基于双端口RAM的数据包排序系统，其特征在于，所述输入状态机通过AXIS数据接口与算法模块进行数据通信连接。
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