CN111812901B - 阵列基板及显示面板 - Google Patents

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CN111812901B CN202010653262.3A CN202010653262A CN111812901B CN 111812901 B CN111812901 B CN 111812901B CN 202010653262 A CN202010653262 A CN 202010653262A CN 111812901 B CN111812901 B CN 111812901B
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Abstract

本申请公开了一种阵列基板及显示面板，阵列基板包括：位于显示区呈阵列式排布的显示像素，每一所述显示像素中均包括红色子像素R、绿色子像素G以及蓝色子像素B；横向排列的连续三个显示像素为一组进行周期排列，且三个连续的显示像素中的子像素排列顺序均不同；其中，所述子像素纵向设置，一行子像素连接一扫描线，相邻数据线间的一列子像素中单数行子像素连接相邻数据线中的第一数据线，双数行子像素连接相邻数据线中的第二数据线。通过改变阵列基板上子像素的排列方式降低使用Tri‑gate驱动架构时，因像素充电时间不足导致的色偏情况。

Description

阵列基板及显示面板
技术领域
本申请涉及显示技术领域，具体涉及一种阵列基板及显示面板。
背景技术
目前，液晶显示器是目前使用最广泛的一种平板显示器，已经逐渐成为各种电子设备如移动电话、个人数字助理(PDA)、数字相机、计算机屏幕或笔记本电脑屏幕所广泛应用具有高分辨率彩色屏幕的显示器，通过使用三维晶体管(Tri-gate)驱动架构可节省覆晶薄膜(Chip On Film，COF)的使用数量，降低制作成本。
相关技术中，由于使用Tri-gate驱动架构时像素的充电时间也仅为正常驱动架构的1/3，而充电时间的缩短容易导致像素充电不足，特别是在RG、RB、GB混色画面时，由于子像素之间的充电差异，出现色偏的情况。
因此，现有技术存在缺陷，急需改进。
发明内容
本申请实施例提供一种阵列基板及显示面板，可以降低使用Tri-gate驱动架构时，因像素充电时间不足导致的色偏情况。
本申请实施例提供一种阵列基板，包括：
位于显示区呈阵列式排布的显示像素，每一所述显示像素中包括纵向排列的红色子像素R、绿色子像素G以及蓝色子像素B；
横向排列的连续三个显示像素为一组进行周期排列，且三个连续的显示像素中的子像素排列顺序均不同；其中，
一行子像素连接一扫描线，相邻数据线间的一列子像素中单数行子像素连接相邻数据线中的第一数据线，双数行子像素连接相邻数据线中的第二数据线。
在本申请所述的阵列基板中，所述连续三个显示像素中的子像素按照预设规则排列，且每一显示像素中起始子像素颜色不同。
在本申请所述的阵列基板中，所述连续三个显示像素中的子像素排列顺序分别为：RGB、BRG、GBR。
在本申请所述的阵列基板中，所述连续三个显示像素中的子像素排列顺序分别为：RBG、BGR、GRB。
在本申请所述的阵列基板中，对单数行对应的扫描线充入的电流的第一电流值大于对双数行对应的扫面线充入的电流的第二电流值。
在本申请所述的阵列基板中，所述第一电流值为所述第二电流值的2倍。
在本申请所述的发光面板中，所述阵列基板还包括位于非显示区的多个GOA输出单元，每一所述GOA输出单元与一扫描线电性连接。
在本申请所述的发光面板中，所述GOA输出单元中设置有三极管，且与单数行扫描线电性连接的GOA输出单元中三极管的宽度与长度的比值大于与双数行扫描线电性连接的GOA输出单元中三极管的宽度与长度的比值。
在本申请所述的发光面板中，纵向排列的相邻显示像素中子像素的排列顺序相同。
本申请实施例还提供一种阵列基板，包括：
位于显示区呈阵列式排布的显示像素，每一显示像素中包括纵向连续排列的两个红色子像素R、两个绿色子像素G以及两个蓝色子像素B；
横向和/或纵向上相邻显示像素中子像素排列顺序相同；其中，
一行子像素连接一扫描线，相邻数据线间的一列子像素中单数行子像素连接相邻数据线中的第一数据线，双数行子像素连接相邻数据线中的第二数据线，或位于同列子像素连接同一条数据线。
本申请实施例还提供一种显示面板，包括：
阵列基板；
彩膜基板，与所述阵列基板相对设置；
液晶层，位于所述阵列基板与所述彩膜基板之间；
所述阵列基板包括如上所述的阵列基板。
本申请实施例提供的阵列基板，包括：位于显示区呈阵列式排布的显示像素，每一所述显示像素中包括纵向排列的红色子像素R、绿色子像素G以及蓝色子像素B；横向排列的连续三个显示像素为一组进行周期排列，且三个连续的显示像素中的子像素排列顺序均不同；其中，所述子像素纵向设置，一行子像素连接一扫描线，相邻数据线间的一列子像素中单数行子像素连接相邻数据线中的第一数据线，双数行子像素连接相邻数据线中的第二数据线。通过改变阵列基板上子像素的排列方式降低使用Tri-gate驱动架构时，因像素充电时间不足导致的色偏情况。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例提供的阵列基板的第一种结构示意图。
图2为本申请实施例提供的阵列基板的第二种结构示意图。
图3为本申请实施例提供的像素充电时的示意图。
图4为本申请实施例提供的驱动电路的结构示意图。
图5为本申请实施例提供的阵列基板的第三种结构示意图。
图6为本申请实施例提供的阵列基板的第四种结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本申请提供一种显示面板，该显示面板包括：
阵列基板；
彩膜基板，与所述阵列基板相对设置；
液晶层，位于所述阵列基板与所述彩膜基板之间。
其中，显示装置包括壳体、设置于壳体内的显示面板及设置于壳体内的背光模组。背光模组一般可依据其内部光源的设置位置分为侧入式背光模组(光源设置在侧部)及直下式背光模组(光源设置在底部)。光源发光时，通过导光板及扩散板将光源发出的光线导出。
显示面板主要由阵列基板、液晶层以及彩膜基板构成，其中，液晶层中设置有可旋转的液晶分子，液晶分子旋转的方式为通过对液晶层中的上下电极板进行通电从而产生电场，在通电时上下电极板上电压的作用下使得液晶层中对应部分的液晶分子发生旋转，以使底层发光模组中发光源所发出的光线可穿过液晶分子之间的缝隙射出。
彩膜基板包括基板以及位于基板上的彩色滤光片，通过彩色滤光片滤出红(R)、绿(G)、蓝(B)三基色。具体的，利用颜料或染料吸收不需要波长的光，选择性透过需要波长的光，从而实现RGB三基色的透射与彩色显示。
由于阵列基板中应用三维晶体管(Tri-gate)驱动框架会导致数据线(Data line)降为正常驱动架构的1/3，扫描线(Gate line)增加为正常驱动架构的3倍，所以Tri-gate驱动架构的源极覆晶薄膜(Data COF)降为正常驱动架构的1/3，每个门极脉冲(gate pulse)的宽度和充电时间也降为正常驱动架构的1/3。因充电时间的缩短容易导致像素充电不足，特别是在绿红(RG)、红蓝(RB)、绿蓝(GB)混色画面时，由于子像素之间的充电差异，易出现色偏问题。
本申请针对现有三维晶体管(Tri-gate)驱动架构的像素充电不足，造成混色时色偏的技术问题，本实施例能够解决该缺陷。
请参阅图1，图1为本申请实施例提供的阵列基板的第一种结构示意图，该阵列基板包括：位于显示区呈阵列式排布的显示像素101，每一所述显示像素101中均包括红色子像素R、绿色子像素G以及蓝色子像素B；横向排列的连续三个显示像素为一组进行周期排列，且三个连续的显示像素中的子像素排列顺序均不同；其中，所述子像素纵向设置，一行子像素连接一扫描线，相邻数据线间的一列子像素中单数行子像素连接相邻数据线中的第一数据线，双数行子像素连接相邻数据线中的第二数据线。
其中，由图1可知，组成每一像素的子像素均是由像素颜色互不相同的子像素纵向排列形成，并且横向排列的连续三个显示像素101中的子像素排列顺序均不相同，并且阵列基板上的显示像素为由横向排列的连续三个显示像素为一组进行周期排列。
具体的，周期排列可以为按照一行至少2组的连续三个显示像素进行排列，当该行排列完毕后，可继续在该行的下一行上继续排列，从而形成阵列式的显示像素。
进一步的，在阵列基板上还交错设置有扫描线(G1、G2、G3、G4、G5、G6等)以及数据线(D1、D2、D3、D4、D5、D6、D7等)，处于同行的子像素连接同一条扫描线，相邻数据线间的一列子像素中单数行子像素连接第一数据线(即子像素左侧的数据线)，双数行子像素连接第二数据线(即子像素右侧的数据线)。应当注意，此处的第一数据线不仅限于子像素左侧的数据线，也可以为子像素右侧的数据线，第二数据线不仅限于子像素右侧的数据线，也可以为子像素左侧的数据线。
通过本申请的子像素排列方式，使得每一数据线上负载的像素排列为RRGGBB，与现有负载的像素排列RGBRGB相比，本申请将两个同色子像素排列在一起，在充电时，即使存在一子像素充电不足，但另一同色子像素充电充足，使得充电不足的子像素个数减小一半，混色色偏程度减轻。
在一些实施方式中，所述连续三个显示像素101中的子像素按照预设规则排列，且每一显示像素101中起始子像素颜色不同。
其中，预设规则为按照RGB或RBG的顺序进行排列，具体的，以RGB为例，GBR及BGR均为按照RGB的排列规则进行排列；以RBG为例，BGR及GRB均为按照RBG的排列规则进行排列。并且连续三个显示像素101中每一显示像素的起始子像素颜色不同。例如：第一显示像素101中的起始子像素为R，第二显示像素101中的起始子像素为B，第三显示像素101中的起始子像素为G，并按照RGB的排列规则进行排列，即可得到第一显示像素101中的子像素排列顺序为RGB、第二显示像素101中的子像素排列顺序为BRG、第三显示像素101中的子像素排列顺序为GBR。即图1所示的连续三个显示像素中子像素的排列顺序。因此，在一些实施方式中，请参阅图1，所述连续三个显示像素101中的子像素排列顺序分别为：RGB、BRG、GBR。
其中，图1仅是示出了一种子像素排列顺序，连续三个显示像素101中的子像素排列顺序也可以为：RGB、GBR、BRG等可以达到使得每一数据线上负载的子像素充电不足的数量减小一半的排列方案，在此不做限定。
在一些实施方式中，请参阅图2，图2为本申请实施例提供的阵列基板的第二种结构示意图。所述连续三个显示像素中的子像素排列顺序分别为：RBG、BGR、GRB。
其中，图2与图1的区别在于连续三个显示像素101中的子像素的排列规则不同，图2为按照RBG的子像素排列顺序进行排列。其中，连续三个显示像素101中排列顺序可以不同，即RBG、GRB、BGR，该显示像素101的排列顺序使得每一数据线上负载的子像素为GGBBRR，同样可以达到每条数据线上负载的子像素充电不足的数量减小一半。
在一些实施方式中，纵向排列的相邻显示像素中子像素的排列顺序相同。
其中，由图1及图2可知，由于周期排布的原因使得纵向上的相邻显示像素101中的子像素排列顺序相同，进而保证每一数据线上负载的子像素充电不足的数量减小一半。
请参阅图3，图3为本申请实施例提供的像素充电时的示意图，其中，每行扫描线的宽度是相同的，每行位移1H，1H为1帧画面的时间内分配给1行扫描线的总时间，CT为对一行子像素充电的时间，具体的，CT<1H，以G(N)行上的实际充电时间为CT为例，由于在G(N)行上耗费了1H的时长，则G(N+1)行上对子像素的充电时间为1H+CT，同理，G(N+2)行上对子像素的充电时间为2H+CT，G(N+3)行上对子像素的充电时间为3H+CT。
具体的，以G(N)、G(N+1)行上的子像素为R，G(N+2)、G(N+3)行上的子像素为G为例，其中，第G(N)行上的R子像素充电不足，G(N+1)行上的R子像素、G(N+2)、G(N+3)行上的G子像素像素充电足。由此可知，虽然G(N)行的R子像素充电不足，但G(N+1)行上的R子像素充电足，可减小色偏的影响。
在一些实施方式中，对单数行对应的扫描线充入的电流的第一电流值大于对双数行对应的扫面线充入的电流的第二电流值。
其中，由图3可知，充电不足易出现在单数行对应的子像素上，故可通过调整对单数行上的子像素充电时的充电电流值的大小，进而改善单数行上子像素充电不足的问题。
在一些实施方式中，所述第一电流值为所述第二电流值的2倍。
其中，由于显示像素101的排列可导致充电不足的子像素数量减少一半的特点，故可对易发生充电不足的单数行施加成倍电流值的电流，以较高的电流值充入单数行上的子像素中，进而避免混色时由于充电不足的子像素导致的色偏问题。
具体的，此处仅是示出一种情况，保证对单数行对应的扫描线充入的电流的第一电流值大于对双数行对应的扫面线充入的电流的第二电流值，即可弥补单数行子像素充电不足的问题。
其中，请参阅图4，图4为本申请实施例提供的驱动电路的结构示意图，所述阵列基板还包括位于非显示区的多个GOA输出单元，每一所述GOA输出单元与一扫描线电性连接。
其中，需要通过GOA驱动电路对像素充电，该GOA驱动电路包括至少四个GOA输出单元电路，至少四个GOA输出单元电路以级联的方式电性连接。需要多个GOA输出单元，并且一GOA输出单元与一扫描线电性连接，从而可通过GOA输出单元输出的电流对每行扫描线上的子像素进行充电。具体的，至少两所述栅极驱动单元电路中的第N级栅极驱动单元电路包括包括上拉控制单元10、上拉单元20即GOA输出单元、下拉单元60以及下拉维持单元，上拉控制单元10、上拉单元20、下拉单元60以及下拉维持单元中的任意两者电性连接。其中N为大于0的整数。
其中，上拉控制单元10用于将所述第N级栅极驱动单元电路中的预定节点Q(N)拉升至高电位。
所述上拉单元20用于通过所述第N级栅极驱动单元电路的第N级栅极驱动信号输出端G(N)输出第N级栅极驱动信号。
所述下拉单元60用于将所述第N级栅极驱动单元电路的所述预定节点Q(N)和第N级栅极驱动信号输出端G(N)重新设定至低电位。
所述下拉维持单元用于维持所述预定节点Q(N)和第N级栅极驱动信号输出端G(N)中的信号的波形稳定性。
其中，上拉控制单元10包括第一三极管101，所述第一三极管T11的第一极与第N-2级栅极驱动信号输出端G(N-4)电性连接，所述第一三极管T11的第二极与第N-2级起始信号输出端ST(N-4)电性连接，所述第一三极管T11的第三极与预定节点Q(N)、所述重置单元30(Reset)的第四三极管301的第二极电性连接。所述预定节点Q(N)位于所述第一三极管T11的第三极与上拉单元20的第二三极管T22的第一极之间。
其中，所述上拉单元20包括第二三极管T22、第三三极管T21以及电容(Cbt)，所述第二三极管T22的第一极与所述预定节点Q(N)、所述第三三极管T21的第一极以及所述电容Cbt的第一极板电性连接，所述第二三极管T22的第二极与时钟信号输入端CK(N)电性连接，所述第二三极管T22的第三极与第N级起始信号输出端ST(N)电性连接，所述第三三极管T21的第二极与时钟信号输入端CK(N)电性连接，所述第三三极管T21的第三极与所述下拉单元60的第十八三极管T31的第二极电性连接，所述电容Cbt的第二极与第N级栅极驱动信号输出端G(N)电性连接。其中，所述第N级栅极驱动信号输出端G(N)与所述显示面板的扫描线电性连接。第N级起始信号输出端ST(N)所提供的第N级起始信号是用于开启所述第N级栅极驱动单元电路的起始信号。
其中，下拉单元60包括第十七三极管T41和第十八三极管T31，所述第十七三极管T41的第一极、所述第十八三极管T31的第一极均与第N+2级栅极驱动信号输出端G(N+2)电性连接，所述第十七三极管T41的第二极与所述预定节点Q(N)电性连接，所述第十七三极管T41的第二极、第十八三极管T31的第三极均与直流低电位信号输入端VSS电性连接。所述直流低电位信号输入端VSS所提供的信号是直流低电位信号。
所述下拉维持单元包括第一下拉维持子单元40和第二下拉维持子单元50，所述第一下拉维持子单元40和所述第二下拉维持子单元50电性连接，并且，所述第一下拉维持子单元40和所述第二下拉维持子单元50与所述上拉控制单元10、所述上拉单元20、所述下拉单元60中的任意两者电性连接。
具体的，所述第一下拉维持子单元40包括第五晶体管T51、第六晶体管T53、第七晶体管T52、第八晶体管T54、第九晶体管T32和第十晶体管T42，所述第五晶体管T51的第一极和第二极均与第一控制信号输入端LC1和所述第六晶体管T53的第二极电性连接，所述第五晶体管T51的第三极与所述第六晶体管T53的第一极、所述第七晶体管T52的第二极电性连接，所述第六晶体管T53的第三极与所述第八晶体管T54的第二极、所述第九晶体管T32的第一极和所述第十晶体管T42的第一极电性连接，所述第七晶体管T52的第一极与所述第一晶体管T11的第三极、所述第八晶体管T54的第一极电性连接，所述第七晶体管T52的第三极、所述第八晶体管T54的第三极、所述第九晶体管T32的第三极和所述第十晶体管T42的第三极均与直流低电位信号输入端VSS电性连接，所述第九晶体管T32的第二极与第N级栅极驱动信号输出端G(N)电性连接，所述第十晶体管T42的第二极与所述预定节点Q(N)电性连接。所述第二下拉维持子单元50包括第十一晶体管T63、第十二晶体管T61、第十三晶体管T43、第十四晶体管T33、第十五晶体管T64和第十六晶体管T62，所述第十一晶体管T63的第二极与第二控制信号输入端LC2电性连接，所述第十二晶体管T61的第一极、第二极均与第二控制信号输入端LC2电性连接，所述第十二晶体管T61的第三极与所述第十一晶体管T63的第一极、所述第十六晶体管T62的第二极电性连接，所述第十一晶体管T63的第三极与所述第十三晶体管T43的第一极、所述第十四晶体管T33的第一极以及第十五晶体管T64的第二极电性连接，所述第十三晶体管T43的第二极与所述预定节点Q(N)电性连接，所述第十三晶体管T43的第三极、所述第十四晶体管T33的第三极、所述第十五晶体管T64的第三极以及所述第十六晶体管T62的第三极均与直流低电位信号输入端VSS电性连接，所述第十四晶体管T33的第二极与第N级栅极驱动信号输出端G(N)电性连接，所述第十五晶体管T64的第一极与所述第十六晶体管T62的第一极、所述第一晶体管T11的第三极电性连接。
上拉单元20输出G(n)信号至驱动架构中，而由图3所知单数行上的子像素易出现充电不足的情况，因此可通过增大单数行中扫描线对应上拉单元20的电流值从而弥补单数行子像素充电不足的问题。而调整对单数行对应的扫描线充入的电流的电流值大小可通过调节上拉单元20中三极管的宽度与长度的比值实现，即单数行对应的GOA输出单元中三极管的宽度与长度的比值大于双数行对应的GOA输出单元中三极管的宽度与长度的比值，从而增大对单数行对应的扫描线充入的电流的电流值。
其中，此处仅是示出一种情况，保证对单数行对应的扫描线充入的电流的第一电流值大于对双数行对应的扫面线充入的电流的第二电流值，即可弥补单数行子像素充电不足的问题。
在一些实施方式中，请参阅图5及图6，图5为本申请实施例提供的阵列基板的第三种结构示意图。图6为本申请实施例提供的阵列基板的第四种结构示意图。
其中，该阵列基板，包括：
位于显示区呈阵列式排布的显示像素10，每一显示像素10中包括纵向连续排列的两个红色子像素R、两个绿色子像素G以及两个蓝色子像素B；
横向和/或纵向上相邻显示像素10中子像素排列顺序相同；其中，
一行子像素连接一扫描线，相邻数据线间的一列子像素中单数行子像素连接相邻数据线中的第一数据线，双数行子像素连接相邻数据线中的第二数据线，或位于同列子像素连接第一数据线或第二数据线。
其中，为了达到每条数据线上负载的子像素充电不足的数量减小一半的效果，可将阵列基板中纵向连续排列的两个红色子像素R、两个绿色子像素G以及两个蓝色子像素B作为一个显示像素10，通过横向和/或纵向排布在显示区中形成阵列式排布。而使数据线上负载的子像素充电不足的数量减小一半的效果可以通过连接方式实现，即相邻数据线间的一列子像素中单数行子像素连接相邻数据线中的第一数据线，双数行子像素连接相邻数据线中的第二数据线，形成错位排布，或者处于同一列的子像素均连接相邻数据线中的第一数据线或第二数据线，此处不做限定。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
以上对本申请实施例所提供的一种阵列基板及显示面板进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例的技术方案的范围。

Claims (9)

1.一种阵列基板，其特征在于，包括：
位于显示区呈阵列式排布的显示像素，每一显示像素中包括纵向排列的红色子像素R、绿色子像素G以及蓝色子像素B，所述显示像素采用三维晶体管驱动架构驱动；
横向排列的连续三个显示像素为一组进行周期排列，且三个连续的显示像素中的子像素排列顺序均不同；其中，
一行子像素连接一扫描线，相邻数据线间的一列子像素中单数行子像素连接相邻数据线中的第一数据线，双数行子像素连接相邻数据线中的第二数据线；
位于非显示区的多个GOA输出单元，每一所述GOA输出单元与一扫描线电性连接；所述GOA输出单元中设置有三极管，且与单数行扫描线电性连接的GOA输出单元中三极管的宽度与长度的比值大于与双数行扫描线电性连接的GOA输出单元中三极管的宽度与长度的比值。
2.根据权利要求1所述的阵列基板，其特征在于，所述连续三个显示像素中的子像素按照预设规则排列，且每一显示像素中起始子像素颜色不同。
3.根据权利要求2所述的阵列基板，其特征在于，所述连续三个显示像素中的子像素排列顺序分别为：RGB、BRG、GBR。
4.根据权利要求2所述的阵列基板，其特征在于，所述连续三个显示像素中的子像素排列顺序分别为：RBG、BGR、GRB。
5.根据权利要求1所述的阵列基板，其特征在于，对单数行对应的扫描线充入的电流的第一电流值大于对双数行对应的扫面线充入的电流的第二电流值。
6.根据权利要求5所述的阵列基板，其特征在于，所述第一电流值为所述第二电流值的2倍。
7.根据权利要求1所述的阵列基板，其特征在于，纵向排列的相邻显示像素中子像素的排列顺序相同。
8.一种阵列基板，其特征在于，包括：
位于显示区呈阵列式排布的显示像素，每一显示像素中包括纵向连续排列的两个红色子像素R、两个绿色子像素G以及两个蓝色子像素B，所述显示像素采用三维晶体管驱动架构驱动；
横向和/或纵向上相邻显示像素中子像素排列顺序相同；其中，
一行子像素连接一扫描线，相邻数据线间的一列子像素中单数行子像素连接相邻数据线中的第一数据线，双数行子像素连接相邻数据线中的第二数据线，或位于同列子像素连接第一数据线或第二数据线；
位于非显示区的多个GOA输出单元，每一所述GOA输出单元与一扫描线电性连接，所述GOA输出单元中设置有三极管，且与单数行扫描线电性连接的GOA输出单元中三极管的宽度与长度的比值大于与双数行扫描线电性连接的GOA输出单元中三极管的宽度与长度的比值。
9.一种显示面板，其特征在于，包括：
阵列基板；
彩膜基板，与所述阵列基板相对设置；
液晶层，位于所述阵列基板与所述彩膜基板之间；
所述阵列基板为如权利要求1至8任一项所述的阵列基板。
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