CN111755043A - 数组广播和约简系统和方法 - Google Patents

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CN111755043A CN202010152448.0A CN202010152448A CN111755043A CN 111755043 A CN111755043 A CN 111755043A CN 202010152448 A CN202010152448 A CN 202010152448A CN 111755043 A CN111755043 A CN 111755043A
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Abstract

本申请公开了数组广播和约简系统和方法。本公开涉及使用直接存储器访问(DMA)控制电路来执行一个或多个广播或约简操作的系统和方法。DMA控制电路执行促进数据到系统存储器电路中的多个目的地地址的广播分发的经修改的指令集架构(ISA)。广播指令可包括对单个值到每个目的地地址的广播。广播指令可包括对数据数组到每个目的地地址的广播。DMA控制电路还可执行促进从系统存储器中的多个源地址检取数据并使用所检取的数据来执行一个或多个操作的约简指令。由于是DMA控制电路而不是处理器电路来执行广播和约简操作，因此系统速度和效率有益地增强。

Description

数组广播和约简系统和方法
技术领域
本公开涉及在存储器电路中执行数组操作的系统和方法，更具体地，涉及 使用直接存储器访问控制电路来执行数组操作。
背景技术
许多图形工作负荷包括其中单个顶点必须将数据传输至其相邻顶点中的 至少一些的情形，该数据诸如指令、单个值、或者数组或多个值。可将此类接 收方顶点的列表表示为使用诸如经压缩的稀疏行(CSR)格式之类的格式的列 表。接收方顶点的列表必须在传输数据之前被访问，以确定将接收该数据的接 收方顶点中的每个接收方顶点的存储器位置。随后该广播值或指令被传输至每 个接收方顶点，有时作为原子操作(即，递增/递减、加法、乘法、位操作)。
附图说明
随着以下具体实施方式进行并且在参照附图时，所要求保护的主题的各实 施例的特征和优点将变得显而易见，其中，相同数字指代相同的部分，并且其 中：
图1是根据本文中所描述的至少一个实施例的说明性系统的框图，该系统 包括直接存储器访问(DMA)控制电路、处理器电路以及存储器电路，其中， DMA控制电路包括指令集架构(ISA)，该指令集架构包括能够有条件地利用 数据将数据填充至多个存储器地址的指令(即，广播指令)或者能够将多个存 储器地址处的数据坍缩为一个或多个值的指令(即，约简指令)；
图2是根据本文中所描述的至少一个实施例的示例DMA数据广播指令的 示意图；
图3是根据本文中所描述的至少一个实施例的示例DMA数组广播指令的 示意图；
图4是根据本文中所描述的至少一个实施例的示例DMA约简广播指令的 示意图；
图5是根据本文中所描述的至少一个实施例的说明性基于处理器的电子 设备的示意图，该基于处理器的电子设备包括处理器电路和DMA控制电路， 该处理器电路诸如中央处理单元(CPU)或多芯片模块(MCM)；
图6是根据本文中所描述的至少一个实施例的用于将诸如单独的值或值 的数组之类的数据广播至存储器电路内的多个存储器地址的说明性数据广播 方法的高级逻辑流程图；
图7是根据本文中所描述的至少一个实施例的说明性数组约简方法的高 级逻辑流程图，该方法包括在使用数据执行一个或多个操作之前从多个物理地 址收集数据；
图8A和图8B是图示根据本发明的实施例的通用向量友好指令格式及其 指令模板的框图；
图9A、图9B、图9C和图9D是图示根据本发明的实施例的示例性专用 向量友好指令格式的框图；
图10是根据本发明的一个实施例的寄存器架构的框图；
图11A是图示根据本发明的实施例的示例性有序流水线和示例性的寄存 器重命名的乱序发布/执行流水线两者的框图；
图11B是图示根据本发明的实施例的要被包括在处理器中的有序架构核 的示例性实施例和示例性的寄存器重命名的乱序发布/执行架构核两者的框图；
图12A和图12B图示更具体的示例性有序核架构的框图，该核将是芯片 中的若干逻辑块中的一个逻辑块(包括相同类型和/或不同类型的其他核)；
图13是根据本发明的实施例的可具有多于一个的核、可具有集成存储器 控制器、并且可具有集成图形的处理器的框图；
图14、图15、图16和图17是示例性计算机架构的框图；以及
图18是根据本发明的实施例的对照使用软件指令转换器将源指令集中的 二进制指令转换成目标指令集中的二进制指令的框图。
虽然下列具体实施方式将参考说明性实施例来进行，但是，说明性实施例 的许多替代方案、修改以及变型对本领域的技术人员而言将是显而易见的。
具体实施方式
种子图匹配(SGM)工作负荷提供了此类广播使用的示例。SGM尝试建 立两个图的顶点之间的对应关系，以在该对应关系将遵守用户提供的对应关系 (即，匹配的种子)的约束下尝试使图之间的邻接表最大化。SGM的并行实 现方式将被分解为多个子例程，诸如ZAQB。ZAQB子例程执行针对第二图的 每一列的递增更新，将其更新为第一图的对应的列的向量。
用于测试连接性或计算未经加权的图的单源最短路径的广度优先搜索 (BFS)算法提供了此类广播使用的另一示例。BFS算法通过在继续移动到后 续深度级处的节点之前探索当前深度处的所有节点来对图进行遍历。BFS算法 开始于给定的起始节点并且在从起始节点可到达的所有节点均已被发现时终 止。父节点分配执行对邻居节点的发现，并基于提供的起始节点返回父向量。 BFS算法的自上而下部分通过向活动节点广播比较交换-指令来搜索活动节点， 以判定该节点先前是否已被访问过。如果节点尚未被访问，则使用唯一的父标 识符来声明该节点。一旦活动节点被声明，则可将存在字节作为搜索中的下一级广播至相邻节点。
对于大型图，父节点可能具有105个或更多个相邻节点，该父节点将向这 些相邻节点广播。因此，诸如BFS之类的算法是资源密集型的，并且倾向于占 用大量的核流水线资源。在可编程统一存储器架构(PUMA)图形处理器中， 单个核可具有四个多线程流水线。多个流水线允许编程人员在64个线程之间 划分广播的元素。尽管多个线程的可用性允许更高效地处理该过程，但是对于 扩展数量的时钟周期，仍然对流水线施加了相当大的资源负担。另外，线程之 间元素的分发会消耗开销，并且多个顶点位于多节点分布式全局地址空间 (DGAS)系统上的可能性可能导致线程之间的极端负载不平衡。
在BFS和SGM两者中，广播的每个元素要求下列操作：
1.从存储器对预先建立的邻居索引(例如，以CSR格式的顶点的列表) 的读取；
2.对该值解除引用以确定物理存储器空间中的邻居位置；以及
3.生成并向该邻居位置传输远程原子请求。
本文中所公开的系统和方法通过包括使得直接存储器访问(DMA)控制 电路能够自主地进行以下操作的数条指令来有益地增强可用于DMA控制电路 的指令集：确定起始数据(例如，单个值或值的数组)，接收起始节点地址和 标识相邻节点中的每个相邻节点的存储器偏移值。此类系统和方法有益地减少 了处理器流水线内与诸如上文所讨论的SGM和BFS之类的更传统的数组广播 操作相关联的通信量。本文中所公开的系统和方法通过包括准许DMA控制电 路使用被存储为多个存储器位置中的每个存储器位置中的数组元素来自主地 执行数组约简操作的至少一条指令来有益地增强可用于DMA控制电路的指令 集。
提供了一种直接存储器访问(DMA)系统。系统可包括：DMA控制电路， 耦合至存储器电路，该DMA控制电路用于执行以下各项中的至少一项：数据 广播指令、数组广播指令、或者数组约简指令：其中，在数据广播指令执行时， DMA控制电路用于：引起第一数据值到多个存储器地址中的每个存储器地址 的数据广播操作，该多个存储器地址开始于数据广播指令中所包括的基址存储 器地址位置并且以同样包括在该数据广播指令中的所定义的存储器地址偏移 递增；其中，在数组广播指令执行时，DMA控制电路用于：引起包括所定义的数量的元素的数组到多个存储器地址中的每个存储器地址的数组广播操作， 该多个存储器地址开始于数组广播指令中所包括的基址存储器地址位置并且 以同样包括在该数组广播指令中的所定义的存储器地址偏移递增；并且其中， 在数组约简指令执行时，DMA控制电路用于：执行用于使用多个存储器地址 位置中的每个存储器地址位置处所存储的相应的值来生成输出值的一个或多 个操作，该多个存储器地址位置包括数组约简指令中所包括的基址存储器地址 位置以及数组约简指令中所包括的所定义的存储器地址偏移。
提供了一种电子设备。电子设备可包括：处理器电路；存储器电路，耦合 至该处理器电路；以及DMA控制电路，耦合至存储器电路，该DMA控制电 路用于执行以下各项中的至少一项：数据广播指令、数组广播指令、或者数组 约简指令：其中，在数据广播指令执行时，DMA控制电路用于：引起第一数 据值到多个存储器地址中的每个存储器地址的数据广播操作，该多个存储器地 址开始于数据广播指令中所包括的基址存储器地址位置并且以同样包括在该 数据广播指令中的所定义的存储器地址偏移递增；其中，在数组广播指令执行时，DMA控制电路用于：引起包括所定义的数量的元素的数组到多个存储器 地址中的每个存储器地址的数组广播操作，该多个存储器地址开始于数组广播 指令中所包括的基址存储器地址位置并且以同样包括在该数组广播指令中的 所定义的存储器地址偏移递增；并且其中，在数组约简指令执行时，DMA控 制电路用于：执行用于使用多个存储器地址位置中的每个存储器地址位置处所 存储的相应的值来生成输出值的一个或多个操作，该多个存储器地址位置包括 数组约简指令中所包括的基址存储器地址位置以及数组约简指令中所包括的 所定义的存储器地址偏移。
提供了一种DMA广播方法。方法可包括：由DMA控制电路执行以下各 项中的至少一项：数据广播指令、数组广播指令、或者数组约简指令：其中， 执行数据广播指令执行包括：由DMA控制电路将第一数据值广播至多个存储 器地址中的每个存储器地址，该多个存储器地址开始于数据广播指令中所包括 的基址存储器地址位置并且以同样包括在该数据广播指令中的所定义的存储 器地址偏移递增；其中，执行数组广播指令包括：由DMA控制电路将包括所 定义的数量的元素的数组广播至多个存储器地址中的每个存储器地址，该多个 存储器地址开始于数组广播指令中所包括的基址存储器地址位置并且以同样 包括在该数组广播指令中的所定义的存储器地址偏移递增；并且其中，执行数 组约简指令包括：由DMA控制电路执行用于使用多个存储器地址位置中的每 个存储器地址位置处所存储的相应的值来生成输出值的一个或多个操作，该多 个存储器地址位置包括数组约简指令中所包括的基址存储器地址位置以及数 组约简指令中所包括的所定义的存储器地址偏移。
提供了一种非瞬态存储设备。非瞬态存储设备包括指令，这些指令在由直 接存储器访问(DMA)控制电路执行时使得该DMA控制电路用于：执行以下 各项中的至少一项：数据广播指令、数组广播指令、或者数组约简指令：其中， 对数据广播指令的执行使得DMA控制电路用于：将第一数据值广播至多个存 储器地址中的每个存储器地址，该多个存储器地址开始于数据广播指令中所包 括的基址存储器地址位置并且以同样包括在该数据广播指令中的所定义的存 储器地址偏移递增；其中，对数组广播指令的执行使得DMA控制电路用于：将包括所定义的数量的元素的数组广播至多个存储器地址中的每个存储器地 址，该多个存储器地址开始于数组广播指令中所包括的基址存储器地址位置并 且以同样包括在该数组广播指令中的所定义的存储器地址偏移递增；并且其中， 对数组约简指令的执行使得DMA控制电路用于：执行用于使用多个存储器地 址位置中的每个存储器地址位置处所存储的相应的值来生成输出值的一个或 多个操作，该多个存储器地址位置包括数组约简指令中所包括的基址存储器地 址位置以及数组约简指令中所包括的所定义的存储器地址偏移。
提供了一种DMA广播系统。系统可包括：用于执行数据广播指令、数组 广播指令、或者数组约简指令中的至少一项的装置：其中，用于执行数据广播 指令的装置包括：用于将第一数据值广播至多个存储器地址中的每个存储器地 址的装置，该多个存储器地址开始于数据广播指令中所包括的基址存储器地址 位置并且以同样包括在该数据广播指令中的所定义的存储器地址偏移递增；其 中，用于执行数组广播指令的装置包括：用于将包括所定义的数量的元素的数 组广播至多个存储器地址中的每个存储器地址的装置，该多个存储器地址开始 于数组广播指令中所包括的基址存储器地址位置并且以同样包括在该数组广 播指令中的所定义的存储器地址偏移递增；并且其中，用于执行数组约简指令 的装置包括：用于由DMA控制电路执行用于使用多个存储器地址位置中的每 个存储器地址位置处所存储的相应的值来生成输出值的一个或多个操作的装 置，该多个存储器地址位置包括数组约简指令中所包括的基址存储器地址位置 以及数组约简指令中所包括的所定义的存储器地址偏移。
如本文中所使用，术语“大约”或“近似”在用于对所枚举的值加前缀时应 当被解释为指示所枚举的值加15％或减15％的值。因此，被列举为“大约100” 或“近似100”的值应当被理解为表示可包括85(即，-15％)至115(即，+15％) 之间的任何值或一组值的值。
如本文中所使用，术语“处理器电路”可指微处理器或中央处理单元(CPU) 中所包括的物理电路、微处理器或CPU中所包括的物理电路上的处理器的虚 拟实例化、或其组合。术语处理器电路可指单线程或多线程处理器核电路。
图1是根据本文中所描述的至少一个实施例的说明性系统100的框图，该 系统100包括直接存储器访问(DMA)控制电路110、处理器电路120以及存 储器电路130——DMA控制电路110包括指令集架构(ISA)，该指令集架构 包括能够有条件地利用数据将数据填充至多个存储器地址的指令(即，广播指 令)或者能够将多个存储器地址处的数据坍缩为一个或多个值的指令(即，约 简指令)。在实施例中，DMA控制电路110包括但不限于：数据广播逻辑110A、 数组广播逻辑110B、以及数组约简广播逻辑110C。有益地，DMA控制电路 110解释指令以将广播操作或约简操作作为单个指令来执行并且在存储器电路 130中执行广播操作或约简操作而不涉及处理器电路120或给处理器电路120 带来负担。在实施例中，DMA控制电路110可执行数据广播指令140，该数 据广播指令140引起所定义的第一存储器位置处的表示单个值的数据到多个存 储器位置的广播，多个存储器位置中的每个存储器位置处于距第一位置所定义 的偏离处。在实施例中，DMA控制电路110可执行数组广播指令150，该数 组广播指令150引起所定义的第一存储器位置处的包含多个值的数据到多个存 储器位置的广播，多个存储器位置中的每个存储器位置处于距第一位置所定义 的偏离处。在实施例中，DMA控制电路110可执行约简广播指令160，该约 简广播指令引起多个存储器位置处所存储的数据到单个存储器位置的约简。
在实施例中，DMA控制电路110解释表示以偏移列表格式的列表的数据。 在此类实施例中，DMA控制电路110提供基值(例如，64位规范化地址)和 偏移列表的地址作为指令中单独的寄存器。此类约束准许在不同的DMA操作 和各种应用中使用偏移数据，同时使对数据结构重组的需要最小化或消除对数 据结构重组的需要。在实施例中，存储器电路130中所存储的列表包括表示元 素的计数的整数。此类约束准许应用提供原始顶点标识符而不根据单个元素的 尺寸进行缩放。在实施例中，整数可以是4位或8位的、有符号或无符号的整 数。
在实施例中，数据广播逻辑110A在接收到数据广播指令140时执行数据 广播操作或以其他方式引起对数据广播操作的执行，该数据广播指令140包括 下列字段：
·第一字段，包括表示指向地址/偏移的数组的指针的数据；
·第二字段，包括表示要广播的源数据的数据；
·第三字段，包括表示存储器电路130中用于接收数据广播的物理地址目 的地的数量的数据；以及
·第四字段，包括表示存储器电路中针对基址加偏移格式的基址的数据。
在一些实施例中，除了以上字段之外，数据广播指令140可进一步包括第 五字段，该第五字段包括表示比较值的数据，其中，存储器操作包括比较-覆 写。
在实施例中，数组广播逻辑110B在接收到数组广播指令150时执行数组 广播操作或以其他方式引起对数组广播操作的执行，该数组广播指令150包括：
·第一字段，包括表示指向地址/偏移的数组的指针的数据；
·第二字段，包括表示存储器电路130中用于要广播的源数据的基址的数 据；
·第三字段，包括表示存储器电路130中用于接收数组广播的物理地址目 的地的数量的数据；
·第四字段，包括表示要广播的数组元素的数量的数据；以及
·第五字段，包括表示存储器电路中针对基址加偏移格式的基址的数据。
在实施例中，数组约简逻辑110C在接收到数组约简指令160时执行数组 约简操作或以其他方式引起对数组约简操作的执行，该数组约简指令160包括：
·第一字段，包括表示指向地址/偏移的数组的指针的数据；
·第二字段，包括表示存储器电路130中用于接收数组约简的结果的目的 地地址的数据；
·第三字段，包括表示存储器电路130中包括在用于约简的数组中的源物 理地址的数据；以及
·第五字段，包括表示存储器电路130中用于要广播的源数据的基址的数 据。
DMA控制电路110可包括能够利用如本文中所描述的包括数据广播、数 组广播和数组约简指令的ISA的任何数量的当前可用的和/或未来开发的电子 组件、半导体器件和/或逻辑元件和/或这些电子组件、半导体器件和/或逻 辑元件的任何组合。在实施例中，处理器电路120可发起DMA控制电路110 使用如本文中所描述的ISA有益地作为存储器中广播或约简操作来执行的一 个或多个数组操作，由此释放处理器电路120以在存储器中数组操作执行未决 期间执行其他操作。在实施例中，DMA控制电路110可包括设置在芯片上系 统(SoC)中所包括的半导体管芯上或设置在多芯片模块(MCM)中所包括的 半导体小芯片上的电路。在其他实施例中，存储器管理单元(MMU)电路可 提供DMA控制电路110的全部或部分。在实施例中，系统总线170将DMA 控制电路110、处理器电路120、和存储器电路130通信地耦合。
处理器电路120可包括能够执行包括但不限于操作系统和应用指令的指 令的任何数量的当前可用的和/或未来开发的电子组件、半导体器件和/或逻 辑元件和/或这些电子组件、半导体器件和/或逻辑元件的任何组合。处理器 电路120可包括各种商业上可获得的处理器中的任何处理器，包括但不限于，
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的
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或
Figure BDA0002402931830000093
处理器；
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的应用、嵌入式和安全处理器；
Figure BDA0002402931830000095
和/或
Figure BDA0002402931830000096
的
Figure BDA0002402931830000097
Figure BDA0002402931830000098
或
Figure BDA0002402931830000099
处理器；IBM和/或
Figure BDA00024029318300000910
的Cell处理器；或者
Figure BDA00024029318300000911
的
Figure BDA00024029318300000912
酷睿(2)
Figure BDA00024029318300000913
酷睿(2)
Figure BDA00024029318300000914
Figure BDA00024029318300000915
Figure BDA00024029318300000916
或
Figure BDA00024029318300000917
处理器。此外，处理器电路120可包括多核处理 器(无论多个核共同位于同一管芯上还是在分开的管芯上)和/或凭借其能以某 种方式通信地耦合多个物理上分开的处理器的一些其他种类的多处理器架构。
系统存储器电路130可包括能够存储或以其他方式保留信息和/或数据的 任何数量的当前可用的和/或未来开发的电子组件、半导体器件和/或逻辑元 件和/或这些电子组件、半导体器件和/或逻辑元件的任何组合。系统存储器 电路130可基于各种信息存储技术中的任何技术，可能包括需要不中断的电力 供应的易失性技术，并且可能包括需要使用可以是可移除的或可以不是可移除 的机器可读存储介质的技术。因此，系统存储器电路130可包括各种类型的存 储设备中的任何存储设备，包括但不限于，只读存储器(ROM)、随机存取存 储器(RAM)、动态RAM(DRAM)、双倍数据速率DRAM(DDR-DRAM)、 同步DRAM(SDRAM)、静态RAM(SRAM)、可编程ROM(PROM)、 可擦可编程ROM(EPROM)、电可擦可编程ROM(EEPROM)、闪存、聚 合物存储器(例如，铁电聚合物存储器)、奥氏存储器、相变或铁电存储器、 硅-氧化物-氮化物-氧化物-硅(SONOS)存储器、磁或光卡、一个或多个单铁 磁盘驱动器、或者组织为一个或多个阵列的多个存储设备(例如，组织为独立 盘冗余阵列的阵列(或RAID阵列)的多个铁磁盘驱动器)。应当注意，虽然 在图1中将系统存储器电路130描绘为单个块，但是系统存储器电路130可包 括可基于不同存储技术的多个存储设备。
图2是根据本文中所描述的至少一个实施例的示例DMA数据广播指令 140的示意图。在图2中所描绘的实施例中，DMA数据广播指令140包括第 一字段，该第一字段包含表示基址212的信息210。另外，第一字段可包含表 示一个或多个物理存储器地址214A-214n的列表的数据。DMA数据广播指令 140进一步包括第二字段，该第二字段包含表示用于在存储器电路130中填充 地址212和214A-214n的广播数据值222的信息220。DMA数据广播指令140进一步包括第三字段，该第三字段包含表示存储器电路130中用于存储数据值 222的物理地址的数量或计数的信息230。当数据广播指令结束时，物理地址 212和214A-214n各自包含广播数据值222。
虽然未在图2中描绘，但是在实施例中，DMA数据广播指令140可包括 DMA_Type(DMA_类型)字段，该DMA_Type字段包含指示有条件的数据广 播指令的信息和/或数据。在此类实施例中，DMA广播指令140可包括第二附 加字段，该第二附加字段包含表示由有条件的DMA数据广播指令140使用的 一个或多个所定义的值的信息。在实施例中，DMA控制电路110可使用一个 或多个所定义的值来有条件地或选择性地替换存储器电路130中的地址212、 214A-214n中的一些或全部地址中的当前值。在实施例中，DMA控制电路110 可将一个或多个所定义的值与地址212、214A-214n中的至少一些中的每个地 址处所存储的当前数据或当前信息进行比较。在一些实施例中，如果地址212、 214A-214n中的至少一些中的每个地址处所存储的当前数据或当前信息与一个 或多个所定义的值中的全部或部分相同或匹配，则DMA控制电路110利用数 据值222来替换相应地址处的当前数据或信息。在一些实施例中，如果地址212、 214A-214n中的至少一些中的每个地址处所存储的当前数据或当前信息不同于 一个或多个所定义的值中的全部或部分，则DMA控制电路110利用数据值222来替换相应地址处的当前数据或信息。
虽然未在图2中描绘，但是在实施例中，DMA广播指令140并不包括存 储器电路130中地址的列表，而是可替代地包括包含表示存储器电路130中的 基址的信息和表示距基址的偏离值的数据的字段，结合表示存储器电路130中 用于存储数据值222的地址的数量或计数的数据，该字段可由DMA控制电路 110使用以确定存储器130中用于存储数据值222的每个连续的地址。
图3是根据本文中所描述的至少一个实施例的示例DMA数组广播指令 150的示意图。在图3中所描绘的实施例中，DMA数组广播指令150包括第 一字段，该第一字段包含表示基址212的信息210。另外，第一字段可包含表 示一个或多个物理存储器地址214A-214n的列表的数据。DMA数组广播指令 150包括第二字段310，该第二字段310包含表示存储器电路中的数据数组的 基址的信息312和表示数据数组的尺寸的信息314。DMA数组广播指令150包括第三字段310，该第三字段310包含表示存储器电路130中用于存储数据 数组310的地址的数量或计数的信息230。DMA数组广播指令150包括第四 字段320，该第四字段320包含表示要复制到存储器电路130中的目的地地址 中的每个目的地地址的数据数组310中所包括的项的数量或计数的信息322。 当DMA数组广播指令结束时，地址212和214A-214n各自包含广播数组数据 值310。
在实施例中，DMA数组广播指令可附加地包括DMA_Type字段，该 DMA_Type字段包含指示在存储器电路130的目的地地址212和214A-214n 处所请求的逐元素的操作的信息和/或数据。
虽然未在图3中描绘，但是在实施例中，DMA数组广播指令150并不包 括存储器电路130中的地址的列表，而是可替代地包括DMA广播修饰符字段 中的指示基址加基址偏移格式DMA数组广播指令150的信息和/或数据。在此 类实例中，DMA数组广播指令中的第一字段可包括表示存储器电路130中的 基址的信息和/或数据以及表示距基址的偏移值的信息和/或数据，结合表示存 储器电路130中用于存储数组数据值310的地址的数量或计数的数据230，这 些信息和/或数据可由DMA控制电路110使用以确定存储器电路130中用于存 储数组数据值310的每个连续的地址。
图4是根据本文中所描述的至少一个实施例的示例DMA约简广播指令 160的示意图。在图4中所描绘的实施例中，DMA约简广播指令160包括第 一字段，该第一字段包含表示包含约简操作中所使用的数据的基址212的信息 210。另外，第一字段可包含表示包含约简操作中所使用的数据的一个或多个 物理存储器地址214A-214n的列表的数据。DMA数组约简指令160包括第二 字段410，该第二字段410包含表示存储器电路130中用于接收来自约简操作 的结果数据的地址的信息412。DMA数组约简指令160包括第三字段310，该 第三字段310包含表示存储器电路130中用于向约简操作提供数据的地址的数 量或计数的信息230。DMA数组约简指令160包括DMA_Type字段，该 DMA_Type字段包含指示用于使用从地址212和214A-214n检取的数据来执行 的操作的类型的信息和/或数据。在DMA数组约简指令结束时，地址412包含 表示由DMA数组约简操作生成的结果的数据。
虽然未在图4中描绘，但是在实施例中，DMA数组约简指令160并不包 括存储器电路130中的地址的列表，而是可替代地包括指示基址加基址偏移格 式的信息和/或数据以提供数组约简操作中所包括的数据的地址。在此类实例中， DMA数组约简指令160中的第一字段可包括表示存储器电路130中的基址的 信息和/或数据以及表示距基址的偏移值的信息和/或数据，这些信息和/或数据 由DMA控制电路110使用，以确定存储器电路130中的每个连续的地址，从 该连续的地址检取数组约简操作中使用的数据。
DMA广播指令140、DMA数组广播指令150、以及DMA数组约简指令 160中的每一者可包括DMA_Type字段，该DMA_Type字段包含与执行的广 播或约简操作的操作相关联的信息和/或数据。虽然DMA_Type字段可具有任 何长度，但是在至少一些实施例中，DMA_Type可包括15位的字段。在至少 一个实施例中，DMA_Type字段包括下列信息和/或数据：
尺寸 功能
1位 基址+偏移地址格式指示符
1位 紧缩/非紧缩数据
1位 偏移指针尺寸(32位/64位)
1位 偏移指针类型(有符号/无符号)
1位 从源补充传入值
1位 补充现有值
4位 约简操作编码
2位 操作数类型(整数、浮点、无符号)
3位 用于在目的地地址处执行的操作数
表1.DMA_Type字段组成部分
图5是根据本文中所描述的至少一个实施例的说明性的基于处理器的电 子设备500的示意图，该基于处理器的电子设备500包括处理器电路120和 DMA控制电路110，该处理器电路120诸如，中央处理单元(CPU)或多芯片 模块(MCM)。基于处理器的设备500可附加地包括图形处理单元(GPU) 电路512。基于处理器的设备500可附加地包括以下各项中的一项或多项：无 线输入/输出(I/O)接口520、有线I/O接口530、系统存储器540、功率管理 电路550、非瞬态存储设备560、以及网络接口570，该网络接口570用于经由 一个或多个网络580将基于处理器的设备500通信地耦合至一个或多个外部设 备(例如，基于云的服务器)590。下列讨论提供对形成说明性的基于处理器 的设备500的组件的简洁、一般的描述。示例性非限制性基于处理器的设备500 可包括但不限于：自主机动车辆、半自主机动车辆、手动控制的机动车辆、智 能电话、可穿戴计算机、便携式计算设备、手持式计算设备、台式计算设备、 刀片服务器设备、工作站、和类似物。
相关领域的技术人员将领会，所图示的实施例以及其他实施例可利用其他 基于处理器的设备配置来实施，这些基于处理器的设备配置包括便携式电子设 备或手持式电子设备，例如，智能电话、便携式计算机、可穿戴计算机、消费 电子产品，个人计算机(“PC”)、网络PC、小型计算机、服务器刀片、大型 计算机，等等。处理器电路120可包括任何数量的硬连线或可配置电路，其中 的一些或全部可包括部分或完全地设置在能够执行机器可读指令的PC、服务 器或其他计算系统中的电子组件、半导体器件和/或逻辑元件的可编程和/或可 配置组合。
基于处理器的设备500包括总线或类似的通信链路516，该总线或类似的 通信链路516可通信地耦合在各种系统组件之间，并且促进各种系统组件之间 的信息和/或数据的交换，各种系统组件包括处理器电路120、图形处理器电路 512、一个或多个无线I/O接口520、一个或多个有线I/O接口530、系统存储 器540、一个或多个存储设备560、和/或网络接口电路570。基于处理器的设 备500在本文中能以单数形式引用，但是这不旨在将实施例限于单个基于处理 器的设备500，因为在某些实施例中，可存在合并、包括、或包含任何数量的 可通信地耦合的、并置的、或远程联网的电路或设备的多于一个基于处理器的 设备500。
处理器电路120可包括能够执行机器可读指令集的任何数量、类型的当前 可用的或未来开发的设备或这些设备的任何组合。处理器电路150可包括但不 限于任何当前的或未来开发的单核或多核处理器或微处理器，诸如：一个或多 个芯片上系统(SOC)；中央处理单元(CPU)；数字信号处理器(DSP)； 图形处理单元(GPU)；专用集成电路(ASIC)；可编程逻辑单元；线程可编 程门阵列(FPGA)等等。除非另有描述，否则图5中所示的各框的构造和操作是常规设计的构造和操作。因此，此类框不需要在本文中进一步详细地描述， 因为相关领域的技术人员将会理解这些框。将基于处理器的设备500的组件中 的至少一些组件互连起来的总线516可采用任何当前可用的或未来开发的串行 或并行总线结构或架构。
系统存储器130可包括只读存储器(“ROM”)542和随机存取存储器 (“RAM”)546。ROM 542的部分可用于存储或以其他方式保留基本输入/ 输出系统(“BIOS”)544。BIOS 544例如通过使处理器电路120加载和/或执行 一个或多个机器可读指令集514来向基于处理器的设备500提供基本功能。在 实施例中，一个或多个机器可读指令集514中的至少一些使处理器电路120的 至少部分提供、创建、产生、转变、和/或充当专用的、特定的、以及具体的机 器。
基于处理器的设备500可包括至少一个无线输入/输出(I/O)接口520。 至少一个无线I/O接口520可以可通信地耦合至一个或多个物理输出设备522 (触觉设备、视频显示器、音频输出设备、硬副本输出设备等)。至少一个无 线I/O接口520可以可通信地耦合至一个或多个物理输入设备524(指点设备、 触摸屏、键盘、触觉设备等)。至少一个无线I/O接口520可包括任何当前可 用的或未来开发的无线I/O接口。示例无线I/O接口包括但不限于：
Figure BDA0002402931830000151
近 场通信(NFC)、和类似物。
基于处理器的设备500可包括一个或多个有线输入/输出(I/O)接口530。 至少一个有线I/O接口530可以可通信地耦合至一个或多个物理输出设备522 (触觉设备、视频显示器、音频输出设备、硬副本输出设备等)。至少一个有 线I/O接口530可以可通信地耦合至一个或多个物理输入设备524(指点设备、 触摸屏、键盘、触觉设备等)。有线I/O接口530可包括任何当前可用的或未 来开发的I/O接口。示例有线I/O接口包括但不限于：通用串行总线(USB)、 IEEE 1394(“火线”)、和类似物。
基于处理器的设备500可包括一个或多个可通信地耦合的非瞬态数据存 储设备560。数据存储设备560可包括一个或多个硬盘驱动器(HDD)和/或一 个或多个固态存储设备(SSD)。一个或多个数据存储设备560可包括任何当 前或未来开发的非瞬态存储装置、网络存储设备、和/或系统。此类数据存储设 备560的非限制性示例可包括但不限于任何当前或未来开发的非瞬态存储装置 或设备，诸如，一个或多个磁存储设备、一个或多个光存储设备、一个或多个 电阻存储设备、一个或多个分子存储设备、一个或多个量子存储设备或其各种 组合。在一些实现方式中，一个或多个数据存储设备560可包括一个或多个可 移除存储设备，诸如，能够可通信地耦合至基于处理器的设备500并从基于处 理器的设备500解耦的一个或多个闪存驱动器、闪存存储器、闪存存储单元、 或类似装置或设备。
一个或多个数据存储设备560可包括将相应的存储设备或系统可通信地 耦合至总线516的接口或控制器(未示出)。一个或多个数据存储设备560可 存储、保留或以其他方式包含对于处理器电路120和/或图形处理器电路512 和/或在处理器电路120和/或图形处理器电路512上执行的或由处理器电路120 和/或图形处理器电路512执行的一个或多个应用有用的机器可读指令集、数据 结构、程序模块、数据存储、数据库、逻辑结构和/或其他数据。在一些实例中， 一个或多个数据存储设备560可例如经由总线516、或经由一个或多个有线通 信接口530(例如，通用串行总线或USB)、一个或多个无线通信接口520(例 如，
Figure BDA0002402931830000161
近场通信或NFC)、和/或一个或多个网络接口570(IEEE 802.3 或以太网、IEEE802.11或
Figure BDA0002402931830000162
等)而可通信地耦合至处理器电路120。
机器可读指令集514和其他程序、应用、逻辑集合/或模块可整体或部分 地存储在系统存储器130中。此类指令集514可整体或部分地从一个或多个数 据存储设备560传输。指令集514在由处理器电路120和/或图形处理器电路 512执行期间可整体或部分地被加载、被存储、或以其他方式被保留在系统存 储器130中。
基于处理器的设备500可包括功率管理电路550，该功率管理电路550控 制能量储存设备552的一个或多个操作方面。在实施例中，能量储存设备552 可包括一个或多个主(即，非可重新充电的)电池或辅助(即，可重新充电的) 电池或类似的能量储存设备。在实施例中，能量储存设备552可包括一个或多 个超级电容器或超超级电容器。在实施例中，功率管理电路550可改变、调整 或控制从外部功率源554到能量储存设备552和/或到基于处理器的设备500 的能量流。功率源554可包括但不限于太阳能电力系统、商用电网、便携式发 电机、外部能量储存设备、或其任何组合。
为方便起见，处理器电路120、GPU电路512、无线I/O接口520、有线 I/O接口530、系统存储器电路130、功率管理电路550、存储设备560和网络 接口570被图示为经由总线516通信地彼此耦合，由此提供以上所描述的组件 之间的连接性。在替代实施例中，以上所描述的组件能以与图5中所图示的方 式不同的方式通信地耦合。例如，以上所描述的组件中的一个或多个组件可直 接耦合至其他组件，或者可经由一个或多个中间组件(未示出)彼此耦合。在 另一示例中，以上所描述的组件中的一个或多个组件可被集成到处理器电路120和/或图形处理器电路512中。在一些实施例中，可省略总线516的全部或 部分，并且使用合适的有线或无线连接直接将组件彼此耦合。
图6是根据本文中所描述的至少一个实施例的用于将诸如单独的值或值 的数组之类的数据广播至存储器电路130内的多个存储器地址的说明性数据广 播方法600的高级逻辑流程图。在实施例中，由DMA控制电路执行的ISA包 括广播指令，该广播指令使得DMA控制电路110能够以对处理器电路120最 小的影响将诸如单个数据值或数据值的数组之类的值从存储器电路130中的源 地址传输至存储器电路130中的多个地址中的每个地址。方法600开始于602。
在604处，DMA控制电路获得存储器电路130中的一个或多个目的地地 址以复制或以其他方式传输数据。在实施例中，多个目的地地址包括包含存储 器电路130中的基址212和多个其他地址214A-214n的列表。在其他实施例中， 多个目的地地址包括基址212和用于获得存储器电路130中的每个剩余的目的 地地址的偏移值(例如，基址、基址+(1*偏移值)、基址+(2*偏移值)、…、 基址+(n*偏移值))。
在一些实施例中，指针将DMA控制电路110指引到存储器130中存储或 以其他方式保留用于广播至多个目的地地址212和214A-214n的单个数据值的 地址。在其他实施例中，指针将DMA控制电路110指引到存储器130中存储 或以其他方式保留用于广播至多个目的地地址212和214A-214n的数据值的数 组的地址。
在606处，DMA控制电路110判定是否针对多个目的地地址212和 214A-214n中的每个目的地地址执行数据比较/覆写指令。如果DMA控制电路 110不执行数据比较/覆写指令，则方法600在608处继续，否则，方法在610 处继续。
在608处，DMA控制电路110覆写或以其他方式替换相应的目的地地址 处的数据，并且方法600在616处继续。
在610处，DMA控制电路110执行比较/覆写指令，其中，DMA控制电 路110将相应目的地地址处的当前值与一个或多个所定义的值进行比较。取决 于比较操作的结果，DMA控制电路110自主地并且选择性地准许相应的目的 地地址处的当前值保持不变或者以来自源地址的值来替换相应目的地地址处 的当前值。
在实施例中，如果相应的目的地地址处的当前值与一个或多个所定义的值 中的至少部分匹配或相同，则DMA控制电路110以广播值来替换相应的目的 地地址处的当前值。在其他实施例中，如果相应的目的地地址处的当前值不同 于一个或多个所定义的值中的至少部分，则DMA控制电路以广播值来替换相 应的目的地地址处的当前值。
在612处，如果在610处执行的比较指示DMA控制电路110应当以广播 数据值来替换相应的目的地地址处的当前值，则方法在608处继续。如果在610 处执行的比较指示DMA控制电路110不应当以广播数据值来替换相应的目的 地地址处的当前值，则方法在614处继续。
在614处，响应于相应的地址处的当前数据不应当被覆写或以其他方式被 替换的判定，DMA控制电路110中止对相应的目的地地址处的当前数据的替 换。
在616处，DMA控制电路110判定是否存在用于接收广播数据的附加目 的地地址。响应于附加目的地地址应当接收广播数据的判定，方法600返回至 604。响应于没有附加目的地地址应当接收广播数据的判定，方法600在618 处结束。
图7是根据本文中所描述的至少一个实施例的说明性数组约简方法700 的高级逻辑流程图，该方法700包括在使用数据执行一个或多个操作之前从多 个物理地址收集数据。在实施例中，DMA控制电路110可执行用于将包含多 个数据值(例如，单个数据值或数据值的数组)的数组组合或约简为包含较少 的数据值的结果的一个或多个操作(例如，一个或多个数学操作)。方法700 开始于702。
在704处，DMA控制电路110获得表示存储器电路130中存储或以其他 方式包含源数据值的多个源数据地址中的每个源数据地址的信息和/或数据。
在706处，DMA控制电路110获得表示存储器电路130中、用于接收对 从704处所标识的地址收集的输入数据执行一个或多个操作的结果输出的一个 或多个目的地地址的信息和/或数据。
在708处，DMA控制电路110获得704处所标识的源数据地址中的每个 源数据地址处所存储或以其他方式保留的源数据值。
在710处，DMA控制电路110使用在708处获得的源数据值来执行一个 或多个操作。
在712处，DMA控制电路110将710处所生成的一个或多个输出数据值 存储或以其他方式保留在706处所标识的一个或多个目的地地址中。方法700 在714处结束。
以下附图详述用于实现上文的实施例的示例性架构和系统。在一些实施例 中，上文所描述的一个或多个硬件组件和/或指令如下文所详述地被仿真，或被 实现为软件模块。
以上详述的(多条)指令的实施例可按“通用向量友好指令格式”来实现， 其在下文详述。在其他实施例中，不利用此类格式，并且使用另一指令格式， 然而，下文对于写掩码寄存器、各种数据变换(混合、广播等)、寻址等的描 述一般适用于上文对(多条)指令的实施例的描述。此外，在下文中详细描述 示例性系统、架构和流水线。上文中(多条)指令的实施例可在此类系统、架 构和流水线上执行，但是不限于详细描述的那些系统、架构和流水线。
指令集可包括一种或多种指令格式。给定的指令格式可定义各种字段(例 如，位的数量、位的位置)以指定将要执行的操作(例如，操作码)以及将对 其执行该操作的(多个)操作数和/或(多个)其他数据字段(例如，掩码)， 等等。通过指令模板(或子格式)的定义来进一步分解一些指令格式。例如， 可将给定指令格式的指令模板定义为具有该指令格式的字段(所包括的字段通 常按照相同顺序，但是至少一些字段具有不同的位的位置，因为较少的字段被 包括)的不同子集，和/或定义为具有以不同方式进行解释的给定字段。由此， ISA的每一条指令使用给定的指令格式(并且如果经定义，则按照该指令格式 的指令模板中的给定的一个指令模板)来表达，并包括用于指定操作和操作数 的字段。例如，示例性ADD(加法)指令具有特定的操作码和指令格式，该 特定的指令格式包括用于指定该操作码的操作码字段和用于选择操作数(源1/ 目的地以及源2)的操作数字段；并且该ADD指令在指令流中出现将使得在 操作数字段中具有选择特定操作数的特定的内容。已经推出和/或发布了被称为 高级向量扩展(AVX)(AVX1和AVX2)和利用向量扩展(VEX)编码方案 的SIMD扩展集(参见例如2014年9月的
Figure BDA0002402931830000191
64和IA-32架构软件开发 者手册；并且参见2014年10月的
Figure BDA0002402931830000192
高级向量扩展编程参考)。
示例性指令格式
本文中所描述的(多条)指令的实施例能以不同的格式体现。另外，在下 文中详述示例性系统、架构和流水线。(多条)指令的实施例可在此类系统、 架构和流水线上执行，但是不限于详述的那些系统、架构和流水线。
通用向量友好指令格式
向量友好指令格式是适于向量指令(例如，存在专用于向量操作的特定字 段)的指令格式。尽管描述了其中通过向量友好指令格式支持向量和标量操作 两者的实施例，但是替代实施例仅使用通过向量友好指令格式的向量操作。
图8A和图8B是图示根据本发明的实施例的通用向量友好指令格式及其 指令模板的框图。图8A是图示根据本发明的实施例的通用向量友好指令格式 及其A类指令模板的框图；而图8B是图示根据本发明的实施例的通用向量友 好指令格式及其B类指令模板的框图。具体地，针对通用向量友好指令格式 800定义A类和B类指令模板，这两者都包括无存储器访问805的指令模板和 存储器访问820的指令模板。在向量友好指令格式的上下文中的术语“通用”是 指不束缚于任何特定指令集的指令格式。
尽管将描述其中向量友好指令格式支持以下情况的本发明的实施例：64 字节向量操作数长度(或尺寸)与32位(4字节)或64位(8字节)数据元 素宽度(或尺寸)(并且由此，64字节向量由16个双字尺寸的元素组成，或 者替代地由8个四字尺寸的元素组成)；64字节向量操作数长度(或尺寸)与 16位(2字节)或8位(1字节)数据元素宽度(或尺寸)；32字节向量操作 数长度(或尺寸)与32位(4字节)、64位(8字节)、16位(2字节)或8 位(1字节)数据元素宽度(或尺寸)；以及16字节向量操作数长度(或尺寸) 与32位(4字节)、64位(8字节)、16位(2字节)、或8位(1字节)数 据元素宽度(或尺寸)；但是替代实施例可支持更大、更小和/或不同的向量操 作数尺寸(例如，256字节向量操作数)与更大、更小或不同的数据元素宽度 (例如，128位(16字节)数据元素宽度)。
图8A中的A类指令模板包括：1)在无存储器访问805的指令模板内，示 出无存储器访问的完全舍入控制型操作810的指令模板、以及无存储器访问的 数据变换型操作815的指令模板；以及2)在存储器访问820的指令模板内，示 出存储器访问的时效性825的指令模板和存储器访问的非时效性830的指令模 板。图8B中的B类指令模板包括：1)在无存储器访问805的指令模板内，示 出无存储器访问的写掩码控制的部分舍入控制型操作812的指令模板以及无存 储器访问的写掩码控制的vsize型操作817的指令模板；以及2)在存储器访问 820的指令模板内，示出存储器访问的写掩码控制827的指令模板。
通用向量友好指令格式800包括以下列出的按照在图8A和图8B中图示 的顺序的如下字段。
格式字段840——该字段中的特定值(指令格式标识符值)唯一地标识向 量友好指令格式，并且由此标识指令在指令流中以向量友好指令格式出现。由 此，该字段对于仅具有通用向量友好指令格式的指令集是不需要的，在这个意 义上该字段是任选的。
基础操作字段842——其内容区分不同的基础操作。
寄存器索引字段844——其内容直接或者通过地址生成来指定源或目的地 操作数在寄存器中或者在存储器中的位置。这些字段包括足够数量的位以从 PxQ(例如，32x512、16x128、32x1024、64x1024)寄存器堆中选择N个寄存 器。尽管在一个实施例中N可多达三个源寄存器和一个目的地寄存器，但是替 代实施例可支持更多或更少的源和目的地寄存器(例如，可支持多达两个源， 其中这些源中的一个源还用作目的地；可支持多达三个源，其中这些源中的一 个源还用作目的地；可支持多达两个源和一个目的地)。
修饰符(modifier)字段846——其内容将指定存储器访问的以通用向量指 令格式出现的指令与不指定存储器访问的以通用向量指令格式出现的指令区 分开；即在无存储器访问805的指令模板与存储器访问820的指令模板之间进 行区分。存储器访问操作读取和/或写入到存储器层次(在一些情况下，使用寄 存器中的值来指定源和/或目的地地址)，而非存储器访问操作不这样(例如， 源和/或目的地是寄存器)。尽管在一个实施例中，该字段还在三种不同的方式 之间选择以执行存储器地址计算，但是替代实施例可支持更多、更少或不同的 方式来执行存储器地址计算。
扩充操作字段850——其内容区分除基础操作以外还要执行各种不同操作 中的哪一个操作。该字段是针对上下文的。在本发明的一个实施例中，该字段 被分成类字段868、α字段852和β字段854。扩充操作字段850允许在单条指 令而非2条、3条或4条指令中执行多组共同的操作。
比例字段860——其内容允许用于存储器地址生成(例如，用于使用(2比例*索引+基址)的地址生成)的索引字段的内容的按比例缩放。
位移字段862A——其内容用作存储器地址生成的一部分(例如，用于使 用(2比例*索引+基址+位移)的地址生成)。
位移因数字段862B(注意，位移字段862A直接在位移因数字段862B上 的并置指示使用一个或另一个)——其内容用作地址生成的一部分；它指定将 按比例缩放存储器访问的尺寸(N)的位移因数——其中N是存储器访问中的 字节数量(例如，用于使用(2比例*索引+基址+按比例缩放的位移)的地址生 成)。忽略冗余的低阶位，并且因此将位移因数字段的内容乘以存储器操作数 总尺寸(N)以生成将在计算有效地址中使用的最终位移。N的值由处理器硬 件在运行时基于完整操作码字段874(稍后在本文中描述)和数据操纵字段 854C确定。位移字段862A和位移因数字段862B不用于无存储器访问805的 指令模板和/或不同的实施例可实现这两者中的仅一个或不实现这两者中的任 一个，在这个意义上，位移字段862A和位移因数字段862B是任选的。
数据元素宽度字段864——其内容区分将使用多个数据元素宽度中的哪一 个(在一些实施例中用于所有指令；在其他实施例中只用于指令中的一些指令)。 如果支持仅一个数据元素宽度和/或使用操作码的某一方面来支持数据元素宽 度，则该字段是不需要的，在这个意义上，该字段是任选的。
写掩码字段870——其内容逐数据元素位置地控制目的地向量操作数中的 数据元素位置是否反映基础操作和扩充操作的结果。A类指令模板支持合并- 写掩码，而B类指令模板支持合并-写掩码和归零-写掩码两者。当合并时，向 量掩码允许在执行(由基础操作和扩充操作指定的)任何操作期间保护目的地 中的任何元素集免于更新；在另一实施例中，保持其中对应掩码位具有0的目 的地的每一元素的旧值。相反，当归零时，向量掩码允许在执行(由基础操作 和扩充操作指定的)任何操作期间使目的地中的任何元素集归零；在一个实施 例中，目的地的元素在对应掩码位具有0值时被设为0。该功能的子集是控制正被执行的操作的向量长度的能力(即，从第一个到最后一个正被修改的元素 的跨度)，然而，被修改的元素不一定要是连续的。由此，写掩码字段870允 许部分向量操作，这包括加载、存储、算术、逻辑等。尽管描述了其中写掩码 字段870的内容选择了多个写掩码寄存器中的包含要使用的写掩码的一个写掩 码寄存器(并且由此，写掩码字段870的内容间接地标识要执行的掩码)的本 发明的实施例，但是替代实施例替代地或附加地允许掩码写字段870的内容直 接指定要执行的掩码。
立即数字段872——其内容允许对立即数的指定。该字段在实现不支持立 即数的通用向量友好格式中不存在且在不使用立即数的指令中不存在，在这个 意义上，该字段是任选的。
类字段868——其内容在不同类的指令之间进行区分。参考图8A和图8B， 该字段的内容在A类和B类指令之间进行选择。在图8A和图8B中，圆角方 形用于指示特定的值存在于字段中(例如，在图8A和图8B中分别用于类字 段868的A类868A和B类868B)。
A类指令模板
在A类非存储器访问805的指令模板的情况下，α字段852被解释为其内 容区分要执行不同扩充操作类型中的哪一种(例如，针对无存储器访问的舍入 型操作810和无存储器访问的数据变换型操作815的指令模板分别指定舍入 852A.1和数据变换852A.2)的RS字段852A，而β字段854区分要执行所指 定类型的操作中的哪一种。在无存储器访问805的指令模板中，比例字段860、 位移字段862A和位移比例字段862B不存在。
无存储器访问的指令模板——完全舍入控制型操作
在无存储器访问的完全舍入控制型操作810的指令模板中，β字段854被 解释为其(多个)内容提供静态舍入的舍入控制字段854A。尽管在本发明的 所述实施例中舍入控制字段854A包括抑制所有浮点异常(SAE)字段856和 舍入操作控制字段858，但是替代实施例可支持这两个概念，可将这两个概念 编码为同一字段，或仅具有这些概念/字段中的一个或另一个(例如，可仅具有 舍入操作控制字段858)。
SAE字段856——其内容区分是否禁用异常事件报告；当SAE字段856 的内容指示启用抑制时，给定的指令不报告任何种类的浮点异常标志，并且不 唤起任何浮点异常处置程序。
舍入操作控制字段858——其内容区分要执行一组舍入操作中的哪一个 (例如，向上舍入、向下舍入、向零舍入以及就近舍入)。由此，舍入操作控 制字段858允许逐指令地改变舍入模式。在其中处理器包括用于指定舍入模式 的控制寄存器的本发明的一个实施例中，舍入操作控制字段850的内容覆盖 (override)该寄存器值。
无存储器访问的指令模板－数据变换型操作
在无存储器访问的数据变换型操作815的指令模板中，β字段854被解释 为数据变换字段854B，其内容区分要执行多个数据变换中的哪一个(例如， 无数据变换、混合、广播)。
在A类存储器访问820的指令模板的情况下，α字段852被解释为驱逐提 示字段852B，其内容区分要使用驱逐提示中的哪一个(在图8A中，对于存储 器访问时效性825的指令模板和存储器访问非时效性830的指令模板分别指定 时效性的852B.1和非时效性的852B.2)，而β字段854被解释为数据操纵字 段854C，其内容区分要执行多个数据操纵操作(也称为基元(primitive))中 的哪一个(例如，无操纵、广播、源的向上转换以及目的地的向下转换)。存 储器访问820的指令模板包括比例字段860，并任选地包括位移字段862A或位移比例字段862B。
向量存储器指令使用转换支持来执行来自存储器的向量加载以及向存储 器的向量存储。如同寻常的向量指令，向量存储器指令以数据元素式的方式从 /向存储器传输数据，其中实际被传输的元素由被选为写掩码的向量掩码的内容 规定。
存储器访问的指令模板——时效性的
时效性的数据是可能足够快地被重新使用以从高速缓存操作受益的数据。 然而，这是提示，并且不同的处理器能以不同的方式实现它，包括完全忽略该 提示。
存储器访问的指令模板——非时效性的
非时效性的数据是不太可能足够快地被重新使用以从第一级高速缓存中 的高速缓存操作受益且应当被给予驱逐优先级的数据。然而，这是提示，并且 不同的处理器能以不同的方式实现它，包括完全忽略该提示。
B类指令模板
在B类指令模板的情况下，α字段852被解释为写掩码控制(Z)字段852C， 其内容区分由写掩码字段870控制的写掩码应当是合并还是归零。
在B类非存储器访问805的指令模板的情况下，β字段854的一部分被解 释为RL字段857A，其内容区分要执行不同扩充操作类型中的哪一种(例如， 针对无存储器访问的写掩码控制部分舍入控制类型操作812的指令模板和无存 储器访问的写掩码控制VSIZE型操作817的指令模板分别指定舍入857A.1和 向量长度(VSIZE)857A.2)，而β字段854的其余部分区分要执行所指定类 型的操作中的哪一种。在无存储器访问805的指令模板中，比例字段860、位 移字段862A和位移比例字段862B不存在。
在无存储器访问的写掩码控制部分舍入控制型操作810的指令模板中，β 字段854的其余部分被解释为舍入操作字段859A，并且禁用异常事件报告(给 定的指令不报告任何种类的浮点异常标志，并且不唤起任何浮点异常处置程 序)。
舍入操作控制字段859A——正如舍入操作控制字段858，其内容区分要执 行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入以及就近 舍入)。由此，舍入操作控制字段859A允许逐指令地改变舍入模式。在其中 处理器包括用于指定舍入模式的控制寄存器的本发明的一个实施例中，舍入操 作控制字段850的内容覆盖该寄存器值。
在无存储器访问的写掩码控制VSIZE型操作817的指令模板中，β字段 854的其余部分被解释为向量长度字段859B，其内容区分要执行多个数据向量 长度中的哪一个(例如，128字节、256字节或512字节)。
在B类存储器访问820的指令模板的情况下，β字段854的一部分被解释 为广播字段857B，其内容区分是否要执行广播型数据操纵操作，而β字段854 的其余部分被解释为向量长度字段859B。存储器访问820的指令模板包括比 例字段860，并任选地包括位移字段862A或位移比例字段862B。
针对通用向量友好指令格式800，示出完整操作码字段874包括格式字段 840、基础操作字段842和数据元素宽度字段864。尽管示出了其中完整操作码 字段874包括所有这些字段的一个实施例，但是在不支持所有这些字段的实施 例中，完整操作码字段874包括少于所有的这些字段。完整操作码字段874提 供操作代码(操作码)。
扩充操作字段850、数据元素宽度字段864和写掩码字段870允许逐指令 地以通用向量友好指令格式指定这些特征。
写掩码字段和数据元素宽度字段的组合创建各种类型的指令，因为这些指 令允许基于不同的数据元素宽度应用该掩码。
在A类和B类内出现的各种指令模板在不同的情形下是有益的。在本发 明的一些实施例中，不同处理器或处理器内的不同核可支持仅A类、仅B类、 或者可支持这两类。举例而言，旨在用于通用计算的高性能通用乱序核可仅支 持B类，旨在主要用于图形和/或科学(吞吐量)计算的核可仅支持A类，并 且旨在用于通用计算和图形和/或科学(吞吐量)计算两者的核可支持A类和B 类两者(当然，具有来自这两类的模板和指令的一些混合、但是并非来自这两 类的所有模板和指令的核在本发明的范围内)。同样，单个处理器可包括多个核，这多个核全部都支持相同的类，或者其中不同的核支持不同的类。举例而 言，在具有单独的图形核和通用核的处理器中，图形核中的旨在主要用于图形 和/或科学计算的一个核可仅支持A类，而通用核中的一个或多个可以是具有 旨在用于通用计算的仅支持B类的乱序执行和寄存器重命名的高性能通用核。 不具有单独的图形核的另一处理器可包括既支持A类又支持B类的一个或多 个通用有序或乱序核。当然，在本发明的不同实施例中，来自一类的特征也可 在其他类中实现。将使以高级语言编写的程序成为(例如，及时编译或静态编 译)各种不同的可执行形式，这些可执行形式包括：1)仅具有由用于执行的目 标处理器支持的(多个)类的指令的形式；或者2)具有替代例程并具有控制流 代码的形式，该替代例程使用所有类的指令的不同组合来编写，该控制流代码 选择这些例程以基于由当前正在执行代码的处理器支持的指令来执行。
示例性专用向量友好指令格式
图9A是图示根据本发明的实施例的示例性专用向量友好指令格式的框图。 图9A示出专用向量友好指令格式900，其指定各字段的位置、尺寸、解释和 次序、以及那些字段中的一些字段的值，在这个意义上，该专用向量友好指令 格式900是专用的。专用向量友好指令格式900可用于扩展x86指令集，并且 由此字段中的一些字段与如在现有的x86指令集及其扩展(例如，AVX)中所 使用的那些字段类似或相同。该格式保持与具有扩展的现有x86指令集的前缀 编码字段、实操作码字节字段、MOD R/M字段、SIB字段、位移字段和立即 数字段一致。图示来自图8A-图8B的字段，来自图9A的字段映射到来自图 8A-图8B的字段。
应当理解，虽然出于说明的目的在通用向量友好指令格式800的上下文中 参考专用向量友好指令格式900描述了本发明的实施例，但是本发明不限于专 用向量友好指令格式900，除非另有声明。例如，通用向量友好指令格式800 构想了各种字段的各种可能的尺寸，而专用向量友好指令格式900示出为具有 特定尺寸的字段。作为具体示例，尽管在专用向量友好指令格式900中数据元 素宽度字段864被图示为一位字段，但是本发明不限于此(即，通用向量友好 指令格式800构想数据元素宽度字段864的其他尺寸)。
通用向量友好指令格式800包括以下列出的按照图9A中图示的顺序的如 下字段。
EVEX前缀(字节0-3)902——以四字节形式进行编码。
格式字段840(EVEX字节0，位[7:0])——第一字节(EVEX字节0)是 格式字段840，并且它包含0x62(在本发明的一个实施例中，为用于区分向量 友好指令格式的唯一值)。
第二－第四字节(EVEX字节1-3)包括提供专用能力的多个位字段。
REX字段905(EVEX字节1，位[7-5])——由EVEX.R位字段(EVEX 字节1，位[7]–R)、EVEX.X位字段(EVEX字节1，位[6]–X)以及(857BEX 字节1，位[5]–B)组成。EVEX.R、EVEX.X和EVEX.B位字段提供与对应的 VEX位字段相同的功能，并且使用1补码的形式进行编码，即ZMM0被编码 为1111B，ZMM15被编码为0000B。这些指令的其他字段对如在本领域中已 知的寄存器索引的较低三个位(rrr、xxx和bbb)进行编码，由此可通过对 EVEX.R、EVEX.X和EVEX.B相加来形成Rrrr、Xxxx和Bbbb。
REX’字段810——这是REX’字段810的第一部分，并且是用于对扩展的 32个寄存器集合的较高16个或较低16个寄存器进行编码的EVEX.R’位字段 (EVEX字节1，位[4]–R’)。在本发明的一个实施例中，该位与以下指示的 其他位一起以位反转的格式存储以(在公知x86的32位模式下)与BOUND 指令进行区分，该BOUND指令的实操作码字节是62，但是在MODR/M字段 (在下文中描述)中不接受MOD字段中的值11；本发明的替代实施例不以反 转的格式存储该指示的位以及以下其他指示的位。值1用于对较低16个寄存 器进行编码。换句话说，通过组合EVEX.R’、EVEX.R以及来自其他字段的其 他RRR来形成R’Rrrr。
操作码映射字段915(EVEX字节1，位[3:0]–mmmm)——其内容对隐含 的前导操作码字节(0F、0F 38或0F 3)进行编码。
数据元素宽度字段864(EVEX字节2，位[7]–W)——由记号EVEX.W表 示。EVEX.W用于定义数据类型(32位数据元素或64位数据元素)的粒度(尺 寸)。
EVEX.vvvv 920(EVEX字节2，位[6:3]-vvvv)——EVEX.vvvv的作用可 包括如下：1)EVEX.vvvv对以反转(1补码)形式指定的第一源寄存器操作数 进行编码，并且对具有两个或更多个源操作数的指令有效；2)EVEX.vvvv对针 对特定向量位移以1补码的形式指定的目的地寄存器操作数进行编码；或者3) EVEX.vvvv不对任何操作数进行编码，该字段被预留，并且应当包含1111b。 由此，EVEX.vvvv字段920对以反转(1补码)的形式存储的第一源寄存器指 定符的4个低阶位进行编码。取决于该指令，额外不同的EVEX位字段用于将 指定符尺寸扩展到32个寄存器。
EVEX.U 868类字段(EVEX字节2，位[2]-U)——如果EVEX.U＝0，则 它指示A类或EVEX.U0；如果EVEX.U＝1，则它指示B类或EVEX.U1。
前缀编码字段925(EVEX字节2，位[1:0]-pp)——提供了用于基础操作 字段的附加位。除了对以EVEX前缀格式的传统SSE指令提供支持以外，这 也具有压缩SIMD前缀的益处(EVEX前缀仅需要2位，而不是需要字节来表 达SIMD前缀)。在一个实施例中，为了支持使用以传统格式和以EVEX前缀 格式两者的SIMD前缀(66H、F2H、F3H)的传统SSE指令，将这些传统SIMD 前缀编码成SIMD前缀编码字段；并且在运行时在被提供给解码器的PLA之 前被扩展成传统SIMD前缀(因此，在无需修改的情况下，PLA既可执行传统 格式的这些传统指令又可执行EVEX格式的这些传统指令)。虽然较新的指令 可将EVEX前缀编码字段的内容直接用作操作码扩展，但是为了一致性，特定 实施例以类似的方式扩展，但允许由这些传统SIMD前缀指定的不同含义。替 代实施例可重新设计PLA以支持2位SIMD前缀编码，并且由此不需要扩展。
α字段852(EVEX字节3，位[7]–EH，也称为EVEX.EH、EVEX.rs、EVEX.RL、 EVEX.写掩码控制、以及EVEX.N；也以α图示)——如先前所述，该字段是 针对上下文的。
β字段854(EVEX字节3，位[6:4]-SSS，也称为EVEX.s2-0、EVEX.r2-0、 EVEX.rr1、EVEX.LL0、EVEX.LLB，还以βββ图示)——如前所述，此字段 是针对上下文的。
REX’字段810——这是REX’字段的其余部分，并且是可用于对扩展的32 个寄存器集合的较高16个或较低16个寄存器进行编码的EVEX.V’位字段 (EVEX字节3，位[3]–V’)。该位以位反转的格式存储。值1用于对较低16 个寄存器进行编码。换句话说，通过组合EVEX.V’、EVEX.vvvv来形成V’VVVV。
写掩码字段870(EVEX字节3，位[2:0]-kkk)——其内容指定写掩码寄存 器中的寄存器的索引，如先前所述。在本发明的一个实施例中，特定值EVEX.kkk＝000具有暗示没有写掩码用于特定指令的特殊行为(这能以各种方 式实现，包括使用硬连线到所有对象的写掩码或绕过掩码硬件的硬件来实现)。
实操作码字段930(字节4)还被称为操作码字节。操作码的一部分在该 字段中被指定。
MOD R/M字段940(字节5)包括MOD字段942、Reg字段944和R/M 字段946。如先前所述的，MOD字段942的内容将存储器访问操作和非存储 器访问操作区分开。Reg字段944的作用可被归结为两种情形：对目的地寄存 器操作数或源寄存器操作数进行编码；或者被视为操作码扩展，并且不用于对 任何指令操作数进行编码。R/M字段946的作用可包括如下：对引用存储器地 址的指令操作数进行编码；或者对目的地寄存器操作数或源寄存器操作数进行 编码。
比例、索引、基址(SIB)字节(字节6)——如先前所述的，比例字段 850的内容用于存储器地址生成。SIB.xxx 954和SIB.bbb 956——先前已经针 对寄存器索引Xxxx和Bbbb提及了这些字段的内容。
位移字段862A(字节7-10)——当MOD字段942包含10时，字节7-10 是位移字段862A，并且它与传统32位位移(disp32)一样地工作，并且以字 节粒度工作。
位移因数字段862B(字节7)——当MOD字段942包含01时，字节7 是位移因数字段862B。该字段的位置与以字节粒度工作的传统x86指令集8 位位移(disp8)的位置相同。由于disp8是符号扩展的，因此它仅能在-128和 127字节偏移之间寻址；在64字节高速缓存行的方面，disp8使用可被设为仅 四个真正有用的值-128、-64、0和64的8位；由于常常需要更大的范围，所 以使用disp32；然而，disp32需要4个字节。与disp8和disp32对比，位移因 数字段862B是disp8的重新解释；当使用位移因数字段862B时，通过将位移 因数字段的内容乘以存储器操作数访问的尺寸(N)来确定实际位移。该类型 的位移被称为disp8*N。这减小了平均指令长度(单个字节用于位移，但具有 大得多的范围)。此类经压缩的位移基于有效位移是存储器访问的粒度的倍数 的假设，并且由此地址偏移的冗余低阶位不需要被编码。换句话说，位移因数 字段862B替代传统x86指令集8位位移。由此，位移因数字段862B以与x86 指令集8位位移相同的方式被编码(因此，在ModRM/SIB编码规则中没有变 化)，唯一的不同在于，将disp8超载至disp8*N。换句话说，在编码规则或 编码长度方面没有变化，而仅在有硬件对位移值的解释方面有变化(这需要将 位移按比例缩放存储器操作数的尺寸以获得字节式地址偏移)。立即数字段872 如先前所述地操作。
完整操作码字段
图9B是图示根据本发明的一个实施例的构成完整操作码字段874的具有 专用向量友好指令格式900的字段的框图。具体地，完整操作码字段874包括 格式字段840、基础操作字段842和数据元素宽度(W)字段864。基础操作 字段842包括前缀编码字段925、操作码映射字段915和实操作码字段930。
寄存器索引字段
图9C是图示根据本发明的一个实施例的构成寄存器索引字段844的具有 专用向量友好指令格式900的字段的框图。具体地，寄存器索引字段844包括 REX字段905、REX’字段910、MODR/M.reg字段944、MODR/M.r/m字段946、 VVVV字段920、xxx字段954和bbb字段956。
扩充操作字段
图9D是图示根据本发明的一个实施例的构成扩充操作字段850的具有专 用向量友好指令格式900的字段的框图。当类(U)字段868包含0时，它表 明EVEX.U0(A类868A)；当它包含1时，它表明EVEX.U1(B类868B)。 当U＝0且MOD字段942包含11(表明无存储器访问操作)时，α字段852(EVEX 字节3，位[7]–EH)被解释为rs字段852A。当rs字段852A包含1(舍入852A.1) 时，β字段854(EVEX字节3，位[6:4]–SSS)被解释为舍入控制字段854A。 舍入控制字段854A包括一位SAE字段856和两位舍入操作字段858。当rs字 段852A包含0(数据变换852A.2)时，β字段854(EVEX字节3，位[6:4]–SSS) 被解释为三位数据变换字段854B。当U＝0且MOD字段942包含00、01或10 (表明存储器访问操作)时，α字段852(EVEX字节3，位[7]–EH)被解释为 驱逐提示(EH)字段852B，并且β字段854(EVEX字节3，位[6:4]–SSS)被 解释为三位数据操纵字段854C。
当U＝1时，α字段852(EVEX字节3，位[7]–EH)被解释为写掩码控制 (Z)字段852C。当U＝1且MOD字段942包含11(表明无存储器访问操作) 时，β字段854的一部分(EVEX字节3，位[4]–S0)被解释为RL字段857A； 当它包含1(舍入857A.1)时，β字段854的其余部分(EVEX字节3，位[6-5]–S2-1) 被解释为舍入操作字段859A，而当RL字段857A包含0(VSIZE 857.A2)时， β字段854的其余部分(EVEX字节3，位[6-5]-S2-1)被解释为向量长度字段 859B(EVEX字节3，位[6-5]–L1-0)。当U＝1且MOD字段942包含00、01 或10(表明存储器访问操作)时，β字段854(EVEX字节3，位[6:4]–SSS) 被解释为向量长度字段859B(EVEX字节3，位[6-5]–L1-0)和广播字段857B (EVEX字节3，位[4]–B)。
示例性寄存器架构
图10是根据本发明的一个实施例的寄存器架构1000的框图。在所图示的 实施例中，有32个512位宽的向量寄存器1010；这些寄存器被引用为zmm0 到zmm31。较低的16个zmm寄存器的较低阶256个位覆盖(overlay)在寄 存器ymm0-16上。较低的16个zmm寄存器的较低阶128个位(ymm寄存器 的较低阶128个位)覆盖在寄存器xmm0-10上。专用向量友好指令格式900 对这些被覆盖的寄存器堆操作，如在以下表格中所图示。
Figure BDA0002402931830000331
换句话说，向量长度字段859B在最大长度与一个或多个其他较短长度之 间进行选择，其中每一个此类较短长度是前一长度的一半，并且不具有向量长 度字段859B的指令模板在最大向量长度上操作。此外，在一个实施例中，专 用向量友好指令格式900的B类指令模板对紧缩或标量单/双精度浮点数据以 及紧缩或标量整数数据操作。标量操作是对zmm/ymm/xmm寄存器中的最低阶 数据元素位置执行的操作；取决于实施例，较高阶数据元素位置要么保持与在 指令之前相同，要么归零。
写掩码寄存器1015——在所图示的实施例中，存在8个写掩码寄存器(k0 至k7)，每一写掩码寄存器的尺寸是64位。在替代实施例中，写掩码寄存器 1015的尺寸是16位。如先前所述，在本发明的一个实施例中，向量掩码寄存 器k0无法用作写掩码；当将正常指示k0的编码用作写掩码时，它选择硬连线 的写掩码0xFFFF，从而有效地禁止写掩码用于那条指令。
通用寄存器1025——在所示出的实施例中，有十六个64位通用寄存器， 这些寄存器与现有的x86寻址模式一起使用以对存储器操作数寻址。这些寄存 器通过名称RAX、RBX、RCX、RDX、RBP、RSI、RDI、RSP以及R8到R15 来引用。
标量浮点栈寄存器堆(x87栈)1045，在其上面重叠了MMX紧缩整数平 坦寄存器堆1050——在所图示的实施例中，x87栈是用于使用x87指令集扩展 来对32/64/80位浮点数据执行标量浮点操作的八元素栈；而使用MMX寄存器 来对64位紧缩整数数据执行操作，以及为在MMX与XMM寄存器之间执行 的一些操作保存操作数。
本发明的替代实施例可以使用更宽的或更窄的寄存器。另外，本发明的替 代实施例可以使用更多、更少或不同的寄存器堆和寄存器。
示例性核架构、处理器和计算机架构
处理器核能以不同方式、出于不同的目的、在不同的处理器中实现。例如， 此类核的实现可以包括：1)旨在用于通用计算的通用有序核；2)旨在用于通 用计算的高性能通用乱序核；3)旨在主要用于图形和/或科学(吞吐量)计算 的专用核。不同处理器的实现可包括：1)CPU，其包括旨在用于通用计算的 一个或多个通用有序核和/或旨在用于通用计算的一个或多个通用乱序核；以及 2)协处理器，其包括旨在主要用于图形和/或科学(吞吐量)的一个或多个专 用核。此类不同的处理器导致不同的计算机系统架构，这些计算机系统架构可 包括：1)在与CPU分开的芯片上的协处理器；2)在与CPU相同的封装中但 在分开的管芯上的协处理器；3)与CPU在相同管芯上的协处理器(在该情况 下，此类协处理器有时被称为专用逻辑或被称为专用核，该专用逻辑诸如，集 成图形和/或科学(吞吐量)逻辑)；以及4)芯片上系统，其可以将所描述的 CPU(有时被称为(多个)应用核或(多个)应用处理器)、以上描述的协处 理器和附加功能包括在同一管芯上。接着描述示例性核架构，随后描述示例性 处理器和计算机架构。
示例性核架构
有序和乱序核框图
图11A是图示根据本发明的各实施例的示例性有序流水线和示例性的寄 存器重命名的乱序发布/执行流水线的框图。图11B是示出根据本发明的各实 施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重 命名的乱序发布/执行架构核的框图。图11A和图11B中的实线框图示有序流 水线和有序核，而虚线框的任选增加图示寄存器重命名的、乱序发布/执行流水 线和核。考虑到有序方面是乱序方面的子集，将描述乱序方面。
在图11A中，处理器流水线1100包括取出级1102、长度解码级1104、解 码级1106、分配级1108、重命名级1110、调度(也被称为分派或发布)级1112、 寄存器读取/存储器读取级1114、执行级1116、写回/存储器写入级1118、异 常处置级1122和提交级1124。
图11B示出处理器核1190，该处理器核1190包括前端单元1130，该前端 单元1130耦合到执行引擎单元1150，并且前端单元1130和执行引擎单元1150 两者都耦合到存储器单元1170。核1190可以是精简指令集计算(RISC)核、 复杂指令集计算(CISC)核、超长指令字(VLIW)核、或混合或替代的核类 型。作为又一选项，核1190可以是专用核，诸如例如，网络或通信核、压缩 引擎、协处理器核、通用计算图形处理单元(GPGPU)核、图形核，等等。
前端单元1130包括分支预测单元1132，该分支预测单元1132耦合到指令 高速缓存单元1134，该指令高速缓存单元1134耦合到指令转换后备缓冲器 (TLB)1136，该指令转换后备缓冲器1136耦合到指令取出单元1138，该指 令取出单元1138耦合到解码单元1140。解码单元1140(或解码器)可对指令 解码，并且生成从原始指令解码出的、或以其他方式反映原始指令的、或从原 始指令导出的一个或多个微操作、微代码进入点、微指令、其他指令、或其他 控制信号作为输出。解码单元1140可使用各种不同的机制来实现。合适机制 的示例包括但不限于，查找表、硬件实现、可编程逻辑阵列(PLA)、微代码 只读存储器(ROM)等。在一个实施例中，核1190包括存储用于某些宏指令 的微代码的微代码ROM或其他介质(例如，在解码单元1140中，或以其他方 式在前端单元1130内)。解码单元1140耦合到执行引擎单元1150中的重命 名/分配器单元1152。
执行引擎单元1150包括重命名/分配器单元1152，该重命名/分配器单元 1152耦合到引退单元1154和一个或多个调度器单元的集合1156。(多个)调 度器单元1156表示任何数量的不同调度器，包括预留站、中央指令窗等。(多 个)调度器单元1156耦合到(多个)物理寄存器堆单元1158。(多个)物理 寄存器堆单元1158中的每一个物理寄存器堆单元表示一个或多个物理寄存器 堆，其中不同的物理寄存器堆存储一种或多种不同的数据类型，诸如，标量整 数、标量浮点、紧缩整数、紧缩浮点、向量整数、向量浮点，状态(例如，作 为要执行的下一条指令的地址的指令指针)等等。在一个实施例中，(多个) 物理寄存器堆单元1158包括向量寄存器单元、写掩码寄存器单元和标量寄存 器单元。这些寄存器单元可以提供架构向量寄存器、向量掩码寄存器和通用寄 存器。(多个)物理寄存器堆单元1158由引退单元1154重叠，以图示可实现 寄存器重命名和乱序执行的各种方式(例如，使用(多个)重排序缓冲器和(多 个)引退寄存器堆；使用(多个)未来文件、(多个)历史缓冲器、(多个) 引退寄存器堆；使用寄存器映射和寄存器池，等等)。引退单元1154和(多 个)物理寄存器堆单元1158耦合到(多个)执行集群1160。(多个)执行集 群1160包括一个或多个执行单元的集合1162以及一个或多个存储器访问单元 的集合1164。执行单元1162可执行各种操作(例如，移位、加法、减法、乘 法)并可对各种数据类型(例如，标量浮点、紧缩整数、紧缩浮点、向量整数、 向量浮点)执行。尽管一些实施例可以包括专用于特定功能或功能集合的多个 执行单元，但是其他实施例可包括仅一个执行单元或全都执行所有功能的多个 执行单元。(多个)调度器单元1156、(多个)物理寄存器堆单元1158和(多 个)执行集群1160示出为可能有多个，因为某些实施例为某些类型的数据/操 作创建分开的流水线(例如，标量整数流水线、标量浮点/紧缩整数/紧缩浮点/ 向量整数/向量浮点流水线，和/或各自具有其自身的调度器单元、(多个)物 理寄存器堆单元和/或执行集群的存储器访问流水线——并且在分开的存储器 访问流水线的情况下，实现其中仅该流水线的执行集群具有(多个)存储器访 问单元1164的某些实施例)。还应当理解，在使用分开的流水线的情况下， 这些流水线中的一个或多个可以是乱序发布/执行，并且其余流水线可以是有序 的。
存储器访问单元的集合1164耦合到存储器单元1170，该存储器单元1170 包括数据TLB单元1172，该数据TLB单元1172耦合到数据高速缓存单元1174， 该数据高速缓存单元1174耦合到第二级(L2)高速缓存单元1176。在一个示 例性实施例中，存储器访问单元1164可包括加载单元、存储地址单元和存储 数据单元，其中的每一个均耦合到存储器单元1170中的数据TLB单元1172。 指令高速缓存单元1134还耦合到存储器单元1170中的第二级(L2)高速缓存 单元1176。L2高速缓存单元1176耦合到一个或多个其他级别的高速缓存，并 最终耦合到主存储器。
作为示例，示例性寄存器重命名的乱序发布/执行核架构可如下所述地实现 流水线1100：1)指令取出1138执行取出级1102和长度解码级1104；2)解码 单元1140执行解码级1106；3)重命名/分配器单元1152执行分配级1108和重 命名级1110；4)(多个)调度器单元1156执行调度级1112；5)(多个)物理 寄存器堆单元1158和存储器单元1170执行寄存器读取/存储器读取级1114； 执行集群1160执行执行级1116；6)存储器单元1170和(多个)物理寄存器堆 单元1158执行写回/存储器写入级1118；7)各单元可牵涉到异常处置级1122； 以及8)引退单元1154和(多个)物理寄存器堆单元1158执行提交级1124。
核1190可支持一个或多个指令集(例如，x86指令集(具有已与较新版本 一起添加的一些扩展)；加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS 指令集；加利福尼亚州桑尼维尔市的ARM控股公司的ARM指令集(具有诸 如NEON的任选的附加扩展))，其中包括本文中描述的(多条)指令。在一 个实施例中，核1190包括用于支持紧缩数据指令集扩展(例如，AVX1、AVX2) 的逻辑，由此允许使用紧缩数据来执行由许多多媒体应用使用的操作。
应当理解，核可支持多线程化(执行两个或更多个并行的操作或线程的集 合)，并且可以按各种方式来完成该多线程化，各种方式包括时分多线程化、 同时多线程化(其中单个物理核为物理核正在同时多线程化的线程中的每一个 线程提供逻辑核)、或其组合(例如，时分取出和解码以及此后的诸如
Figure BDA0002402931830000371
Figure BDA0002402931830000372
超线程化技术中的同时多线程化)。
尽管在乱序执行的上下文中描述了寄存器重命名，但应当理解，可以在有 序架构中使用寄存器重命名。尽管所图示的处理器的实施例还包括分开的指令 和数据高速缓存单元1134/1174以及共享的L2高速缓存单元1176，但是替代 实施例可以具有用于指令和数据两者的单个内部高速缓存，诸如例如，第一级 (L1)内部高速缓存或多个级别的内部高速缓存。在一些实施例中，该系统可 包括内部高速缓存和在核和/或处理器外部的外部高速缓存的组合。或者，所有 高速缓存都可以在核和/或处理器的外部。
具体的示例性有序核架构
图12A和图12B图示更具体的示例性有序核架构的框图，该核将是芯片 中的若干逻辑块(包括相同类型和/或不同类型的其他核)中的一个逻辑块。取 决于应用，逻辑块通过高带宽互连网络(例如，环形网络)与一些固定的功能 逻辑、存储器I/O接口和其他必要的I/O逻辑进行通信。
图12A是根据本发明的实施例的单个处理器核以及它至管芯上互连网络 1202的连接及其第二级(L2)高速缓存的本地子集1204的框图。在一个实施例 中，指令解码器1200支持具有紧缩数据指令集扩展的x86指令集。L1高速缓 存1206允许对进入标量和向量单元中的、对高速缓存存储器的低等待时间访 问。尽管在一个实施例中(为了简化设计)，标量单元1208和向量单元1210使 用分开的寄存器集合(分别为标量寄存器1212和向量寄存器1214)，并且在这 些寄存器之间传输的数据被写入到存储器，并随后从第一级(L1)高速缓存1206 读回，但是本发明的替代实施例可以使用不同的方法(例如，使用单个寄存器 集合或包括允许数据在这两个寄存器堆之间传输而无需被写入和读回的通信 路径)。
L2高速缓存的本地子集1204是全局L2高速缓存的一部分，该全局L2高 速缓存被划分成多个分开的本地子集，每个处理器核一个本地子集。每个处理 器核具有到其自身的L2高速缓存的本地子集1204的直接访问路径。由处理器 核读取的数据被存储在其L2高速缓存子集1204中，并且可以与其他处理器核 访问其自身的本地L2高速缓存子集并行地被快速访问。由处理器核写入的数 据被存储在其自身的L2高速缓存子集1204中，并在必要的情况下从其他子集 转储清除。环形网络确保共享数据的一致性。环形网络是双向的，以允许诸如 处理器核、L2高速缓存和其他逻辑块之类的代理在芯片内彼此通信。每个环 形数据路径为每个方向1012位宽。
图12B是根据本发明的实施例的图12A中的处理器核的一部分的展开图。 图12B包括L1高速缓存1204的L1数据高速缓存1206A部分，以及关于向量 单元1210和向量寄存器1214的更多细节。具体地，向量单元1210是16宽向 量处理单元(VPU)(见16宽ALU 1228)，该单元执行整数、单精度浮点以及双 精度浮点指令中的一个或多个。该VPU通过混合单元1220支持对寄存器输入 的混合，通过数值转换单元1222A-B支持数值转换，并且通过复制单元1224 支持对存储器输入的复制。写掩码寄存器1226允许掩蔽所得的向量写入。
图13是根据本发明的实施例的可具有多于一个的核、可具有集成存储器 控制器、以及可具有集成图形器件的处理器1300的框图。图13中的实线框图 示具有单个核1302A、系统代理1310、一个或多个总线控制器单元的集合1316 的处理器1300，而虚线框的任选增加图示具有多个核1302A-N、系统代理单元 1310中的一个或多个集成存储器控制器单元的集合1314以及专用逻辑1308 的替代处理器1300。
因此，处理器1300的不同实现可包括：1)CPU，其中专用逻辑1308是集 成图形和/或科学(吞吐量)逻辑(其可包括一个或多个核)，并且核1302A-N 是一个或多个通用核(例如，通用有序核、通用乱序核、这两者的组合)；2) 协处理器，其中核1302A-N是旨在主要用于图形和/或科学(吞吐量)的大量 专用核；以及3)协处理器，其中核1302A-N是大量通用有序核。因此，处理 器1300可以是通用处理器、协处理器或专用处理器，诸如例如，网络或通信 处理器、压缩引擎、图形处理器、GPGPU(通用图形处理单元)、高吞吐量的 集成众核(MIC)协处理器(包括30个或更多核)、嵌入式处理器，等等。 该处理器可以被实现在一个或多个芯片上。处理器1300可以是一个或多个基 板的一部分，和/或可使用多种工艺技术(诸如例如，BiCMOS、CMOS、或 NMOS)中的任何技术被实现在一个或多个基板上。
存储器层次结构包括核内的一个或多个级别的高速缓存、一个或多个共享 高速缓存单元的集合1306、以及耦合到集成存储器控制器单元的集合1314的 外部存储器(未示出)。共享高速缓存单元的集合1306可包括一个或多个中 间级别的高速缓存，诸如，第二级(L2)、第三级(L3)、第四级(L4)或 其他级别的高速缓存、末级高速缓存(LLC)和/或以上各项的组合。虽然在一 个实施例中，基于环的互连单元1312将集成图形逻辑1308、共享高速缓存单 元的集合1306以及系统代理单元1310/(多个)集成存储器控制器单元1314 互连，但是替代实施例可使用任何数量的公知技术来互连此类单元。在一个实 施例中，在一个或多个高速缓存单元1306与核1302A-N之间维持一致性。
在一些实施例中，一个或多个核1302A-N能够实现多线程化。系统代理 1310包括协调和操作核1302A-N的那些部件。系统代理单元1310可包括例如 功率控制单元(PCU)和显示单元。PCU可以是对核1302A-N以及集成图形 逻辑1308的功率状态进行调节所需的逻辑和部件，或可包括这些逻辑和部件。 显示单元用于驱动一个或多个外部连接的显示器。
核1302A-N在架构指令集方面可以是同构的或异构的；即，核1302A-N 中的两个或更多个核可能能够执行相同的指令集，而其他核可能能够执行该指 令集的仅仅子集或不同的指令集。
示例性计算机架构
图14、图15、图16和图17是示例性计算机架构的框图。本领域中已知 的对膝上型设备、台式机、手持PC、个人数字助理、工程工作站、服务器、 网络设备、网络集线器、交换机、嵌入式处理器、数字信号处理器(DSP)、 图形设备、视频游戏设备、机顶盒、微控制器、蜂窝电话、便携式媒体播放器、 手持设备以及各种其他电子设备的其他系统设计和配置也是合适的。一般地， 能够包含如本文中所公开的处理器和/或其他执行逻辑的各种各样的系统或电 子设备一般都是合适的。
现在参考图14，所示出的是根据本发明一个实施例的系统1400的框图。 系统1400可以包括一个或多个处理器1410、1415，这些处理器耦合到控制器 中枢1420。在一个实施例中，控制器中枢1420包括图形存储器控制器中枢 (GMCH)1490和输入/输出中枢(IOH)1450(其可以在分开的芯片上)； GMCH 1490包括存储器和图形控制器，存储器1440和协处理器1445耦合到 该存储器和图形控制器；IOH 1450将输入/输出(I/O)设备1460耦合到GMCH 1490。或者，存储器和图形控制器中的一个或这两者被集成在(如本文中所描 述的)处理器内，存储器1440和协处理器1445直接耦合到处理器1410，并且 控制器中枢1420与IOH 1450处于单个芯片中。
附加的处理器1415的任选性在图14中通过虚线来表示。每一处理器1410、1415可包括本文中描述的处理核中的一个或多个，并且可以是处理器1300的 某一版本。
存储器1440可以是例如动态随机存取存储器(DRAM)、相变存储器(PCM) 或这两者的组合。对于至少一个实施例，控制器中枢1420经由诸如前端总线 (FSB)之类的多分支总线、诸如快速路径互连(QPI)之类的点对点接口、 或者类似的连接1495来与(多个)处理器1410、1415进行通信。
在一个实施例中，协处理器1445是专用处理器，诸如例如，高吞吐量MIC 处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、嵌入式处理器， 等等。在一个实施例中，控制器中枢1420可以包括集成图形加速器。
在物理资源1410、1415之间可以存在包括架构、微架构、热、功耗特性 等一系列品质度量方面的各种差异。
在一个实施例中，处理器1410执行控制一般类型的数据处理操作的指令。 嵌入在这些指令内的可以是协处理器指令。处理器1410将这些协处理器指令 识别为具有应当由附连的协处理器1445执行的类型。因此，处理器1410在协 处理器总线或者其他互连上将这些协处理器指令(或者表示协处理器指令的控 制信号)发布到协处理器1445。(多个)协处理器1445接受并执行所接收的 协处理器指令。
现在参见图15，所示出的是根据本发明的实施例的第一更具体的示例性系 统1500的框图。如图15中所示，多处理器系统1500是点对点互连系统，并 且包括经由点对点互连1550耦合的第一处理器1570和第二处理器1580。处理 器1570和1580中的每一个都可以是处理器1300的某一版本。在本发明的一 个实施例中，处理器1570和1580分别是处理器1410和1415，而协处理器1538 是协处理器1445。在另一实施例中，处理器1570和1580分别是处理器1410 和协处理器1445。
处理器1570和1580示出为分别包括集成存储器控制器(IMC)单元1572 和1582。处理器1570还包括作为其总线控制器单元的一部分的点对点(P-P) 接口1576和1578；类似地，第二处理器1580包括P-P接口1586和1588。处 理器1570、1580可以经由使用点对点(P-P)接口电路1578、1588的P-P接口 1550来交换信息。如图15中所示，IMC 1572和1582将处理器耦合到相应的 存储器，即存储器1532和存储器1534，这些存储器可以是本地附连到相应处 理器的主存储器的部分。
处理器1570、1580可各自经由使用点对点接口电路1576、1594、1586、 1598的各个P-P接口1552、1554来与芯片组1590交换信息。芯片组1590可 以任选地经由高性能接口1539来与协处理器1538交换信息。在一个实施例中， 协处理器1538是专用处理器，诸如例如，高吞吐量MIC处理器、网络或通信 处理器、压缩引擎、图形处理器、GPGPU、嵌入式处理器，等等。
共享高速缓存(未示出)可被包括在任一处理器中，或在这两个处理器的 外部但经由P-P互连与这些处理器连接，使得如果处理器被置于低功率模式， 则任一个或这两个处理器的本地高速缓存信息可被存储在共享高速缓存中。
芯片组1590可以经由接口1596耦合到第一总线1516。在一个实施例中， 第一总线1516可以是外围部件互连(PCI)总线或诸如PCI快速总线或另一第 三代I/O互连总线之类的总线，但是本发明的范围不限于此。
如图15中所示，各种I/O设备1514可连同总线桥1518一起耦合到第一 总线1516，该总线桥1518将第一总线1516耦合到第二总线1520。在一个实 施例中，诸如协处理器、高吞吐量MIC处理器、GPGPU、加速器(诸如例如， 图形加速器或数字信号处理(DSP)单元)、现场可编程门阵列或任何其他处 理器的一个或多个附加处理器1515耦合到第一总线1516。在一个实施例中， 第二总线1520可以是低引脚数(LPC)总线。在一个实施例中，各种设备可耦合到第二总线1520，这些设备包括例如键盘和/或鼠标1522、通信设备1527 以及存储单元1528，该存储单元1528诸如可包括指令/代码和数据1530的盘 驱动器或者其他大容量存储设备。此外，音频I/O 1524可以被耦合到第二总线 1520。注意，其他架构是可能的。例如，代替图15的点对点架构，系统可以 实现多分支总线或其他此类架构。
现在参考图16，示出的是根据本发明的实施例的第二更具体的示例性系统 1600的框图。图15和16中的类似元件使用类似的附图标记，并且从图16中 省略了图15的某些方面以避免混淆图16的其他方面。
图16图示处理器1570、1580可分别包括集成存储器和I/O控制逻辑(“CL”) 1572和1582。因此，CL 1572、1582包括集成存储器控制器单元，并包括I/O 控制逻辑。图16图示不仅存储器1532、1534耦合到CL 1572、1582，而且I/O 设备1614也耦合到控制逻辑1572、1582。传统I/O设备1615被耦合到芯片组 1590。
现在参考图17，示出的是根据本发明的实施例的SoC 1700的框图。图13 中的类似要素使用类似的附图标记。另外，虚线框是更先进的SoC上的任选的 特征。在图17中，(多个)互连单元1702被耦合到：应用处理器1710，其包 括一个或多个核的集合202A-N的集合以及(多个)共享高速缓存单元1306； 系统代理单元1310；(多个)总线控制器单元1316；(多个)集成存储器控 制器单元1314；一个或多个协处理器的集合1720，其可包括集成图形逻辑、 图像处理器、音频处理器和视频处理器；静态随机存取存储器(SRAM)单元1730； 直接存储器访问(DMA)单元1732；以及用于耦合到一个或多个外部显示器的显 示单元1740。在一个实施例中，(多个)协处理器1720包括专用处理器，诸 如例如，网络或通信处理器、压缩引擎、GPGPU、高吞吐量MIC处理器、或 嵌入式处理器，等等。
本文公开的机制的各实施例可以被实现在硬件、软件、固件或此类实现方 式的组合中。本发明的实施例可实现为在可编程系统上执行的计算机程序或程 序代码，该可编程系统包括至少一个处理器、存储系统(包括易失性和非易失 性存储器和/或存储元件)、至少一个输入设备以及至少一个输出设备。
可将程序代码(诸如，图15中图示的代码1530)应用于输入指令，以执 行本文中描述的功能并生成输出信息。可以按已知方式将输出信息应用于一个 或多个输出设备。为了本申请的目的，处理系统包括具有处理器的任何系统， 该处理器诸如例如，数字信号处理器(DSP)、微控制器、专用集成电路(ASIC) 或微处理器。
程序代码可以用高级的面向过程的编程语言或面向对象的编程语言来实 现，以便与处理系统通信。如果需要，也可用汇编语言或机器语言来实现程序 代码。事实上，本文中描述的机制不限于任何特定的编程语言的范围。在任何 情况下，该语言可以是编译语言或解释语言。
至少一个实施例的一个或多个方面可以由存储在机器可读介质上的表示 性指令来实现，该指令表示处理器中的各种逻辑，该指令在被机器读取时使得 该机器制造用于执行本文中所述的技术的逻辑。被称为“IP核”的此类表示可以 被存储在有形的机器可读介质上，并可被供应给各个客户或生产设施以加载到 实际制造该逻辑或处理器的制造机器中。
此类机器可读存储介质可以包括但不限于通过机器或设备制造或形成的 制品的非暂态、有形布置，其包括存储介质，诸如硬盘；任何其他类型的盘， 包括软盘、光盘、紧致盘只读存储器(CD-ROM)、可重写紧致盘(CD-RW)以及 磁光盘；半导体器件，诸如，只读存储器(ROM)、诸如动态随机存取存储器 (DRAM)和静态随机存取存储器(SRAM)的随机存取存储器(RAM)、可擦除可编 程只读存储器(EPROM)、闪存、电可擦除可编程只读存储器(EEPROM)；相变 存储器(PCM)；磁卡或光卡；或适于存储电子指令的任何其他类型的介质。
因此，本发明的实施例还包括非暂态的有形机器可读介质，该介质包含指 令或包含设计数据，诸如硬件描述语言(HDL)，它定义本文中描述的结构、电 路、装置、处理器和/或系统特征。这些实施例也被称为程序产品。
仿真(包括二进制变换、代码变形等)
在一些情况下，指令转换器可用于将指令从源指令集转换至目标指令集。 例如，指令转换器可以将指令变换(例如，使用静态二进制变换、包括动态编 译的动态二进制变换)、变形、仿真或以其他方式转换成要由核处理的一条或 多条其他指令。指令转换器可以用软件、硬件、固件、或其组合来实现。指令 转换器可以在处理器上、在处理器外、或者部分在处理器上且部分在处理器外。
图18是根据本发明的实施例的对照使用软件指令转换器将源指令集中 的二进制指令转换成目标指令集中的二进制指令的框图。在所图示的实施 例中，指令转换器是软件指令转换器，但替代地，该指令转换器可以用软 件、固件、硬件或其各种组合来实现。图18示出可使用x86编译器1804 来编译高级语言1802形式的程序，以生成可由具有至少一个x86指令集核 的处理器1816原生执行的x86二进制代码1806。具有至少一个x86指令集 核的处理器1816表示通过兼容地执行或以其他方式处理以下各项来执行与 具有至少一个x86指令集核的英特尔处理器基本相同的功能的任何处理器： 1)英特尔x86指令集核的指令集的实质部分，或2)目标为在具有至少一个x86指令集核的英特尔处理器上运行以便取得与具有至少一个x86指令集 核的英特尔处理器基本相同的结果的应用或其他软件的目标代码版本。x86 编译器1804表示可操作用于生成x86二进制代码1806(例如，目标代码)的编译器，该二进制代码可通过或不通过附加的链接处理在具有至少一个 x86指令集核的处理器1816上执行。类似地，图18示出可以使用替代的指 令集编译器1808来编译高级语言1802形式的程序，以生成可以由不具有 至少一个x86指令集核的处理器1814(例如，具有执行加利福尼亚州桑尼 维尔市的MIPS技术公司的MIPS指令集、和/或执行加利福尼亚州桑尼维 尔市的ARM控股公司的ARM指令集的核的处理器)原生执行的替代的指 令集二进制代码1810。指令转换器1812用于将x86二进制代码1806转换 成可以由不具有x86指令集核的处理器1814原生执行的代码。该转换后的 代码不大可能与替代的指令集二进制代码1810相同，因为能够这样做的指 令转换器难以制造；然而，转换后的代码将完成一般操作，并且由来自替 代指令集的指令构成。因此，指令转换器1812通过仿真、模拟或任何其他 过程来表示允许不具有x86指令集处理器或核的处理器或其他电子设备执 行x86二进制代码1806的软件、固件、硬件或其组合。
尽管图6和图7图示根据一个或多个实施例的各种操作，但是将理解，并 非图6和图7中描绘的所有操作对于其他实施例都是必要的。实际上，在本文 中完全构想了在本公开的其他实施例中，图6和图7中所描绘的操作和/或本文 中所描述的其他操作能以未专门在附图中的任一附图中示出的方式组合，但是 仍完全符合本公开。因此，针对在一个附图中未确切地示出的特征和/或操作的 权利要求被视为在本公开的范围和内容内。
如在本申请和权利要求书中所使用，由术语“和/或”连接的项列表可意指 列出的项的任何组合。例如，短语“A、B和/或C”可意指A；B；C；A和B； A和C；B和C；或A、B和C。如在本申请和权利要求书中所使用，由术语“…… 中的至少一个”连接的项列表可意指列出的项的任何组合。例如，短语“A、B 或C中的至少一个”可意指A；B；C；A和B；A和C；B和C；或A、B和C。
如本文的任何实施例中所使用，术语“系统”或“模块”可以指例如被配置成 执行任何前述操作的软件、固件和/或电路。软件可以被具体化为记录在非瞬态 计算机可读存储介质上的软件包、代码、指令、指令集和/或数据。固件可被具 体化为硬编码(例如，非易失性)在存储器设备中的代码、指令或指令集和/ 或数据。
如本文的任何实施例中所使用，术语“电路”可例如单独地或以任何组合包 括硬接线电路、可编程电路(诸如，包括一个或多个单独的指令处理核的计算 机处理器)、状态机电路和/或储存由可编程电路执行的指令的固件或者未来计 算范式，未来计算范式包括例如大规模并行、模拟或量子计算、加速器的硬件 实施例，诸如神经网络处理器和以上各项的非硅实现。这些电路可共同地或单 独地具体化为形成较大系统的部分的电路，例如集成电路(IC)、芯片上系统 (SoC)、台式计算机、膝上型计算机、平板计算机、服务器、智能电话等等。
可在包括一种或多种介质(例如，非瞬态存储介质)的系统中实现本文中 描述的操作中的任一操作，一种或多种质上具有单独或组合地存储在其中的指 令，这些指令在由一个或多个处理器执行时执行这些方法。此处，处理器可包 括例如服务器CPU、移动设备CPU和/或其他可编程电路。而且，本文中描述 的操作旨在可跨多个物理设备分布，诸如，处于多于一个不同的物理位置处的 处理结构。存储介质可包括任何类型的有形介质，例如包括硬盘、软盘、光盘、 紧致盘只读存储器(CD-ROM)、可重写紧致盘(CD-RW)、磁光盘的任何类型的盘、诸如只读存储器(ROM)、随机存取存储器(RAM)(诸如动态 和静态RAM)、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读 存储器(EEPROM)之类的半导体器件、闪存、固态盘(SSD)、嵌入式多媒 体卡(eMMC)、安全数字输入/输出(SDIO)卡、磁卡或光卡或者适于储存 电子指令的任何类型的介质。其他实施例可被实现为由可编程控制设备执行的 软件。
本公开涉及使用直接存储器访问(DMA)控制电路来执行一个或多个广 播或约简操作的系统和方法。DMA控制电路执行促进数据到系统存储器电路 中的多个目的地地址的广播分发的经修改的指令集架构(ISA)。广播指令可 包括对单个值到每个目的地地址的广播。广播指令可包括对数据数组到每个目 的地地址的广播。DMA控制电路还可执行促进从系统存储器中的多个源地址 检取数据并使用所检取的数据来执行一个或多个操作的约简指令。由于是 DMA控制电路而不是处理器电路来执行广播和约简操作，因此系统速度和效率有益地增强。
以下示例涉及进一步的实施例。本公开的下列示例可包括诸如用于使用直 接存储器访问(DMA)控制电路来执行一个或多个广播或约简操作的至少一 个设备、方法、至少一种机器可读介质之类的主题。
根据示例1，此处提供了一种直接存储器访问(DMA)系统。系统可包括： DMA控制电路，耦合至存储器电路，该DMA控制电路用于执行以下各项中 的至少一项：数据广播指令、数组广播指令、或者数组约简指令：其中，在数 据广播指令执行时，DMA控制电路用于：引起第一数据值到多个存储器地址 中的每个存储器地址的数据广播操作，该多个存储器地址开始于数据广播指令 中所包括的基址存储器地址位置并且以同样包括在该数据广播指令中的所定 义的存储器地址偏移递增；其中，在数组广播指令执行时，DMA控制电路用 于：引起包括所定义的数量的元素的数组到多个存储器地址中的每个存储器地 址的数组广播操作，该多个存储器地址开始于数组广播指令中所包括的基址存 储器地址位置并且以同样包括在该数组广播指令中的所定义的存储器地址偏 移递增；并且其中，在数组约简指令执行时，DMA控制电路用于：执行用于 使用多个存储器地址位置中的每个存储器地址位置处所存储的相应的值来生 成输出值的一个或多个操作，该多个存储器地址位置包括数组约简指令中所包 括的基址存储器地址位置以及数组约简指令中所包括的所定义的存储器地址 偏移。
示例2可包括示例1的要素，并且DMA控制电路可进一步：生成数据广 播指令，该数据广播指令具有包括以下各项的格式：第一数据字段，该第一数 据字段包括表示指向包含所定义的存储器地址偏移的存储器地址位置的指针 的信息；第二数据字段，该第二数据字段包括表示包含第一数据值的存储器地 址位置的信息；第三数据字段，该第三数据字段包括表示所述多个存储器地址 中所包括的存储器地址的所定义的数量的信息；以及第四数据字段，该第四数 据字段包括指示所述基址存储器地址位置的信息。
示例3可包括示例1或2中任一项的要素，并且DMA控制电路可进一步： 生成数据广播指令，该数据广播指令具有包括以下各项的格式：第五数据字段， 该第五数据字段包括表示包含第二数据值的存储器地址位置的信息；以及执行 第一比较-覆写操作，以使得如果存储器地址中的每个存储器地址中相应的存 储器地址处的现有数据与第二数据值匹配，则第一数据值替换该相应的存储器 地址处的现有数据。
示例4可包括示例1至3中任一项的要素，并且DMA控制电路可进一步： 执行第二比较-覆写操作，以使得如果多个存储器地址中的每个存储器地址中 相应的存储器地址处的现有数据不同于第二数据值，则该现有数据被保留在相 应的存储器地址处。
示例5可包括示例1至4中任一项的要素，并且DMA控制电路可进一步： 生成数组广播指令，该数组广播指令具有包括以下各项的格式：第一数据字段， 该第一数据字段包括表示指向包含所定义的存储器地址偏移的存储器地址位 置的指针的信息；第二数据字段，该第二数据字段包括表示包含数组中所包括 的、广播至多个存储器地址中的每个存储器地址的元素的存储器地址位置的信 息；第三数据字段，该第三数据字段包括表示多个存储器地址中所包括的存储 器地址的所定义的数量的信息；以及第四数据字段，该第四数据字段包括表示 数组中所包括的、广播至多个存储器地址中的每个存储器地址的元素的所定义 的数量的信息；以及第五数据字段，该第五数据字段包括表示基址存储器地址 位置的信息。
示例6可包括示例1至5中任一项的要素，并且DMA控制电路可进一步： 生成数组约简指令，该数组约简指令具有包括以下各项的格式：第一数据字段， 该第一数据字段包括表示指向包含所定义的存储器地址偏移的存储器地址位 置的指针的信息；第二数据字段，该第二数据字段包括表示用于接收输出值的 存储器地址位置的信息；第三数据字段，该第三数据字段包括表示多个存储器 地址位置中所包括的、包含在一个或多个操作中使用的值的存储器地址的数量 的信息；以及第四数据字段，该第四数据字段包括表示基址存储器地址位置的 信息。
示例7可包括示例1至6中任一项的要素，其中，DMA控制电路可进一 步将以下各项包括在数据广播指令、数组广播指令、和数组约简指令中的每一 者中：15位的DMA类型字段，该15位的DMA类型字段包括指示与相应指 令相关联的直接存储器访问类型的信息。
示例8可包括示例1至7中任一项的要素，其中，DMA可进一步将以下 各项包括在15位的DMA类型字段中：指示使用第二指令中的数据和相应的 存储器地址处所存储的数据来执行的操作的信息。
根据示例9，此处提供了一种电子设备。电子设备可包括：处理器电路； 存储器电路，耦合至该处理器电路；以及DMA控制电路，耦合至存储器电路， 该DMA控制电路用于执行以下各项中的至少一项：数据广播指令、数组广播 指令、或者数组约简指令：其中，在数据广播指令执行时，DMA控制电路用 于：引起第一数据值到多个存储器地址中的每个存储器地址的数据广播操作， 该多个存储器地址开始于数据广播指令中所包括的基址存储器地址位置并且 以同样包括在该数据广播指令中的所定义的存储器地址偏移递增；其中，在数组广播指令执行时，DMA控制电路用于：引起包括所定义的数量的元素的数 组到多个存储器地址中的每个存储器地址的数组广播操作，该多个存储器地址 开始于数组广播指令中所包括的基址存储器地址位置并且以同样包括在该数 组广播指令中的所定义的存储器地址偏移递增；并且其中，在数组约简指令执 行时，DMA控制电路用于：执行用于使用多个存储器地址位置中的每个存储 器地址位置处所存储的相应的值来生成输出值的一个或多个操作，该多个存储 器地址位置包括数组约简指令中所包括的基址存储器地址位置以及数组约简 指令中所包括的所定义的存储器地址偏移。
示例10可包括示例9的要素，其中，存储器电路可包括双存储器操作电 路，该双存储器操作电路包括通信地耦合至原子执行电路的存储器接口电路。
示例11可包括示例9或10中任一项的要素，并且DMA控制电路可进一 步：生成数据广播指令，该数据广播指令具有包括以下各项的格式：第一数据 字段，该第一数据字段包括表示指向包含所定义的存储器地址偏移的存储器地 址位置的指针的信息；第二数据字段，该第二数据字段包括表示包含第一数据 值的存储器地址位置的信息；第三数据字段，该第三数据字段包括表示所述多 个存储器地址中所包括的存储器地址的所定义的数量的信息；以及第四数据字 段，该第四数据字段包括指示所述基址存储器地址位置的信息。
示例12可包括示例9至11中任一项的要素，并且DMA控制电路可进一 步：生成数据广播指令，该数据广播指令具有包括以下各项的格式：第五数据 字段，该第五数据字段包括表示包含第二数据值的存储器地址位置的信息；以 及执行第一比较-覆写操作，以使得如果存储器地址中的每个存储器地址中相 应的存储器地址处的现有数据与第二数据值匹配，则第一数据值替换该相应的 存储器地址处的现有数据。
示例13可包括示例9至12中任一项的要素，并且DMA控制电路可进一 步：执行第二比较-覆写操作，以使得如果多个存储器地址中的每个存储器地 址中相应的存储器地址处的现有数据不同于第二数据值，则该现有数据被保留 在相应的存储器地址处。
示例14可包括示例9至13中任一项的要素，并且DMA控制电路可进一 步：生成数组广播指令，该数组广播指令具有包括以下各项的格式：第一数据 字段，该第一数据字段包括表示指向包含所定义的存储器地址偏移的存储器地 址位置的指针的信息；第二数据字段，该第二数据字段包括表示包含数组中所 包括的、广播至多个存储器地址中的每个存储器地址的元素的存储器地址位置 的信息；第三数据字段，该第三数据字段包括表示多个存储器地址中所包括的 存储器地址的所定义的数量的信息；第四数据字段，该第四数据字段包括表示 数组中所包括的、广播至多个存储器地址中的每个存储器地址的元素的所定义的数量的信息；以及第五数据字段，该第五数据字段包括表示基址存储器地址 位置的信息。
示例15可包括示例9至14中任一项的要素，并且DMA控制电路可进一 步：生成数组约简指令，该数组约简指令具有包括以下各项的格式：第一数据 字段，该第一数据字段包括表示指向包含所定义的存储器地址偏移的存储器地 址位置的指针的信息；第二数据字段，该第二数据字段包括表示用于接收输出 值的存储器地址位置的信息；第三数据字段，该第三数据字段包括表示多个存 储器地址位置中所包括的、包含在一个或多个操作中使用的值的存储器地址的 数量的信息；以及第四数据字段，该第四数据字段包括表示基址存储器地址位 置的信息。
示例16可包括示例9至15中任一项的要素，其中，DMA控制电路可进 一步将以下各项包括在数据广播指令、数组广播指令、和数组约简指令中的每 一者中：15位的DMA类型字段，该15位的DMA类型字段包括指示与相应 指令相关联的直接存储器访问类型的信息。
示例17可包括示例9至16中任一项的要素，其中，DMA可进一步将以 下各项包括在15位的DMA类型字段中：指示使用第二指令中的数据和相应 的存储器地址处所存储的数据来执行的操作的信息。
根据示例18，此处提供了一种DMA广播方法。方法可包括：由DMA控 制电路执行以下各项中的至少一项：数据广播指令、数组广播指令、或者数组 约简指令：其中，执行数据广播指令执行包括：由DMA控制电路将第一数据 值广播至多个存储器地址中的每个存储器地址，该多个存储器地址开始于数据 广播指令中所包括的基址存储器地址位置并且以同样包括在该数据广播指令 中的所定义的存储器地址偏移递增；其中，执行数组广播指令包括：由DMA 控制电路将包括所定义的数量的元素的数组广播至多个存储器地址中的每个存储器地址，该多个存储器地址开始于数组广播指令中所包括的基址存储器地 址位置并且以同样包括在该数组广播指令中的所定义的存储器地址偏移递增； 并且其中，执行数组约简指令包括：由DMA控制电路执行用于使用多个存储 器地址位置中的每个存储器地址位置处所存储的相应的值来生成输出值的一 个或多个操作，该多个存储器地址位置包括数组约简指令中所包括的基址存储 器地址位置以及数组约简指令中所包括的所定义的存储器地址偏移。
示例19可包括示例18的要素，其中，将第一数据值广播至多个存储器地 址中的每个存储器地址可进一步包括：由DMA控制电路生成数据广播指令， 该数据广播指令包括：第一数据字段，该第一数据字段包括表示指向包含所定 义的存储器地址偏移的存储器地址位置的指针的信息；第二数据字段，该第二 数据字段包括表示包含第一数据值的存储器地址位置的信息；第三数据字段， 该第三数据字段包括表示所述多个存储器地址中所包括的存储器地址的所定 义的数量的信息；第四数据字段，该第四数据字段包括指示所述基址存储器地 址位置的信息；以及将数据广播指令广播至多个存储器地址中的每个存储器地址。
示例20可包括示例18或19中任一项的要素，其中，生成的数据广播指 令可进一步包括：第五数据字段，该第五数据字段包括表示包含第二数据值的 存储器地址位置的信息。
示例21可包括示例18至20中任一项的要素，并且方法可附加地包括： 由DMA控制电路执行比较-覆写操作，以使得如果多个存储器地址中的每个存 储器地址中相应的存储器地址处的现有数据与第二数据值匹配，则第一数据值 替换该相应的存储器地址处的现有数据。
示例22可包括示例18至21中任一项的要素，并且方法可附加地包括： 由DMA控制电路执行比较-覆写操作，以使得如果多个存储器地址中的每个存 储器地址中相应的存储器地址处的现有数据不同于第二数据值，则该现有数据 被保留在相应的存储器地址处。
示例23可包括示例18至22中任一项的要素，其中，将包括所定义的数 量的元素的数组广播至多个存储器地址中的每个存储器地址可进一步包括：由 DMA控制电路生成数组广播指令，该数组广播指令包括：第一数据字段，该 第一数据字段包括表示指向包含所定义的存储器地址偏移的存储器地址位置 的指针的信息；第二数据字段，该第二数据字段包括表示包含数组中所包括的、 广播至多个存储器地址中的每个存储器地址的元素的存储器地址位置的信息； 第三数据字段，该第三数据字段包括表示多个存储器地址中所包括的存储器地 址的所定义的数量的信息；以及第四数据字段，该第四数据字段包括表示数组中所包括的、广播至多个存储器地址中的每个存储器地址的元素的所定义的数 量的信息；以及第五数据字段，该第五数据字段包括表示基址存储器地址位置 的信息。
示例24可包括示例18至23中任一项的要素，其中，执行用于使用多个 存储器地址位置中的每个存储器地址位置处所存储的相应的值来生成输出值 的一个或多个操作可进一步包括：由DMA控制电路生成数组约简指令，该数 组约简指令包括：第一数据字段，该第一数据字段包括表示指向包含所定义的 存储器地址偏移的存储器地址位置的指针的信息；第二数据字段，该第二数据 字段包括表示用于接收输出值的存储器地址位置的信息；第三数据字段，该第 三数据字段包括表示多个存储器地址位置中所包括的、包含在一个或多个操作 中使用的值的存储器地址的数量的信息；以及第四数据字段，该第四数据字段包括表示基址存储器地址位置的信息。
示例25可包括示例18至24中任一项的要素，并且方法可附加地包括： 由DMA控制电路在数据广播指令、数组广播指令和数组约简指令中的每一者 中插入15位的DMA类型字段，该15位的DMA类型字段包括指示直接存储 器访问类型的信息。
示例26可包括示例18至25中任一项的要素，其中，插入包括指示直接 存储器访问类型的信息的15位的DMA类型字段可进一步包括：由DMA控制 电路插入包括指示使用第二指令中的数据和相应的存储器地址处所存储的数 据来执行的操作的信息的15位DMA类型字段。
根据示例27，此处提供了一种非瞬态存储设备。非瞬态存储设备包括指 令，这些指令在由直接存储器访问(DMA)控制电路执行时使得该DMA控制 电路用于：执行以下各项中的至少一项：数据广播指令、数组广播指令、或者 数组约简指令：其中，对数据广播指令的执行使得DMA控制电路用于：将第 一数据值广播至多个存储器地址中的每个存储器地址，该多个存储器地址开始 于数据广播指令中所包括的基址存储器地址位置并且以同样包括在该数据广 播指令中的所定义的存储器地址偏移递增；其中，对数组广播指令的执行使得 DMA控制电路用于：将包括所定义的数量的元素的数组广播至多个存储器地 址中的每个存储器地址，该多个存储器地址开始于数组广播指令中所包括的基 址存储器地址位置并且以同样包括在该数组广播指令中的所定义的存储器地 址偏移递增；并且其中，对数组约简指令的执行使得DMA控制电路用于：执 行用于使用多个存储器地址位置中的每个存储器地址位置处所存储的相应的 值来生成输出值的一个或多个操作，该多个存储器地址位置包括数组约简指令 中所包括的基址存储器地址位置以及数组约简指令中所包括的所定义的存储 器地址偏移。
示例28可包括示例27的要素，其中，使得DMA控制电路用于将第一数 据值广播至多个存储器地址中的每个存储器地址的指令进一步使得该DMA控 制电路用于：生成数据广播指令，该数据广播指令包括：第一数据字段，该第 一数据字段包括表示指向包含所定义的存储器地址偏移的存储器地址位置的 指针的信息；第二数据字段，该第二数据字段包括表示包含第一数据值的存储 器地址位置的信息；第三数据字段，该第三数据字段包括表示所述多个存储器 地址中所包括的存储器地址的所定义的数量的信息；第四数据字段，该第四数 据字段包括指示所述基址存储器地址位置的信息；以及将数据广播指令广播至 多个存储器地址中的每个存储器地址。
示例29可包括示例27或28中任一项的要素，其中，使得DMA控制电 路用于生成数据广播指令的指令可进一步使得该DMA控制电路用于：生成包 括以下各项的指令：第五数据字段，该第五数据字段包括表示包含第二数据值 的存储器地址位置的信息。
示例30可包括示例27至29中任一项的要素，其中，指令可进一步使得 该DMA控制电路用于：执行第一比较-覆写操作，以使得如果多个存储器地址 中的每个存储器地址中相应的存储器地址处的现有数据与第二数据值匹配，则 第一数据值替换该相应的存储器地址处的现有数据。
示例31可包括示例27至30中任一项的要素，并且指令可进一步使得 DMA控制电路用于：执行第二比较-覆写操作，以使得如果多个存储器地址中 的每个存储器地址中相应的存储器地址处的现有数据不同于第二数据值，则该 现有数据被保留在相应的存储器地址处。
示例32可包括示例27至31中任一项的要素，其中，使得DMA控制电 路用于将包括所定义的数量的元素的数组广播至多个存储器地址中的每个存 储器地址的指令可进一步使得该DMA控制电路用于：生成数组广播指令，该 数组广播指令包括：第一数据字段，该第一数据字段包括表示指向包含所定义 的存储器地址偏移的存储器地址位置的指针的信息；第二数据字段，该第二数 据字段包括表示包含数组中所包括的、广播至多个存储器地址中的每个存储器 地址的元素的存储器地址位置的信息；第三数据字段，该第三数据字段包括表 示多个存储器地址中所包括的存储器地址的所定义的数量的信息；以及第四数 据字段，该第四数据字段包括表示数组中所包括的、广播至多个存储器地址中 的每个存储器地址的元素的所定义的数量的信息；以及第五数据字段，该第五 数据字段包括表示基址存储器地址位置的信息。
示例33可包括示例27至32中任一项的要素，其中，使得DMA控制电 路执行用于使用多个存储器地址位置中的每个存储器地址位置处所存储的相 应的值来生成输出值的一个或多个操作的指令可进一步使得该DMA控制电路 用于：生成数组约简指令，该数组约简指令包括：第一数据字段，该第一数据 字段包括表示指向包含所定义的存储器地址偏移的存储器地址位置的指针的 信息；第二数据字段，该第二数据字段包括表示用于接收输出值的存储器地址 位置的信息；第三数据字段，该第三数据字段包括表示多个存储器地址位置中 所包括的、包含在一个或多个操作中使用的值的存储器地址的数量的信息；以 及第四数据字段，该第四数据字段包括表示基址存储器地址位置的信息。
示例34可包括示例27至33中任一项的要素，其中，指令可进一步使得 DMA控制电路用于：在数据广播指令、数组广播指令和数组约简指令中的每 一者中插入15位的DMA类型字段，该15位的DMA类型字段包括指示直接 存储器访问类型的信息。
示例35可包括示例27至34中任一项的要素，其中，使得DMA控制电 路用于将包括指示所述直接存储器访问类型的信息的15位的DMA类型字段 插入到指令中的指令可进一步使得该DMA控制电路用于：将包括指示使用所 述第二指令中的数据和相应的存储器地址处所存储的数据来执行的操作的信 息的15位DMA类型字段插入到指令中。
根据示例36，此处提供了一种DMA广播系统。系统可包括：用于执行数 据广播指令、数组广播指令、或者数组约简指令中的至少一项的装置：其中， 用于执行数据广播指令的装置包括：用于将第一数据值广播至多个存储器地址 中的每个存储器地址的装置，该多个存储器地址开始于数据广播指令中所包括 的基址存储器地址位置并且以同样包括在该数据广播指令中的所定义的存储 器地址偏移递增；其中，用于执行数组广播指令的装置包括：用于将包括所定 义的数量的元素的数组广播至多个存储器地址中的每个存储器地址的装置，该 多个存储器地址开始于数组广播指令中所包括的基址存储器地址位置并且以同样包括在该数组广播指令中的所定义的存储器地址偏移递增；并且其中，用 于执行数组约简指令的装置包括：用于由DMA控制电路执行用于使用多个存 储器地址位置中的每个存储器地址位置处所存储的相应的值来生成输出值的 一个或多个操作的装置，该多个存储器地址位置包括数组约简指令中所包括的 基址存储器地址位置以及数组约简指令中所包括的所定义的存储器地址偏移。
示例37可包括示例36的要素，其中，用于将第一数据值广播至多个存储 器地址中的每个存储器地址的装置可进一步包括：用于生成数据广播指令的装 置，该数据广播指令包括：第一数据字段，该第一数据字段包括表示指向包含 所定义的存储器地址偏移的存储器地址位置的指针的信息；第二数据字段，该 第二数据字段包括表示包含第一数据值的存储器地址位置的信息；第三数据字 段，该第三数据字段包括表示所述多个存储器地址中所包括的存储器地址的所 定义的数量的信息；第四数据字段，该第四数据字段包括指示所述基址存储器 地址位置的信息；以及用于将数据广播指令广播至多个存储器地址中的每个存 储器地址的装置。
示例38可包括示例36或37中任一项的要素，其中，用于生成数据广播 指令的装置可进一步包括：用于生成具有第五数据字段的数据广播指令的装置， 该第五数据字段包括表示包含第二数据值的存储器地址位置的信息。
示例39可包括示例36至38中任一项的要素，并且系统可进一步包括： 用于执行第一比较-覆写操作的装置，以使得如果多个存储器地址中的每个存 储器地址中相应的存储器地址处的现有数据与第二数据值匹配则第一数据值 替换该相应的存储器地址处的现有数据。
示例40可包括示例36至39中任一项的要素，并且系统可进一步包括： 用于执行第二比较-覆写操作的装置，以使得如果多个存储器地址中的每个存 储器地址中相应的存储器地址处的现有数据不同于第二数据值则该现有数据 被保留在相应的存储器地址处。
示例41可包括示例36至40中任一项的要素，其中，用于将包括所定义 的数量的元素的数组广播至多个存储器地址中的每个存储器地址的装置可进 一步包括：用于生成数组广播指令的装置，该数组广播指令包括：第一数据字 段，该第一数据字段包括表示指向包含所定义的存储器地址偏移的存储器地址 位置的指针的信息；第二数据字段，该第二数据字段包括表示包含数组中所包 括的、广播至多个存储器地址中的每个存储器地址的元素的存储器地址位置的 信息；第三数据字段，该第三数据字段包括表示多个存储器地址中所包括的存 储器地址的所定义的数量的信息；以及第四数据字段，该第四数据字段包括表示数组中所包括的、广播至多个存储器地址中的每个存储器地址的元素的所定 义的数量的信息；以及第五数据字段，该第五数据字段包括表示基址存储器地 址位置的信息。
示例42可包括示例36至41中任一项的要素，其中，用于执行用于使用 多个存储器地址位置中的每个存储器地址位置处所存储的相应的值来生成输 出值的一个或多个操作的装置可进一步包括：用于生成数组约简指令的装置， 该数组约简指令包括：第一数据字段，该第一数据字段包括表示指向包含所定 义的存储器地址偏移的存储器地址位置的指针的信息；第二数据字段，该第二 数据字段包括表示用于接收输出值的存储器地址位置的信息；第三数据字段， 该第三数据字段包括表示多个存储器地址位置中所包括的、包含在一个或多个 操作中使用的值的存储器地址的数量的信息；以及第四数据字段，该第四数据字段包括表示基址存储器地址位置的信息。
示例43可包括示例36至42中任一项的要素，并且系统可进一步包括： 用于在数据广播指令、数组广播指令和数组约简指令中的每一者中插入包括指 示直接存储器访问类型的信息的15位的DMA类型字段的装置。
示例44可包括示例36至43中任一项的要素，其中，用于插入包括指示 直接存储器访问类型的信息的15位的DMA类型字段的装置可进一步包括： 用于插入包括指示使用第二指令中的数据和相应的存储器地址处所存储的数 据来执行的操作的信息的15位DMA类型字段的装置。
根据示例45，此处提供了一种用于使用直接存储器访问(DMA)控制电 路来执行一个或多个广播或约简操作的系统，该系统被布置成用于执行如示例 18至26中任一项的方法。
根据示例46，此处提供了一种被布置成用于执行示例18至26中任一项 的方法的芯片组。
根据示例47，此处提供了至少一种非瞬态存储设备，包括多条指令，这 些指令响应于在计算设备上执行而使得该计算设备执行根据示例18至26中任 一项的方法。
根据示例48，此处提供了一种被配置成用于使用直接存储器访问(DMA) 控制电路来执行一个或多个广播或约简操作的设备，该设备被布置成用于执行 如示例18至26中任一项的方法。
在贯穿本说明书对“一个实施例”或“实施例”的引用意指结合该实施例描 述的特定特征、结构或特性被包括在至少一个实施例中。因此，在贯穿说明书 的多个位置出现短语“在一个实施例中”或“在实施例中”不一定全都是指同一实 施例。此外，在一个或多个实施例中，能以任何合适的方式来组合特定的特征、 结构或特性。

Claims (25)

1.直接存储器访问DMA系统，包括：
DMA控制电路，耦合至存储器电路，所述DMA控制电路用于执行以下各项中的至少一项：数据广播指令、数组广播指令、或者数组约简指令：
其中，在所述数据广播指令执行时，所述DMA控制电路用于：
引起第一数据值到多个存储器地址中的每个存储器地址的数据广播操作，所述多个存储器地址开始于所述数据广播指令中所包括的基址存储器地址位置并且以同样包括在所述数据广播指令中的所定义的存储器地址偏移递增；
其中，在所述数组广播指令执行时，所述DMA控制电路用于：
引起包括所定义的数量的元素的数组到多个存储器地址中的每个存储器地址的数组广播操作，所述多个存储器地址开始于所述数组广播指令中所包括的基址存储器地址位置并且以同样包括在所述数组广播指令中的所定义的存储器地址偏移递增；并且
其中，在所述数组约简指令执行时，所述DMA控制电路用于：
执行用于使用多个存储器地址位置中的每个存储器地址位置处所存储的相应的值来生成输出值的一个或多个操作，所述多个存储器地址位置包括所述数组约简指令中所包括的基址存储器地址位置以及所述数组约简指令中所包括的所定义的存储器地址偏移。
2.如权利要求1所述的系统，所述DMA控制电路用于进一步：
生成所述数据广播指令，所述数据广播指令具有包括以下各项的格式：
第一数据字段，所述第一数据字段包括表示指向包含所定义的存储器地址偏移的存储器地址位置的指针的信息；
第二数据字段，所述第二数据字段包括表示包含所述第一数据值的存储器地址位置的信息；
第三数据字段，所述第三数据字段包括表示所述多个存储器地址中所包括的存储器地址的所定义的数量的信息；以及
第四数据字段，所述第四数据字段包括指示所述基址存储器地址位置的信息。
3.如权利要求2所述的系统，所述DMA控制电路用于进一步：
生成所述数据广播指令，所述数据广播指令具有包括以下各项的格式：
第五数据字段，所述第五数据字段包括表示包含第二数据值的存储器地址位置的信息；以及
执行第一比较-覆写操作，以使得如果所述多个存储器地址中的每个存储器地址中相应的存储器地址处的现有数据与所述第二数据值匹配，则所述第一数据值替换所述相应的存储器地址处的所述现有数据。
4.如权利要求3所述的系统，所述DMA控制电路用于进一步：
执行第二比较-覆写操作，以使得如果所述多个存储器地址中的每个存储器地址中相应的存储器地址处的所述现有数据不同于所述第二数据值，则所述现有数据被保留在所述相应的存储器地址处。
5.如权利要求1所述的系统，所述DMA控制电路用于进一步：
生成所述数组广播指令，所述数组广播指令具有包括以下各项的格式：
第一数据字段，所述第一数据字段包括表示指向包含所定义的存储器地址偏移的存储器地址位置的指针的信息；
第二数据字段，所述第二数据字段包括表示包含所述数组中所包括的、广播至所述多个存储器地址中的每个存储器地址的所述元素的存储器地址位置的信息；
第三数据字段，所述第三数据字段包括表示所述多个存储器地址中所包括的存储器地址的所定义的数量的信息；以及
第四数据字段，所述第四数据字段包括表示所述数组中所包括的、广播至所述多个存储器地址中的每个存储器地址的元素的所定义的数量的信息；以及
第五数据字段，所述第五数据字段包括表示所述基址存储器地址位置的信息。
6.如权利要求1所述的系统，所述DMA控制电路用于进一步：
生成所述数组约简指令，所述数组约简指令具有包括以下各项的格式：
第一数据字段，所述第一数据字段包括表示指向包含所定义的存储器地址偏移的存储器地址位置的指针的信息；
第二数据字段，所述第二数据字段包括表示用于接收所述输出值的存储器地址位置的信息；
第三数据字段，所述第三数据字段包括表示所述多个存储器地址位置中所包括的、包含在所述一个或多个操作中使用的值的存储器地址的数量的信息；以及
第四数据字段，所述第四数据字段包括表示所述基址存储器地址位置的信息。
7.如权利要求1至6中任一项所述的系统，其中，DMA控制电路进一步将以下各项包括在所述数据广播指令、所述数组广播指令、和所述数组约简指令中的每一者中：
15位的DMA类型字段，所述15位的DMA类型字段包括指示与相应指令相关联的直接存储器访问类型的信息。
8.如权利要求7所述的系统，其中，所述DMA控制电路进一步将以下各项包括在所述15位的DMA类型字段中：
指示使用所述第二指令中的数据和相应的存储器地址处所存储的数据来执行的操作的信息。
9.一种DMA广播方法，包括：
由DMA控制电路执行以下各项中的至少一项：数据广播指令、数组广播指令、或者数组约简指令：
其中，执行所述数据广播指令包括：
由所述DMA控制电路将第一数据值广播至多个存储器地址中的每个存储器地址，所述多个存储器地址开始于所述数据广播指令中所包括的基址存储器地址位置并且以同样包括在所述数据广播指令中的所定义的存储器地址偏移递增；
其中，执行所述数组广播指令包括：
由所述DMA控制电路将包括所定义的数量的元素的数组广播至多个存储器地址中的每个存储器地址，所述多个存储器地址开始于所述数组广播指令中所包括的基址存储器地址位置并且以同样包括在所述数组广播指令中的所定义的存储器地址偏移递增；并且
其中，执行所述数组约简指令包括：
由所述DMA控制电路执行用于使用多个存储器地址位置中的每个存储器地址位置处所存储的相应的值来生成输出值的一个或多个操作，所述多个存储器地址位置包括所述数组约简指令中所包括的基址存储器地址位置以及所述数组约简指令中所包括的所定义的存储器地址偏移。
10.如权利要求9所述的方法，其中，将所述第一数据值广播至所述多个存储器地址中的每个存储器地址进一步包括：
由所述DMA控制电路生成数据广播指令，所述数据广播指令包括：
第一数据字段，所述第一数据字段包括表示指向包含所定义的存储器地址偏移的存储器地址位置的指针的信息；
第二数据字段，所述第二数据字段包括表示包含所述第一数据值的存储器地址位置的信息；
第三数据字段，所述第三数据字段包括表示所述多个存储器地址中所包括的存储器地址的所定义的数量的信息；以及
第四数据字段，所述第四数据字段包括指示所述基址存储器地址位置的信息；以及
将所述数据广播指令广播至所述多个存储器地址中的每个存储器地址。
11.如权利要求10所述的方法，其中，生成的所述数据广播指令进一步包括：
第五数据字段，所述第五数据字段包括表示包含第二数据值的存储器地址位置的信息。
12.如权利要求11所述的方法，进一步包括：
由所述DMA控制电路执行比较-覆写操作，以使得如果所述多个存储器地址中的每个存储器地址中相应的存储器地址处的现有数据与所述第二数据值匹配，则所述第一数据值替换所述相应的存储器地址处的所述现有数据。
13.如权利要求11所述的方法，进一步包括：
由所述DMA控制电路执行比较-覆写操作，以使得如果所述多个存储器地址中的每个存储器地址中相应的存储器地址处的所述现有数据不同于所述第二数据值，则所述现有数据被保留在所述相应的存储器地址处。
14.如权利要求9所述的方法，其中，将包括所定义的数量的元素的所述数组广播至所述多个存储器地址中的每个存储器地址进一步包括：
由所述DMA控制电路生成数组广播指令，所述数组广播指令包括：
第一数据字段，所述第一数据字段包括表示指向包含所定义的存储器地址偏移的存储器地址位置的指针的信息；
第二数据字段，所述第二数据字段包括表示包含所述数组中所包括的、广播至所述多个存储器地址中的每个存储器地址的所述元素的存储器地址位置的信息；
第三数据字段，所述第三数据字段包括表示所述多个存储器地址中所包括的存储器地址的所定义的数量的信息；以及
第四数据字段，所述第四数据字段包括表示所述数组中所包括的、广播至所述多个存储器地址中的每个存储器地址的元素的所定义的数量的信息；以及
第五数据字段，所述第五数据字段包括表示所述基址存储器地址位置的信息。
15.如权利要求9所述的方法，其中，执行用于使用所述多个存储器地址位置中的每个存储器地址位置处所存储的相应的值来生成所述输出值的所述一个或多个操作进一步包括：
由所述DMA控制电路生成数组约简指令，所述数组约简指令包括：
第一数据字段，所述第一数据字段包括表示指向包含所定义的存储器地址偏移的存储器地址位置的指针的信息；
第二数据字段，所述第二数据字段包括表示用于接收所述输出值的存储器地址位置的信息；
第三数据字段，所述第三数据字段包括表示所述多个存储器地址位置中所包括的、包含在所述一个或多个操作中使用的值的存储器地址的数量的信息；以及
第四数据字段，所述第四数据字段包括表示所述基址存储器地址位置的信息。
16.如权利要求9至15中的任一项所述的方法，进一步包括：
由所述DMA控制电路在所述数据广播指令、所述数组广播指令和所述数组约简指令中的每一者中插入15位的DMA类型字段，所述15位的DMA类型字段包括指示直接存储器访问类型的信息。
17.如权利要求16所述的方法，其中，插入包括指示所述直接存储器访问类型的信息的所述15位的DMA类型字段进一步包括：
由所述DMA控制电路插入包括指示使用所述第二指令中的数据和相应的存储器地址处所存储的数据来执行的操作的信息的15位DMA类型字段。
18.一种DMA广播系统，包括：
用于执行数据广播指令、数组广播指令、或者数组约简指令中的至少一项的装置：
其中，用于执行所述数据广播指令的装置包括：
用于将第一数据值广播至多个存储器地址中的每个存储器地址的装置，所述多个存储器地址开始于所述数据广播指令中所包括的基址存储器地址位置并且以同样包括在所述数据广播指令中的所定义的存储器地址偏移递增；
其中，用于执行所述数组广播指令的装置包括：
用于将包括所定义的数量的元素的数组广播至多个存储器地址中的每个存储器地址的装置，所述多个存储器地址开始于所述数组广播指令中所包括的基址存储器地址位置并且以同样包括在所述数组广播指令中的所定义的存储器地址偏移递增；并且
其中，用于执行所述数组约简指令的装置包括：
用于执行用于使用在多个存储器地址位置中的每个存储器地址位置处所存储的相应的值来生成输出值的一个或多个操作的装置，所述多个存储器地址位置包括所述数组约简指令中所包括的基址存储器地址位置和所述数组约简指令中所包括的所定义的存储器地址偏移。
19.如权利要求18所述的系统，其中，所述用于将所述第一数据值广播至所述多个存储器地址中的每个存储器地址的装置进一步包括：
用于生成数据广播指令的装置，所述数据广播指令包括：
第一数据字段，所述第一数据字段包括表示指向包含所定义的存储器地址偏移的存储器地址位置的指针的信息；
第二数据字段，所述第二数据字段包括表示包含所述第一数据值的存储器地址位置的信息；
第三数据字段，所述第三数据字段包括表示所述多个存储器地址中所包括的存储器地址的所定义的数量的信息；以及
第四数据字段，所述第四数据字段包括指示所述基址存储器地址位置的信息；以及
将所述数据广播指令广播至所述多个存储器地址中的每个存储器地址。
20.如权利要求19所述的系统，其中，用于生成所述数据广播指令的装置进一步包括：
用于生成具有第五数据字段的数据广播指令的装置，所述第五数据字段包括表示包含第二数据值的存储器地址位置的信息。
21.如权利要求20所述的系统，进一步包括：
用于执行第一比较-覆写操作的装置，以使得如果所述多个存储器地址中的每个存储器地址中相应的存储器地址处的现有数据与所述第二数据值匹配，则所述第一数据值替换所述相应的存储器地址处的所述现有数据。
22.如权利要求21所述的系统，进一步包括：
用于执行第二比较-覆写操作的装置，以使得如果所述多个存储器地址中的每个存储器地址中相应的存储器地址处的所述现有数据不同于所述第二数据值，则所述现有数据被保留在所述相应的存储器地址处。
23.如权利要求18所述的系统，其中，所述用于将包括所定义的数量的元素的所述数组广播至所述多个存储器地址中的每个存储器地址的装置进一步包括：
用于生成数组广播指令的装置，所述数组广播指令包括：
第一数据字段，所述第一数据字段包括表示指向包含所定义的存储器地址偏移的存储器地址位置的指针的信息；
第二数据字段，所述第二数据字段包括表示包含所述数组中所包括的、广播至所述多个存储器地址中的每个存储器地址的所述元素的存储器地址位置的信息；
第三数据字段，所述第三数据字段包括表示所述多个存储器地址中所包括的存储器地址的所定义的数量的信息；以及
第四数据字段，所述第四数据字段包括表示所述数组中所包括的、广播至所述多个存储器地址中的每个存储器地址的元素的所定义的数量的信息；以及
第五数据字段，所述第五数据字段包括表示所述基址存储器地址位置的信息。
24.如权利要求18所述的系统，其中，所述用于执行用于使用所述多个存储器地址位置中的每个存储器地址位置处所存储的相应的值来生成所述输出值的所述一个或多个操作的装置进一步包括：
用于生成数组约简指令的装置，所述数组约简指令包括：
第一数据字段，所述第一数据字段包括表示指向包含所定义的存储器地址偏移的存储器地址位置的指针的信息；
第二数据字段，所述第二数据字段包括表示用于接收所述输出值的存储器地址位置的信息；
第三数据字段，所述第三数据字段包括表示所述多个存储器地址位置中所包括的、包含在所述一个或多个操作中使用的值的存储器地址的数量的信息；以及
第四数据字段，所述第四数据字段包括表示所述基址存储器地址位置的信息。
25.至少一种非瞬态存储设备，包括指令，所述指令在由计算设备执行时使得所述计算设备执行根据权利要求9至17中的任一项所述的方法。
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