CN111723539A - 一种双测时模式tdc芯片设计制造 - Google Patents
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Abstract
本发明公开一种双测时模式TDC芯片设计与制造，低功耗模式下，采用抽头延迟线测时电路完成测量，该电路的主体为延迟链，测时结构简单。高精度测量模式下，采用并行斐不拉基延迟线测时电路，该电路由四条延迟链并行构建，各延迟链包含四种不同延时单元，采用斐不拉基构建方案，延时单元由反相器级联而成，通过调整各单元中晶体管的宽长比来调整延时时间。温度对TDC芯片的影响不可忽视，基于前者电路，构造17行s列的矩阵M和Mθ，基于参数AT完成电路性能评估。基于后者电路，依次构造F1，F2，F3，F4，FT1，FT2，FT3，FT4，基于参数BT评估电路性能并完成良品筛选。
Description
技术领域
本发明涉及高精度时间测量技术领域，特别是涉及一种双测时模式TDC芯片设计制造。
背景技术
TDC(Time to digital converter)即时间数字转换电路。作为高精度时间测量电路，该技术广泛用于激光测距、激光三维成像、天文实验、高能物理粒子实验、正电子发射断层扫描(PET)成像等领域。TDC电路的分辨率、RMS精度、DNL/INL、功耗等性能指标直接影响着这些应用的效能。
常规TDC电路的测量方案包括计数器直接计数测量、电流积分测量、时间放大测量、游标测量、时间内插测量等等。TDC电路的性能指标也容易受温度、电压和工艺水平的影响。针对多通道TDC电路，需设计有效方案降低功耗，总结说来，TDC根据实现方案，分为模拟电路结构和数字电路结构。模拟TDC电路借助电容的充放电实现时间放大，例如时间间隔扩展法和时间幅度转换法，但是该方法存在非线性问题和大规模集成问题。数字型TDC基于延时单元链，可采用游标法、多相位时钟等方法实现高分辨率。
目前，德国ACAM公司设计的TDC-GP系列芯片具有高分辨率和优良的DNL/INL性能指标，但存在测量范围的局限性。该系列芯片采用抽头延迟链架构。TDC-GP21和TDC-GP22芯片的单通道测量分辨率为90ps，双精度模式45ps，四精度模式22ps，环境温度为-40℃～85℃。
TDC电路根据设计方案，分为基于FPGA和ASIC两种设计方案。基于FPGA设计TDC的技术优点包括可进行反复编程、规避开发风险、开发周期短和成本低廉。设计人员可基于FPGA内部大量的编程逻辑单元和布线资源搭建电路系统，但该方案实现的TDC电路分辨率不高、DNL/INL数值过大，测量数据易受温度和电压的影响。定制ASIC芯片不仅能实现极高的测量分辨率，而且DNL/INL数值低，线性度良好，但该方案开发周期长、成本昂贵且具有较高的开发风险，利用这种测量方法能够达到的测量精度可优于10ps。
发明内容
本发明的目的是针对现有技术中的缺陷，而提供一种双测时模式TDC芯片设计制造，用以精密测量信号start与信号stop之间时间间隔ΔT，所述的TDC芯片包含抽头延迟线测时电路和并行斐不拉基延迟线测时电路，基于矩阵F范数完成电路性能评估。
为实现本发明的目的所采用的技术方案是：
一种双测时模式TDC芯片设计制造，于两种工作模式完成电路设计，低功耗模式下，设计抽头延迟线测时电路；高精度模式下，设计并行斐不拉基延迟线测时电路：
抽头延迟线测时电路中，针对某一时间间隔ΔT进行测量，主体电路为延迟链，延迟链由若干个延时单元级联而成，各延时单元输出端接入D触发器；信号start输入延迟链并稳定传送，当stop信号到来时完成采样并记录信号start通过延时单元的数目n；τ为延时单元的延时时间，Δτ为测时误差，即有
ΔT＝n*τ+Δτ(Δτ＜τ)
并行斐不拉基延迟线测时电路，该并行斐不拉基延迟线测时电路包含四条延迟链，信号start输入延迟链并稳定传送，当stop信号到来时完成采样，记录信号start在每条延迟链中，通过的延时单元数目；每条延迟链包含四种延时单元，延时时间分别为τ1、τ2、τ3、τ4，每条链的延时单元采用斐不拉基构建方法，第一条链中，从左到右依次为1个τ1，2个τ2，3个τ3，5个τ4，8个τ1，13个τ2，21个τ3，34个τ4，55个τ1……第二条链中，从左到右依次为1个τ2，2个τ3，3个τ4，5个τ1，8个τ2，13个τ3，21个τ4，34个τ1，55个τ2……第三条链中，从左到右依次为1个τ3，2个τ4，3个τ1，5个τ2，8个τ3，13个τ4，21个τ1，34个τ2，55个τ3……第四条链中，从左到右依次为1个τ4，2个τ1，3个τ2，5个τ3，8个τ4，13个τ1，21个τ2，34个τ3，55个τ4……
由于温度对TDC芯片的各项参数皆有影响，抽头延迟线测时电路中，温度分析范围为5℃～85℃，以5℃为间隔，依次测试17组数据。理想情况下，延迟链所有单元的延时时间为固定值，且不随温度变化，设置该固定值为θ，延迟链中延时单元的总数为s，构造17行s列的矩阵M。实际情况下，抽头延迟线电路与并行斐不拉基延迟线测时电路中，各单元延时皆随温度而改变。构造17行s列矩阵Mθ，采用矩阵F范数完成电路性能评估。
在并行斐不拉基延迟线测时电路中，温度分析范围为5℃～85℃，以5℃为间隔，依次测试17组数据。理想情况下，四条延迟链中，各延时单元的延时时间不随温度而改变，依次构造四个17行t列矩阵F1，F2，F3，F4。实际情况中，温度对各延时单元的延时时间皆存在影响，依次构造四个17行t列矩阵FT1，FT2，FT3，FT4。采用矩阵F范数完成电路性能评估。
基于参数AT和参数BT来评估电路性能，两项参数皆合格时，TDC芯片属于良品芯片。
本发明的TDC芯片包含抽头延迟线测时电路和并行斐不拉基延迟线测时电路，前者电路结构简单，具有低功耗的优势，后者包含四路延迟链，具有高精度的优势。
附图说明
图1是TDC电路制造流程；
图2是抽头延迟线测时电路结构分析；
图3是抽头延迟线测时电路数学模型；
图4是并行斐不拉基延迟线测时电路结构分析；
图5是并行斐不拉基延迟线测时电路数学模型。
具体实施方式
以下结合附图和具体实施例对本发明作进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
如图1所示，本发明的TDC芯片基于两种工作模式完成电路设计，低功耗模式下，设计抽头延迟线测时电路。高精度模式下，设计并行斐不拉基延迟线测时电路。
抽头延迟线测时电路的主体为延迟链，延迟链由若干个延时单元级联而成，各延时单元输出端接入D触发器。信号start输入延迟链并稳定传送，当stop信号到来时完成采样并记录信号start通过延时单元的数目n。测量结果为n*τ，τ为延时单元的延时时间，Δτ为测量误差。
并行斐不拉基延迟线测时电路由四条延迟链构建，每条延迟链包含四种不同的延时单元，延时时间分别为τ1、τ2、τ3、τ4。延时单元采用斐不拉基排列方案，该电路结构具有更高的精度。延时单元由两个反相器级联而成，由集总电路模型分析各单元延时，通过控制反相器中NMOS和PMOS的宽长比来控制延时单元的延时时间。
分析温度对TDC芯片的影响，温度测试范围为5℃～85℃，伴随温度的改变，抽头延迟线测时电路和并行斐不拉基延迟线测时电路中的延时单元的延时时间会发生变化。理想情况下(高水平制造工艺)，在抽头延迟线测时电路中，所有延时单元的延时时间为固定值，且不随温度而改变。设置该固定值为θ，构造17行s列矩阵M，该延迟链中延时单元的总数为s，17行指的是，在5℃～85℃内，以5℃为时间间隔，共17组数据，矩阵M所有元素皆为θ。同样，理想情况下，在并行斐不拉基延迟线测时电路中，四条延迟链的所有延时单元皆不随温度而改变，依次构造四个17行t列矩阵F1，F2，F3，F4。
实际电路中(非理想情况，一般的芯片制造工艺下)，各延时单元的延时时间随温度的改变而变化，在抽头延迟线测时电路中，第i组第j个延时单元的延时为θi_j，延时单元总数为s，构造17行s列矩阵Mθ。基于评估系数AT完成电路性能评估。在并行斐不拉基延迟线测时电路中，针对四条链进行分析，每条延迟链的延时单元总数为t，依次构造四个17行t列矩阵FT1，FT2，FT3，FT4。基于评估系数BT完成电路性能评估。两项参数AT和BT皆合格时，TDC芯片属于良品芯片。
本发明所设计的TDC芯片，如图1所示，该芯片包含抽头延迟线测时电路和并行斐不拉基延迟线测时电路。用户可根据不同应用需求选择不同测时电路，抽头延迟线测时电路应用于低功耗低精度时间测量，并行斐不拉基延迟线测时电路应用于高精度时间测量。制造过程中，基于矩阵F范数完成性能分析，最终完成芯片良品筛选。
图2显示了抽头延迟线测时电路的基本原理。
针对某一时间间隔ΔT进行测量，ΔT的数值即start上升触发信号与stop上升触发信号的间隔。主体电路为延迟链，延迟链由若干个延时单元级联而成，各延时单元输出端接入D触发器。信号start输入延迟链并稳定传送，当stop信号到来时，完成采样并记录信号start通过延时单元的数目n。延时单元由两个反相器级联而成，每个反相器由NMOS和PMOS构成，τ为延时单元的延时时间，即有
ΔT＝n*τ+Δτ(Δτ＜τ)
图3分析了抽头延迟线测时电路测量误差Δτ的来源。
图4显示了并行斐不拉基延迟线测时电路的测量原理，其电路本质是抽头延迟线测量电路的优化。测时电路包含四条延迟链，延迟链中的延时单元由两个反相器级联而构成。反相器由NMOS和PMOS构成，通过调整MOS管的宽长比(W/L)可修改各延时单元的延时时间。信号start输入延迟链并稳定传送，当stop信号到来时完成采样，并记录信号start在每条延迟链中，通过的延时单元数目。
图5分析了四条延迟链的测量模型。
每条延迟链包含四种延时单元，延时时间分别为τ1、τ2、τ3、τ4，图5中，四种不同灰度的黑线条纹反映了四种延时单元。
每条链的延时单元采用斐不拉基构建方法，第一条链中，从左到右依次为1个τ1，2个τ2，3个τ3，5个τ4，8个τ1，13个τ2，21个τ3，34个τ4，55个τ1……第二条链中，从左到右依次为1个τ2，2个τ3，3个τ4，5个τ1，8个τ2，13个τ3，21个τ4，34个τ1，55个τ2……第三条链中，从左到右依次为1个τ3，2个τ4，3个τ1，5个τ2，8个τ3，13个τ4，21个τ1，34个τ2，55个τ3……第四条链中，从左到右依次为1个τ4，2个τ1，3个τ2，5个τ3，8个τ4，13个τ1，21个τ2，34个τ3，55个τ4……
并行斐不拉基延迟线测时电路可有效提升测量精度，实验仿真中，通过调整调整MOS管的宽长比(W/L)可修改各延时单元的延时时间。
仿真数据中，τ1＝50ps，τ2＝60ps，τ3＝70ps，τ4＝80ps。例如，针对时间间隔ΔT＝995ps进行测量，在抽头延迟线测时电路中，延时单元的延时越短，精度越高。选取50ps的延时单元，start信号经过19个延时单元后被采样，测量数据为950ps，误差为45ps。若采用并行斐不拉基延迟线测时电路，
第一条链测量结果T1＝τ1+2*τ2+3*τ3+5*τ4+4*τ1＝980ps，
第二条链测量结果T2＝τ2+2*τ3+3*τ4+5*τ1+5*τ2＝990ps，
第三条链测量结果T3＝τ3+2*τ4+3*τ1+5*τ2+4*τ3＝960ps，
第四条链测量结果T4＝τ4+2*τ1+3*τ2+5*τ3+3*τ4＝950ps。
选取最大数据990ps为测量数据，误差为5ps，测量精度有效提升。
延时单元由两个反相器级联构成，反相器由NMOS与PMOS构成，根据集总电路模型可知，电路传播延时t＝0.69RC，每个MOS管的等效电阻为Req。
将过渡区两个端点处的电阻值进行平均(泰勒展开式简化结果)既有等价电阻：
Reqn和Reqp为NMOS与PMOS的等效电阻，每个反相器的延时时间为tp
延时单元由两个反相器级联而成，因此，每个延时单元的延时时间t*
t*＝0.69CL(Reqp+Reqn)
温度对载流子迁移率、晶体管阈值电压皆有影响，电路载流子迁移率、晶体管阈值电压等参数对各延时单元的延时时间存在举足轻重的影响。TDC电路中载流子迁移率影响因子包括电离杂质闪射、声学波闪射和光学波闪射。需分析温度对TDC芯片的影响并完成良品筛选。
在理想情况下，抽头延迟线电路中的延时单元τ和并行斐不拉基延迟线测时电路中的延时单元τ1，τ2，τ3，τ4为固定值。但随温度的改变，各单元的延时时间会发生偏移。采用码密度方案可精确确定各延时单元的延时时间。分析温度对TDC芯片的影响，温度测试范围为5℃～85℃，以5℃为间隔，依次测试17组数据(5℃，10℃，15℃，20℃，25℃，30℃，35℃，40℃，45℃，50℃，55℃，60℃，65℃，70℃，75℃，80℃，85℃)。
理想情况下(高水平制造工艺)，在抽头延迟线电路中，延迟链所有单元的延时时间为固定值，且不随温度变化，设置该固定值为θ，延迟链中延时单元的总数为s，根据17组不同温度下的数据，构造17行s列矩阵M，矩阵中所有元素皆为θ，
理想情况下(高水平制造工艺)，在并行斐不拉基延迟线测时电路中，四条延迟链中，各延时单元的延时时间不随温度而改变。每条延迟链的延时单元总数为t，存在17组不同温度下的数据，第一条延迟链中，标记各延时单元的延时分别为α1，α2，α3，α4，……αi……αt，构造17行t列矩阵F1。第二条延迟链中，标记各延时单元的延时分别为β1，β2，β3，β4，……βi……βt，构造17行t列矩阵F2。第三条延迟链中，标记各延时单元的延时分别为μ1，μ2，μ3，μ4，……μi……μt，构造17行t列矩阵F3。第四条延迟链中，标记各延时单元的延时分别为ω1，ω2，ω3，ω4，……ωi……ωt，构造17行t列矩阵F4。
但在实际电路中(非理想情况，一般的芯片制造工艺下)，抽头延迟线电路与并行斐不拉基延迟线测时电路中，各延时单元的延时时间皆随温度而改变。抽头延迟线电路中，温度测试范围为5℃～85℃，以5℃为间隔，依次测试17组数据(5℃，10℃，15℃，20℃，25℃，30℃，35℃，40℃，45℃，50℃，55℃，60℃，65℃，70℃，75℃，80℃，85℃)，第i组第j个延时单元的延时为θi_j，延时单元总数为s，构造17行s列矩阵Mθ；
θi_j与θ的差值越小，温度对抽头延迟线电路的影响越小。采用矩阵F范数完成电路性能评估。
显然，AT的数值越小，温度对TDC的影响越小，即TDC的参数性能越好。设置阈值Aθ，若AT小于Aθ，对应的抽头延迟线电路为合格电路，若AT大于Aθ，其电路则不合格。基于评估系数AT完成电路性能评估，保证其优良的指标参数。
同理，实际情况下，并行斐不拉基延迟线测时电路中，温度测试范围为5℃～85℃，以5℃为间隔，依次测试17组数据，每条延迟链的延时单元总数为t，第一条延迟链中，以5℃为间隔，第i组(i取值1～17)第j个延时单元的延时为αi_j，标记第i组各延时单元的延时分别为αi_1，αi_2，αi_3，αi_4，……αi_j……αi_t，构造17行t列矩阵FT1。第二条延迟链中，以5℃为间隔，第i组(i取值1～17)第j个延时单元的延时为βi_j，标记第i组各延时单元的延时分别为βi_1，βi_2，βi_3，βi_4，……βi_j……βi_t，构造17行t列矩阵FT2。第三条延迟链中，以5℃为间隔，第i组(i取值1～17)第j个延时单元的延时为μi_j，标记第i组各延时单元的延时分别为μi_1，μi_2，μi_3，μi_4，……μi_j……μi_t，构造17行t列矩阵FT3。第四条延迟链中，以5℃为间隔，第i组(i取值1～17)第j个延时单元的延时为ωi_j，标记第i组各延时单元的延时分别为ωi_1，ωi_2，ωi_3，ωi_4，……ωi_j……ωi_t，构造17行t列矩阵FT4。
显然，矩阵F1与FT1，F2与FT2，F3与FT3，F4与FT4的差异性越小，并行斐不拉基延迟线测时电路受温度的影响越小，采用矩阵F范数完成电路性能评估。
显然，BT的数值越小，温度对并行斐不拉基延迟线测时电路的影响越小，其参数性能越好。设置阈值Bθ，若BT小于Bθ，该电路为合格电路，若BT大于Bθ，该电路则不合格。基于评估系数BT完成电路性能评估。
分析温度对TDC电路的影响，在抽头延迟线测时电路中，通过参数AT的来评估电路性能。在并行斐不拉基延迟线测时电路中，通过参数BT的来评估电路性能，两项参数皆合格时，TDC芯片属于良品芯片。
以上所述仅是本发明的优选实施方式，应当指出的是，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (6)
1.双测时模式TDC芯片设计制造，其特征在于，基于两种工作模式完成电路设计，低功耗模式下，设计抽头延迟线测时电路；高精度模式下，设计并行斐不拉基延迟线测时电路：
抽头延迟线测时电路，针对某一时间间隔ΔT进行测量，主体电路为延迟链，延迟链由若干个延时单元级联而成，各延时单元输出端接入D触发器；信号start输入延迟链并稳定传送，当stop信号到来时完成采样并记录信号start通过延时单元的数目；
并行斐不拉基延迟线测时电路，该并行斐不拉基延迟线测时电路包含四条延迟链，信号start输入延迟链并稳定传送，当stop信号到来时完成采样，记录信号start在每条延迟链中，通过的延时单元数目。
2.根据权利要求1所述双测时模式TDC芯片设计制造，其特征在于，抽头延迟线测时电路，针对某一时间间隔ΔT进行测量，根据公式ΔT＝n*τ+Δτ(Δτ＜τ)获得，τ为延时单元的延时时间，Δτ为测时误差，n为stop信号到来时完成采样并记录信号start通过延时单元的数目。
3.根据权利要求1所述双测时模式TDC芯片设计制造，其特征在于，并行斐不拉基延迟线测时电路中，每条延迟链包含四种延时单元，每条链的延时单元采用斐不拉基构建方案。
4.根据权利要求2所述双测时模式TDC芯片设计制造，其特征在于，并行斐不拉基延迟线测时电路中，延时单元由两个反相器级联而成，由集总电路模型分析各单元延时，通过控制反相器中NMOS和PMOS的宽长比来控制延时单元的延时时间。
5.根据权利要求1所述双测时模式TDC芯片设计制造，其特征在于，基于抽头延迟线测时电路，构造17行s列的矩阵M和Mθ，基于参数AT完成电路性能评估。基于并行斐不拉基延迟线测时电路，依次构造F1，F2，F3，F4，FT1，FT2，FT3，FT4，基于参数BT评估电路性能并完成良品筛选。
6.根据权利要求5所述双测时模式TDC芯片设计制造，其特征在于，抽头延迟线测时电路中，温度分析范围为5℃～85℃，以5℃为间隔，依次测试17组数据；根据理想情况下，延迟链所有单元表现为固定值θ的延时时间，构造17行s列的矩阵Mθ，s为延迟链中延时单元的总数；根据实际情况下，抽头延迟线电路与并行斐不拉基延迟线测时电路中，各延时单元随温度变化的延时时间的值，构造17行s列矩阵M，采用矩阵F范数完成电路性能评估；
在并行斐不拉基延迟线测时电路中，温度分析范围为5℃～85℃，以5℃为间隔，依次测试17组数据；根据理想情况下，四条延迟链中的各延时单元的固定的延时时间，依次构造四个17行t列矩阵F1，F2，F3，F4；根据实际情况中，温度对各延时单元的随温度变化的延时时间，依次构造四个17行t列矩阵FT1，FT2，FT3，FT4，采用矩阵F范数完成电路性能评估；
基于参数AT和参数BT来评估电路性能，两项参数皆合格时，TDC芯片属于良品芯片。
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|---|---|---|---|---|
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Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5313501A (en) * | 1992-06-15 | 1994-05-17 | Digital Equipment Corporation | Method and apparatus for deskewing digital data |
| US6437553B1 (en) * | 2000-09-29 | 2002-08-20 | Agilenttechnologies, Inc. | Method for delay line linearity testing |
| US20130271196A1 (en) * | 2012-04-11 | 2013-10-17 | Lipeng Cao | High Precision Single Edge Capture and Delay Measurement Circuit |
| CN107643674A (zh) * | 2016-07-20 | 2018-01-30 | 南京理工大学 | 一种基于FPGA进位链的Vernier型TDC电路 |
| CN107944073A (zh) * | 2017-10-12 | 2018-04-20 | 北京时代民芯科技有限公司 | 一种用于多通道时间测量的环振集成电路 |
-
2020
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5313501A (en) * | 1992-06-15 | 1994-05-17 | Digital Equipment Corporation | Method and apparatus for deskewing digital data |
| US6437553B1 (en) * | 2000-09-29 | 2002-08-20 | Agilenttechnologies, Inc. | Method for delay line linearity testing |
| US20130271196A1 (en) * | 2012-04-11 | 2013-10-17 | Lipeng Cao | High Precision Single Edge Capture and Delay Measurement Circuit |
| CN107643674A (zh) * | 2016-07-20 | 2018-01-30 | 南京理工大学 | 一种基于FPGA进位链的Vernier型TDC电路 |
| CN107944073A (zh) * | 2017-10-12 | 2018-04-20 | 北京时代民芯科技有限公司 | 一种用于多通道时间测量的环振集成电路 |
Non-Patent Citations (3)
| Title |
|---|
| 张青松;徐光辉;李娜;: "基于码密度的高精度时间数字转换器设计", 通信技术, no. 04 * |
| 王丹;王健;来金梅;: "一种基于FPGA快速进位链的时间数字转换电路", 复旦学报(自然科学版), no. 01 * |
| 贾云飞;钟志鹏;许孟强;康金;: "基于码密度法的时间数字转换器非线性校正方法研究", 测控技术, no. 01 * |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114326358A (zh) * | 2021-12-20 | 2022-04-12 | 中国科学院上海光学精密机械研究所 | 一种多链并行分割高精度fpga时间数字转换方法 |
| CN114326358B (zh) * | 2021-12-20 | 2024-05-17 | 中国科学院上海光学精密机械研究所 | 一种多链并行分割高精度fpga时间数字转换方法 |
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